JP3158534B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3158534B2 JP3158534B2 JP24856991A JP24856991A JP3158534B2 JP 3158534 B2 JP3158534 B2 JP 3158534B2 JP 24856991 A JP24856991 A JP 24856991A JP 24856991 A JP24856991 A JP 24856991A JP 3158534 B2 JP3158534 B2 JP 3158534B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- bipolar transistor
- resistance
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タを有する半導体集積回路に関し、特に内部素子の静電
破壊強度を向上した半導体集積回路装置に関する。
タを有する半導体集積回路に関し、特に内部素子の静電
破壊強度を向上した半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、バイポーラトランジスタを有する
半導体集積回路（以後ＩＣと称する。）の内部素子静電
破壊保護対策としては、各種信号の入出力端子にはＩＣ
の最高電位端子および最低電位端子に対し、保護ダイオ
ードを接続する。
半導体集積回路（以後ＩＣと称する。）の内部素子静電
破壊保護対策としては、各種信号の入出力端子にはＩＣ
の最高電位端子および最低電位端子に対し、保護ダイオ
ードを接続する。
【０００３】すなわち、図４に示すように内部回路１か
ら接続される入出力端子２には最高電位端子３に対して
保護ダイオード４−１が、最低電位端子５に対して保護
ダイオード４−２が接続される。さらに、バイポーラト
ランジスタを有するＩＣにおいては、内部回路１に使用
されるトランジスタ類も保護ダイオード４−１，４−２
と同様な接合を有しているため、内部回路１内に静電パ
スルートが生じないよう、各ピン間の内部回路における
接合数，シリースに接続される抵抗値を考慮する必要が
ある。このような構成，考慮を行なうことで、ＩＣのピ
ン間に印加される静電気パルスは保護ダイオードを介し
て放電され、内部回路が保護される。
ら接続される入出力端子２には最高電位端子３に対して
保護ダイオード４−１が、最低電位端子５に対して保護
ダイオード４−２が接続される。さらに、バイポーラト
ランジスタを有するＩＣにおいては、内部回路１に使用
されるトランジスタ類も保護ダイオード４−１，４−２
と同様な接合を有しているため、内部回路１内に静電パ
スルートが生じないよう、各ピン間の内部回路における
接合数，シリースに接続される抵抗値を考慮する必要が
ある。このような構成，考慮を行なうことで、ＩＣのピ
ン間に印加される静電気パルスは保護ダイオードを介し
て放電され、内部回路が保護される。
【０００４】また最高電位端子３と最低電位端子５との
間はバイポーラトランジスタを有するＩＣの構造上、最
高電位はＮ型半導体領域にバイアスされ、最低電位は基
板領域であるＰ型半導体領域にバイアスされ、これら領
域は隣あい、接合を形成しているため、保護ダイオード
６が接続してあることと等価である。
間はバイポーラトランジスタを有するＩＣの構造上、最
高電位はＮ型半導体領域にバイアスされ、最低電位は基
板領域であるＰ型半導体領域にバイアスされ、これら領
域は隣あい、接合を形成しているため、保護ダイオード
６が接続してあることと等価である。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
静電保護方法によっては最近のプロセスの微細化，最速
化のため、各デバイスの接合領域の縮小化による接合強
度低下、配線幅縮小化による配線インピーダンスの増
加、基板となるＰ型半導体領域の不純物濃度低下による
基板領域の増加等の要因により、破壊強度の低下が著る
しい。
静電保護方法によっては最近のプロセスの微細化，最速
化のため、各デバイスの接合領域の縮小化による接合強
度低下、配線幅縮小化による配線インピーダンスの増
加、基板となるＰ型半導体領域の不純物濃度低下による
基板領域の増加等の要因により、破壊強度の低下が著る
しい。
【０００６】とりわけ、入出力端子２を正，最低電位端
子５を負として印加される静電気パルスの放電ルート
が、対最低電位用の保護ダイオード４−２を通らず、保
護ダイオード４−１と最高電位端子とを介し内部回路１
を通って最低電位端子５に達する場合と、入出力端子２
を負，最高電位端子３を正として印加される静電気パル
スの放電ルートが、対最高電位用の保護ダイオード４−
１を通らず、最高電位端子３から内部回路１と最低電位
端子５とを介し、次に保護ダイオード４−２を通って、
入出力端子２に達する場合が多く、その際内部回路の接
合部が破壊されることになる。
子５を負として印加される静電気パルスの放電ルート
が、対最低電位用の保護ダイオード４−２を通らず、保
護ダイオード４−１と最高電位端子とを介し内部回路１
を通って最低電位端子５に達する場合と、入出力端子２
を負，最高電位端子３を正として印加される静電気パル
スの放電ルートが、対最高電位用の保護ダイオード４−
１を通らず、最高電位端子３から内部回路１と最低電位
端子５とを介し、次に保護ダイオード４−２を通って、
入出力端子２に達する場合が多く、その際内部回路の接
合部が破壊されることになる。
【０００７】これらは、上述した理由から、保護ダイオ
ード４−１，４−２のブレークダウンする静電パスルー
トのインピーダンス増加であることが主要因であるが、
最高電位端子３と最低電位端子５との間に存在するＰ型
基板領域と、最高電位にバイアスされたＮ型半導体領域
からなるる保護ダイオード６が有効に動作せず、内部回
路のいずれかの接合を介して静電パスルートが生じてし
まうことが問題であった。
ード４−１，４−２のブレークダウンする静電パスルー
トのインピーダンス増加であることが主要因であるが、
最高電位端子３と最低電位端子５との間に存在するＰ型
基板領域と、最高電位にバイアスされたＮ型半導体領域
からなるる保護ダイオード６が有効に動作せず、内部回
路のいずれかの接合を介して静電パスルートが生じてし
まうことが問題であった。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に、バイポーラトランジスタを形成し
て種々の回路を構成し、バイポーラトランジスタのコレ
クタ電極が回路の最高電位配線領域に、バイポーラトラ
ンジスタのエミッタ電極が回路の最低電位配線領域にそ
れぞれ接続され、バイポーラトランジスタのベース電極
とエミッタ電極間に抵抗素子が接続され、バイポーラト
ランジスタが回路の保護ダイオードとして構成されてい
る半導体集積回路において、半導体基板上に、第１導電
型の高濃度不純物領域を有し、第１導電型の高濃度不純
物領域の上部には第１導電型のエピタキシャル層が存在
し、第１導電型のエピタキシャル層の上面から拡散して
形成された第２導電型の不純物領域をベースとし、第１
導電型のエピタキシャル層上に形成された第１導電型の
高濃度不純物領域をコレクタとし、第２導電型の不純物
領域内に形成された第１導電型の高濃度不純物領域をエ
ミッタとするバイポーラトランジスタと、第２導電型の
不純物領域内の一部に形成された拡散抵抗領域とを具備
し、拡散抵抗領域の抵抗端子の一端がバイポーラトラン
ジスタのベース電極と共用するように形成され、拡散抵
抗のもう一方の抵抗端子は、バイポーラトランジスタ７
のエミッタ電極と配線にて接続されている。
は、半導体基板上に、バイポーラトランジスタを形成し
て種々の回路を構成し、バイポーラトランジスタのコレ
クタ電極が回路の最高電位配線領域に、バイポーラトラ
ンジスタのエミッタ電極が回路の最低電位配線領域にそ
れぞれ接続され、バイポーラトランジスタのベース電極
とエミッタ電極間に抵抗素子が接続され、バイポーラト
ランジスタが回路の保護ダイオードとして構成されてい
る半導体集積回路において、半導体基板上に、第１導電
型の高濃度不純物領域を有し、第１導電型の高濃度不純
物領域の上部には第１導電型のエピタキシャル層が存在
し、第１導電型のエピタキシャル層の上面から拡散して
形成された第２導電型の不純物領域をベースとし、第１
導電型のエピタキシャル層上に形成された第１導電型の
高濃度不純物領域をコレクタとし、第２導電型の不純物
領域内に形成された第１導電型の高濃度不純物領域をエ
ミッタとするバイポーラトランジスタと、第２導電型の
不純物領域内の一部に形成された拡散抵抗領域とを具備
し、拡散抵抗領域の抵抗端子の一端がバイポーラトラン
ジスタのベース電極と共用するように形成され、拡散抵
抗のもう一方の抵抗端子は、バイポーラトランジスタ７
のエミッタ電極と配線にて接続されている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の半導体集積回路の参考例の
構成図である。バイポーラトランジスタを使用して構成
されている内部回路１の最高電位は配線にて最高電位端
子３、最低電位は配線にて最低電位端子５に接続され
る。
構成図である。バイポーラトランジスタを使用して構成
されている内部回路１の最高電位は配線にて最高電位端
子３、最低電位は配線にて最低電位端子５に接続され
る。
【００１１】内部回路１の入出力部は配線にて入出力端
子３に接続されるが、本図では入出力端子は１つのみ図
示している。
子３に接続されるが、本図では入出力端子は１つのみ図
示している。
【００１２】このような構成のＩＣにおいて静電保護対
策として、入出力端子２と最高電位端子３との間には、
例えばＮ型エピタキシャル層をカソード，ＮＰＮトラン
ジスタのベース領域として形成されるＰ型拡散層をアノ
ードとするいわゆるＣＢダイオードと呼ぶ保護ダイオー
ド４−１を接続する。また、入出力端子２と最低電位端
子５との間には、例えばＮ型エピタキシャル層をカソー
ド，Ｐ型基板領域をアノードとするいわゆるＣ−Ｓｕｂ
ダイオードと呼ぶ保護ダイオード４−２を接続する。
策として、入出力端子２と最高電位端子３との間には、
例えばＮ型エピタキシャル層をカソード，ＮＰＮトラン
ジスタのベース領域として形成されるＰ型拡散層をアノ
ードとするいわゆるＣＢダイオードと呼ぶ保護ダイオー
ド４−１を接続する。また、入出力端子２と最低電位端
子５との間には、例えばＮ型エピタキシャル層をカソー
ド，Ｐ型基板領域をアノードとするいわゆるＣ−Ｓｕｂ
ダイオードと呼ぶ保護ダイオード４−２を接続する。
【００１３】さらに最高電位端子３には、内部トランジ
スタ内に形成されるＮＰＮトランジスタと、まったく同
一の構造を有するＮＰＮトランジスタのコレクタ電極を
接続し、最低電位端子５にはＮＰＮトランジスタ７のエ
ミッタ電極を接続する。また、ＮＰＮトランジスタ７の
ベース電極，エミッタ電極間には、１００Ω〜１ｋΩ程
度の抵抗８を接続する。このような構成とすることで、
コレクタ電極側を正，エミッタ電極側を負とする電圧を
印加すると、このトランジスタ７のベース・エミッタ間
に接続した状態でのコレクタ・エミッタ間ブレークダウ
ン電圧ＢＶCER 以上の電圧に達した時点でこのトランジ
スタはブレークダウンし、エミッタ電極側を正，コレク
タ電極側を負とする電圧を印加すると、エミッタ電極と
ベース電極間に接続された抵抗素子を介して、ベース・
コレクタ間接合が順方向のためクランプする。従ってＮ
ＰＮトランジスタ７と抵抗８により、最高電位端子３と
最低電位端子５との間には、従来の寄生的に存在してい
た保護ダイオードと並列に、そのダイオードよりも低い
ブレークダウン電圧を有する保護ダイオードを接続した
ことになる。
スタ内に形成されるＮＰＮトランジスタと、まったく同
一の構造を有するＮＰＮトランジスタのコレクタ電極を
接続し、最低電位端子５にはＮＰＮトランジスタ７のエ
ミッタ電極を接続する。また、ＮＰＮトランジスタ７の
ベース電極，エミッタ電極間には、１００Ω〜１ｋΩ程
度の抵抗８を接続する。このような構成とすることで、
コレクタ電極側を正，エミッタ電極側を負とする電圧を
印加すると、このトランジスタ７のベース・エミッタ間
に接続した状態でのコレクタ・エミッタ間ブレークダウ
ン電圧ＢＶCER 以上の電圧に達した時点でこのトランジ
スタはブレークダウンし、エミッタ電極側を正，コレク
タ電極側を負とする電圧を印加すると、エミッタ電極と
ベース電極間に接続された抵抗素子を介して、ベース・
コレクタ間接合が順方向のためクランプする。従ってＮ
ＰＮトランジスタ７と抵抗８により、最高電位端子３と
最低電位端子５との間には、従来の寄生的に存在してい
た保護ダイオードと並列に、そのダイオードよりも低い
ブレークダウン電圧を有する保護ダイオードを接続した
ことになる。
【００１４】次に本発明の実施例を説明する。図２に示
すように、参考例で述べた構成と同様に入出力端子２と
最高電位端子３および最低電位端子５との間に保護ダイ
オード４−１，４−２を接続し、最高電位端子３と最低
電位端子５との間には、寄生的に接続される保護ダイオ
ード６と並列に、ＮＰＮダイオード７と抵抗値１００〜
１ｋΩ程度の拡散抵抗８を接続する。
すように、参考例で述べた構成と同様に入出力端子２と
最高電位端子３および最低電位端子５との間に保護ダイ
オード４−１，４−２を接続し、最高電位端子３と最低
電位端子５との間には、寄生的に接続される保護ダイオ
ード６と並列に、ＮＰＮダイオード７と抵抗値１００〜
１ｋΩ程度の拡散抵抗８を接続する。
【００１５】この時、前述の抵抗８はＮＰＮトランジス
タ７のコレクタ領域内であるＮ型エピタキシャル層内に
形成し、ひとつの保護ダイオード９として素子形成をす
る。
タ７のコレクタ領域内であるＮ型エピタキシャル層内に
形成し、ひとつの保護ダイオード９として素子形成をす
る。
【００１６】図３（ａ），（ｂ）は、この保護ダイオー
ド９の平面図および等価回路であり、例えばＰ型基板１
０上に、高濃度Ｎ型領域１１を形成し、その上部にはＮ
型エピタキシャル層１２が存在し、その上面から拡散し
て形成されたＰ型領域１３をベースとし、Ｎ型エピタキ
シャル層１２上に形成された高濃度Ｎ型領域１４をコレ
クタとし、前記Ｐ型領域１３内に形成された高濃度Ｎ型
領域１５をエミッタとするＮＰＮトランジスタ７と、前
記Ｐ型領域１３と同時に形成され、その一端がベース電
極１６と共用するように拡散抵抗１７を形成し、前記拡
散抵抗１７のもう一方の抵抗端子１８は、前記ＮＰＮト
ランジスタ７のエミッタ電極１９と配線２０にて接続す
る。
ド９の平面図および等価回路であり、例えばＰ型基板１
０上に、高濃度Ｎ型領域１１を形成し、その上部にはＮ
型エピタキシャル層１２が存在し、その上面から拡散し
て形成されたＰ型領域１３をベースとし、Ｎ型エピタキ
シャル層１２上に形成された高濃度Ｎ型領域１４をコレ
クタとし、前記Ｐ型領域１３内に形成された高濃度Ｎ型
領域１５をエミッタとするＮＰＮトランジスタ７と、前
記Ｐ型領域１３と同時に形成され、その一端がベース電
極１６と共用するように拡散抵抗１７を形成し、前記拡
散抵抗１７のもう一方の抵抗端子１８は、前記ＮＰＮト
ランジスタ７のエミッタ電極１９と配線２０にて接続す
る。
【００１７】このような構造とすることで、（ｂ）に示
すような等価回路となり、この複合素子が保護ダイオー
ド９として動作するため、実施例１よりも小さな面積で
同等の効果を得ることが可能である。
すような等価回路となり、この複合素子が保護ダイオー
ド９として動作するため、実施例１よりも小さな面積で
同等の効果を得ることが可能である。
【００１８】
【発明の効果】以上述べたように、本発明は従来Ｎ型半
導体領域と、Ｐ型基板領域との間に寄生的に存在するダ
イオードに加えて、回路の最高電位端子と最低電位端子
との間に、バイポーラトランジスタと抵抗とからなる保
護ダイオードを接続したことにより、内部回路よりもイ
ンピーダンスが低くブレークダウン電圧が低い最高電位
と最低電位との間の静電パスルートが形成できたので、
ＩＣの静電破壊強度が向上するという効果を有する。
導体領域と、Ｐ型基板領域との間に寄生的に存在するダ
イオードに加えて、回路の最高電位端子と最低電位端子
との間に、バイポーラトランジスタと抵抗とからなる保
護ダイオードを接続したことにより、内部回路よりもイ
ンピーダンスが低くブレークダウン電圧が低い最高電位
と最低電位との間の静電パスルートが形成できたので、
ＩＣの静電破壊強度が向上するという効果を有する。
【図１】参考例の構成図。
【図２】実施例の構成図。
【図３】図２に示した保護ダイオードの平面図および等
価回路図。
価回路図。
【図４】従来のＩＣの静電破壊対策を示した構成図。
１ 内部回路 ２ 入出力端子 ３ 最高電位端子 ４−１，４−２，６，９ 保護ダイオード ５ 最低電位端子 ７ ＮＰＮトランジスタ ８ 抵抗 １０ Ｐ型基板 １１，１４，１５ 高濃度Ｎ型領域 １２ Ｎ型エピタキシャル層 １３ Ｐ型領域 １６ ベース電極 １７ 拡散抵抗 １８ 抵抗端子 １９ エミッタ電極 ２０ 配線
Claims (1)
- 【請求項１】 半導体基板上に、バイポーラトランジス
タを形成して種々の回路を構成し、前記バイポーラトラ
ンジスタのコレクタ電極が前記回路の最高電位配線領域
に、前記バイポーラトランジスタのエミッタ電極が前記
回路の最低電位配線領域にそれぞれ接続され、前記バイ
ポーラトランジスタのベース電極とエミッタ電極間に抵
抗素子が接続され、前記バイポーラトランジスタが前記
回路の保護ダイオードとして構成されている半導体集積
回路において、前記半導体基板上に、第１導電型の高濃
度不純物領域を有し、前記第１導電型の高濃度不純物領
域の上部には第１導電型のエピタキシャル層が存在し、
前記第１導電型のエピタキシャル層の上面から拡散して
形成された第２導電型の不純物領域をベースとし、前記
第１導電型のエピタキシャル層上に形成された第１導電
型の高濃度不純物領域をコレクタとし、前記第２導電型
の不純物領域内に形成された第１導電型の高濃度不純物
領域をエミッタとするバイポーラトランジスタと、前記
第２導電型の不純物領域内の一部に形成された拡散抵抗
領域とを具備し、前記拡散抵抗領域の抵抗端子の一端が
前記バイポーラトランジスタのベース電極と共用するよ
うに形成され、前記拡散抵抗のもう一方の抵抗端子は、
前記バイポーラトランジスタ７のエミッタ電極と配線に
て接続されていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24856991A JP3158534B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24856991A JP3158534B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590481A JPH0590481A (ja) | 1993-04-09 |
| JP3158534B2 true JP3158534B2 (ja) | 2001-04-23 |
Family
ID=17180094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24856991A Expired - Lifetime JP3158534B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158534B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5656658B2 (ja) | 2011-01-14 | 2015-01-21 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| JP2013073992A (ja) | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
| JP5749616B2 (ja) | 2011-09-27 | 2015-07-15 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| JP2013073993A (ja) | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
| CN110265392B (zh) * | 2019-06-06 | 2024-05-31 | 江苏吉莱微电子股份有限公司 | 一种集成的低电容esd保护器件及其制备方法 |
-
1991
- 1991-09-27 JP JP24856991A patent/JP3158534B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590481A (ja) | 1993-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5717559A (en) | Input/output protection device for use in semiconductor device | |
| JPS6358380B2 (ja) | ||
| JP2004336032A (ja) | 静電気放電エネルギーを導通するための集積回路の構造 | |
| JPH06177330A (ja) | 半導体装置 | |
| US4543593A (en) | Semiconductor protective device | |
| US6215135B1 (en) | Integrated circuit provided with ESD protection means | |
| US6847059B2 (en) | Semiconductor input protection circuit | |
| JPS6248901B2 (ja) | ||
| JP3302275B2 (ja) | 半導体デバイス | |
| JP3158534B2 (ja) | 半導体集積回路 | |
| CN1043388C (zh) | Cmos技术中集成电路极性颠倒的保护装置 | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| JPH08204176A (ja) | Ｅｓｄ入力保護装置 | |
| JP2003060059A (ja) | 保護回路および保護素子 | |
| JP2000040788A (ja) | 半導体装置 | |
| CA1289267C (en) | Latchup and electrostatic discharge protection structure | |
| JPH0715010A (ja) | 半導体装置の保護回路 | |
| KR100190352B1 (ko) | 기생전류에 보호되는 수직형 모놀리식 반도체 전력소자 | |
| JPH0478162A (ja) | 集積回路用保護装置 | |
| JPS6211787B2 (ja) | ||
| KR0169359B1 (ko) | 반도체 장치의 보호 소자 | |
| JPS58186959A (ja) | 半導体装置 | |
| JP2901275B2 (ja) | 半導体集積回路装置 | |
| KR100228276B1 (ko) | 반도체 장치의 보호 소자 | |
| JPH06120412A (ja) | 半導体保護装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010116 |