JPS6211787B2 - - Google Patents
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- JPS6211787B2 JPS6211787B2 JP13761979A JP13761979A JPS6211787B2 JP S6211787 B2 JPS6211787 B2 JP S6211787B2 JP 13761979 A JP13761979 A JP 13761979A JP 13761979 A JP13761979 A JP 13761979A JP S6211787 B2 JPS6211787 B2 JP S6211787B2
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- Japan
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- region
- semiconductor
- semiconductor region
- conductivity type
- substrate
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000002265 prevention Effects 0.000 claims description 11
- 230000015556 catabolic process Effects 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、集積回路装置（IC）において、入
力端子又は出力端子と内部回路との間に接続して
使用される静電破壊防止素子の改良に関する。
力端子又は出力端子と内部回路との間に接続して
使用される静電破壊防止素子の改良に関する。
従来提案されているこの種の静電破壊防止素子
としては、例えば特公昭53―21838号公報に記載
されているように、トランジスタ部をそなえ、そ
のエミツタの一部をICの入力端子に接続すると
共にエミツタ―ベース接合の短絡部を内部回路に
接続するようにしたものがある。
としては、例えば特公昭53―21838号公報に記載
されているように、トランジスタ部をそなえ、そ
のエミツタの一部をICの入力端子に接続すると
共にエミツタ―ベース接合の短絡部を内部回路に
接続するようにしたものがある。
ところが、この従来素子においては、トランジ
スタ部の負荷短絡時（具体的には、入力端子がト
ランジスタ部の電源電位より低い電位の部分に接
触した時）に過大な短絡電流が流れ、そのときの
ジユール熱のためエミツタ接合の破壊ないしエミ
ツタ電極（Al）の溶解などが生じ、素子機能が
そこなわれやすい欠点がある。
スタ部の負荷短絡時（具体的には、入力端子がト
ランジスタ部の電源電位より低い電位の部分に接
触した時）に過大な短絡電流が流れ、そのときの
ジユール熱のためエミツタ接合の破壊ないしエミ
ツタ電極（Al）の溶解などが生じ、素子機能が
そこなわれやすい欠点がある。
本発明の目的は、この種の欠点を除去し、負荷
短絡に強い静電破壊防止素子を提供することにあ
る。
短絡に強い静電破壊防止素子を提供することにあ
る。
本発明による静電破壊防止素子は、トランジス
タ部においてベース領域下方と電源供給部の下方
とに相互に分離して埋込領域を設け、これら埋込
領域間に存在する抵抗成分により過大な短絡電流
を制限させるようにしたことを特徴とするもの
で、以下、添付図面に示す実施例について詳述す
る。
タ部においてベース領域下方と電源供給部の下方
とに相互に分離して埋込領域を設け、これら埋込
領域間に存在する抵抗成分により過大な短絡電流
を制限させるようにしたことを特徴とするもの
で、以下、添付図面に示す実施例について詳述す
る。
第１図は、本発明の一実施例によるバイポーラ
ICを示すもので、１０がトランジスタ部Ｔを含
む静電破壊防止素子、１０Ａが保護されるべき入
力NPNトランジスタＱを含む内部回路である。
ICを示すもので、１０がトランジスタ部Ｔを含
む静電破壊防止素子、１０Ａが保護されるべき入
力NPNトランジスタＱを含む内部回路である。
静電破壊防止素子１０において、１１はＰ型シ
リコンからなる半導体基板であり、その上には第
１及び第２の相互に離間したN+型埋込領域１２
Ａ，１２Ｂを介してエピタキシヤル成長されたＮ
型層１３が形成されている。Ｎ型層１３はＰ型ア
イソレーシヨン領域１４により取囲まれ、内部回
路１０Ａの各回路素子とは電気的に分離されてい
る。Ｎ型層１３の表面には、Ｐ型領域１５が形成
されると共に、このＰ型領域１５の表面内及び
N+型埋込領域１２Ｂ上方のＮ型表面部分にはN+
型領域１６及び１７がそれぞれ形成される。上記
した各導電型領域の形成は、可能な限り内部回路
１０Ａの素子形成工程と共通の工程で行なわれる
もので、例えばN+型埋込領域１２Ａ，１２Ｂは
NPNトランジスタＱのコレクタN+型埋込領域と
同時に、Ｎ型層１３はトランジスタＱのＮ型コレ
クタ領域と同時に、Ｐ型領域１５はトランジスタ
ＱのＰ型ベース領域と同時に、N+型領域１６，
１７はトランジスタＱのN+型エミツタ領域及び
N+型コレクタコンタクト領域と同時にそれぞれ
形成される。
リコンからなる半導体基板であり、その上には第
１及び第２の相互に離間したN+型埋込領域１２
Ａ，１２Ｂを介してエピタキシヤル成長されたＮ
型層１３が形成されている。Ｎ型層１３はＰ型ア
イソレーシヨン領域１４により取囲まれ、内部回
路１０Ａの各回路素子とは電気的に分離されてい
る。Ｎ型層１３の表面には、Ｐ型領域１５が形成
されると共に、このＰ型領域１５の表面内及び
N+型埋込領域１２Ｂ上方のＮ型表面部分にはN+
型領域１６及び１７がそれぞれ形成される。上記
した各導電型領域の形成は、可能な限り内部回路
１０Ａの素子形成工程と共通の工程で行なわれる
もので、例えばN+型埋込領域１２Ａ，１２Ｂは
NPNトランジスタＱのコレクタN+型埋込領域と
同時に、Ｎ型層１３はトランジスタＱのＮ型コレ
クタ領域と同時に、Ｐ型領域１５はトランジスタ
ＱのＰ型ベース領域と同時に、N+型領域１６，
１７はトランジスタＱのN+型エミツタ領域及び
N+型コレクタコンタクト領域と同時にそれぞれ
形成される。
基板上面には、SiO2の如きパツシベーシヨン
膜１８が形成されており、この膜１８に設けた３
つのコンタクト孔に対応して３つの電極層１９は
２０，２１が設けられている。すなわち、電極層
１９は外部入力端INに接続されるもので、N+型
領域１６の一部分にオーミツク接触するように形
成されており、電極層２０はトランジスタＱのベ
ースに接続されるもので、N+型領域１６の前記
一部分から離間した他の部分及びその近傍のＰ型
領域１５の一部分を短絡するように形成されてい
る。そして電極層２１は電位源＋Ｖccに接続され
るもので、N+型領域１７にオーミツク接触する
ように形成されている。
膜１８が形成されており、この膜１８に設けた３
つのコンタクト孔に対応して３つの電極層１９は
２０，２１が設けられている。すなわち、電極層
１９は外部入力端INに接続されるもので、N+型
領域１６の一部分にオーミツク接触するように形
成されており、電極層２０はトランジスタＱのベ
ースに接続されるもので、N+型領域１６の前記
一部分から離間した他の部分及びその近傍のＰ型
領域１５の一部分を短絡するように形成されてい
る。そして電極層２１は電位源＋Ｖccに接続され
るもので、N+型領域１７にオーミツク接触する
ように形成されている。
なお、内部回路１０Ａにおいて、＋Ｖcc，−ＶEE
はそれぞれ正負の電位源、OUTは出力端子であ
る。
はそれぞれ正負の電位源、OUTは出力端子であ
る。
次に、静電破壊防止素子１０の動作を説明す
る。
る。
まず、静電気等により電位＋Ｖccに対して相対
的に低いサージ入力Ａが入力端子INに加わつた
場合には、破線Ｔで囲んだ部分のNPNトランジ
スタ作用によりサージ入力Ａが吸収されるので、
内部回路１０Ａは保護される。この場合、N+型
領域１６はエミツタ、Ｐ型領域１５はベース、Ｎ
型領域１３Ａ及びN+型埋込領域１２Ａはコレク
タとしてそれぞれ作用する。
的に低いサージ入力Ａが入力端子INに加わつた
場合には、破線Ｔで囲んだ部分のNPNトランジ
スタ作用によりサージ入力Ａが吸収されるので、
内部回路１０Ａは保護される。この場合、N+型
領域１６はエミツタ、Ｐ型領域１５はベース、Ｎ
型領域１３Ａ及びN+型埋込領域１２Ａはコレク
タとしてそれぞれ作用する。
次に、静電気等により電位＋Ｖccに対して相対
的に高いサージ入力Ｂが入力端子INに加わつた
場合には、トランジスタ部Ｔの作用によりサージ
入力Ｂが吸収され、内部回路１０Ａは保護され
る。この場合、N+型領域１６はコレクタ、Ｐ型
領域１５はベース、Ｎ型領域１３Ａ及びN+型領
域１２Ａはエミツタとしてそれぞだ作用する。
的に高いサージ入力Ｂが入力端子INに加わつた
場合には、トランジスタ部Ｔの作用によりサージ
入力Ｂが吸収され、内部回路１０Ａは保護され
る。この場合、N+型領域１６はコレクタ、Ｐ型
領域１５はベース、Ｎ型領域１３Ａ及びN+型領
域１２Ａはエミツタとしてそれぞだ作用する。
ところで、上記した瞬時的なサージ入力Ａ，Ｂ
とは別に、入力端子INが接地点（これには基板
１１が接続されている）に継続的に接触するよう
ないわゆる負荷短絡の場合には、トランジスタ部
Ｔを介して相当大きな短絡電流が流れようとする
が、本発明によれば、N+型埋込領域１２Ａ及び
１２Ｂの間に抵抗成分Riが存在するため、この
抵抗成分Riにより短絡電流を比較的小さい値に
制限することができる。すなわち、抵抗成分Ri
はコレクタ飽和抵抗として作用するので、この値
を領域１２Ａ，１２Ｂ間の離間距離及びＮ型層１
３の比抵抗を適宜調整することにより適当に定め
ておくと、負荷短絡に強い静電破壊防止素子を実
現することができるものである。
とは別に、入力端子INが接地点（これには基板
１１が接続されている）に継続的に接触するよう
ないわゆる負荷短絡の場合には、トランジスタ部
Ｔを介して相当大きな短絡電流が流れようとする
が、本発明によれば、N+型埋込領域１２Ａ及び
１２Ｂの間に抵抗成分Riが存在するため、この
抵抗成分Riにより短絡電流を比較的小さい値に
制限することができる。すなわち、抵抗成分Ri
はコレクタ飽和抵抗として作用するので、この値
を領域１２Ａ，１２Ｂ間の離間距離及びＮ型層１
３の比抵抗を適宜調整することにより適当に定め
ておくと、負荷短絡に強い静電破壊防止素子を実
現することができるものである。
第２図は、上記素子１０のエミツタ部の改良構
造を示すもので、N+型領域１６を電極層１９と
の接触部１９ａの周辺で比較的に広面積に形成
し、それによつて接触部１９ａとトランジスタ部
Ｔのエミツタ接合との間にバラスト抵抗ＲBを形
成したものである。このようにすると、バラスト
抵抗ＲBによりエミツタ電流が制限されるので、
負荷短絡に対する耐性を一層向上させることがで
きる。なお、第１図及び第２図において、２０ａ
は電極層２０の接触部を示す。
造を示すもので、N+型領域１６を電極層１９と
の接触部１９ａの周辺で比較的に広面積に形成
し、それによつて接触部１９ａとトランジスタ部
Ｔのエミツタ接合との間にバラスト抵抗ＲBを形
成したものである。このようにすると、バラスト
抵抗ＲBによりエミツタ電流が制限されるので、
負荷短絡に対する耐性を一層向上させることがで
きる。なお、第１図及び第２図において、２０ａ
は電極層２０の接触部を示す。
また、負荷短絡耐性を一層向上させるために
は、第１図に示すように内部回路の入力トランジ
スタＱのベース電流知路に、例えばベース拡散抵
抗などからなる制限用抵抗２３を挿入してもよ
い。
は、第１図に示すように内部回路の入力トランジ
スタＱのベース電流知路に、例えばベース拡散抵
抗などからなる制限用抵抗２３を挿入してもよ
い。
上記実施例では、静電破壊防止素子をICの入
力端子と内部回路との間に接続したが、これは
ICの出力端子と内部回路との間に接続して使用
することもできるものである。
力端子と内部回路との間に接続したが、これは
ICの出力端子と内部回路との間に接続して使用
することもできるものである。
第１図は、本発明の一実施例によるICを示す
概略構成図、第２図は、第１図の装置の一部改良
構造を示す平面図である。 １０…静電破壊防止素子、１１…Ｐ型半導体基
板、１２Ａ，１２Ｂ…N+型埋込領域、１３…Ｎ
型層、１４…Ｐ型アイソレーシヨン領域、１５…
ベース用Ｐ型領域、１６…エミツタ（又はコレク
タ）用N+型領域、１７…電源電圧供給用N+型領
域。
概略構成図、第２図は、第１図の装置の一部改良
構造を示す平面図である。 １０…静電破壊防止素子、１１…Ｐ型半導体基
板、１２Ａ，１２Ｂ…N+型埋込領域、１３…Ｎ
型層、１４…Ｐ型アイソレーシヨン領域、１５…
ベース用Ｐ型領域、１６…エミツタ（又はコレク
タ）用N+型領域、１７…電源電圧供給用N+型領
域。
Claims (1)
- １ 一導電型半導体基板と、この基板上に相互に
離間して形成され、該基板とは逆の導電型を有す
る比較的高不純物濃度の第１及び第２の埋込領域
と、これらの埋込領域をおおつて前記基板上に形
成され、該基板とは逆の導電型を有する比較的低
不純物濃度の半導体層と、この半導体層の表面内
で前記第１の埋込領域に対向して形成され、前記
半導体層とは逆の導電型を有する第１の半導体領
域と、この第１の半導体領域の表面内に形成さ
れ、該第１の半導体領域とは逆の導電型を有する
第２の半導体領域と、この第２の半導体領域の第
１の部分にオーミツク接触するように形成され、
集積回路装置の入力端子又は出力端子に接続され
る第１の電極層と、前記第２の半導体領域の前記
第１部分から離間した第２の部分及びその近傍の
前記第１の半導体領域の一部分を短絡するように
形成され、前記集積回路装置の内部回路に接続さ
れる第２の電極層と、前記半導体層に所定の電源
電圧を供給する手段とをそなえ、前記半導体層、
前記第１及び第２の半導体領域、及び前記第１の
埋込領域を含むトランジスタ部でサージ入力を吸
収させるようにすると共に、該トランジスタ部の
負荷短絡時には前記第１及び第２の埋込領域間に
存在する抵抗成分により短絡電流を制限するよう
にしたことを特徴とする静電破壊防止素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13761979A JPS5662355A (en) | 1979-10-26 | 1979-10-26 | Electrostatic breakage preventive element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13761979A JPS5662355A (en) | 1979-10-26 | 1979-10-26 | Electrostatic breakage preventive element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5662355A JPS5662355A (en) | 1981-05-28 |
| JPS6211787B2 true JPS6211787B2 (ja) | 1987-03-14 |
Family
ID=15202902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13761979A Granted JPS5662355A (en) | 1979-10-26 | 1979-10-26 | Electrostatic breakage preventive element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5662355A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484244A (en) * | 1982-09-22 | 1984-11-20 | Rca Corporation | Protection circuit for integrated circuit devices |
| JPS59159559A (ja) * | 1983-03-03 | 1984-09-10 | Nec Corp | 半導体装置 |
| JPH0234963A (ja) * | 1988-07-25 | 1990-02-05 | Nec Corp | 半導体集積回路 |
| JPH0390438U (ja) * | 1989-12-28 | 1991-09-13 | ||
| JP6169908B2 (ja) * | 2013-07-03 | 2017-07-26 | 新日本無線株式会社 | 静電破壊保護回路 |
-
1979
- 1979-10-26 JP JP13761979A patent/JPS5662355A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5662355A (en) | 1981-05-28 |
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