JPS59159559A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59159559A JPS59159559A JP3475683A JP3475683A JPS59159559A JP S59159559 A JPS59159559 A JP S59159559A JP 3475683 A JP3475683 A JP 3475683A JP 3475683 A JP3475683 A JP 3475683A JP S59159559 A JPS59159559 A JP S59159559A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 abstract description 25
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000003068 static effect Effects 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000005611 electricity Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000035939 shock Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 241001123946 Gaga Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 210000003128 head Anatomy 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に半導体集積回路におけ
るトランジスタの構造に関するものである。
るトランジスタの構造に関するものである。
集積回路におけるトランジスタには、回路構成上ベース
電極が外部リードに導かれるポンディングパッドに電気
的に直接配線されたものがある。
電極が外部リードに導かれるポンディングパッドに電気
的に直接配線されたものがある。
例えば、第１図に示すように、差動増幅回路を構成する
トランジスタＱｚ、Ｑａのうち、トランジスタＱ２のベ
ース電極は入力信号を受けるためにボンディングバット
５０に接続される。トランジスタＱ２．Ｑ、の共通接続
エミッタはカレントミラー回路を形成するトランジスタ
のＱｌに接続されている。このような構成においてバッ
ド５０に例えば人体とその衣服などに帯電された静電気
よるサージ電圧やサージパルスが印加された場合、衝撃
電圧によってトランジスタＱｌＩのエミッタ・ベース接
合部が破壊されるという現象が生じる。この現象を以下
では静電破壊と称する。詑１図に示したようなバイポー
ラ集積回路では、トランジスタＱ１乃至Ｑ３はＰ型基板
上で絶縁分離されたＮ型島状領域にそれぞれ形成されて
おシ、Ｐ型基板はＧＮＤ（接拘端子５５に接続されてい
る。したがりて、ＧＮＤ端子５５に対してパッド５０に
角の高圧パルスが印加されると、ＧＮＤ配線→ト２ンジ
スタＱｌのコレクタ→トランジスタＱ２のエミッタ→同
ベース→バッド５０という電流通路５１を介して′電流
が瞬時的に流、れる。電流の最太仙（弓、（’ｒ Ｎ
ｌ）からパッドＡＫ接続された外部リード甘でのインピ
ーダンスと印加される（ｄＦ＋ 撃１１？圧によって決
定されるが、通常、瞬時的には１４以上にもなす、トラ
ンジスタＱ２のエミッタ・ベース間接合が結晶的に破壊
される。。
トランジスタＱｚ、Ｑａのうち、トランジスタＱ２のベ
ース電極は入力信号を受けるためにボンディングバット
５０に接続される。トランジスタＱ２．Ｑ、の共通接続
エミッタはカレントミラー回路を形成するトランジスタ
のＱｌに接続されている。このような構成においてバッ
ド５０に例えば人体とその衣服などに帯電された静電気
よるサージ電圧やサージパルスが印加された場合、衝撃
電圧によってトランジスタＱｌＩのエミッタ・ベース接
合部が破壊されるという現象が生じる。この現象を以下
では静電破壊と称する。詑１図に示したようなバイポー
ラ集積回路では、トランジスタＱ１乃至Ｑ３はＰ型基板
上で絶縁分離されたＮ型島状領域にそれぞれ形成されて
おシ、Ｐ型基板はＧＮＤ（接拘端子５５に接続されてい
る。したがりて、ＧＮＤ端子５５に対してパッド５０に
角の高圧パルスが印加されると、ＧＮＤ配線→ト２ンジ
スタＱｌのコレクタ→トランジスタＱ２のエミッタ→同
ベース→バッド５０という電流通路５１を介して′電流
が瞬時的に流、れる。電流の最太仙（弓、（’ｒ Ｎ
ｌ）からパッドＡＫ接続された外部リード甘でのインピ
ーダンスと印加される（ｄＦ＋ 撃１１？圧によって決
定されるが、通常、瞬時的には１４以上にもなす、トラ
ンジスタＱ２のエミッタ・ベース間接合が結晶的に破壊
される。。
これを避ける為ＶＣ１第２図に示すように、トランジス
％Ｑ２のベースとパッド５０間に抵抗Ｈ・を挟入するこ
とも渚えられるが、苗：’ｉ破壊強１ｔｌｊ２００Ｖ以
上保つ為には、抵抗１（の（Ｉｉとしては２００Ω以上
必要となる。このためトランジスタＱ２．（λ３のオフ
セットバランスが悪くなることや、周波数特性、雑音慣
性などが劣化しｌｉｓ消釣’ｕｉ＋作」二好ましくない
。イ１ｉ）の対策としへ トランジスタＱ２を大きくし
２て電流密度を１ける方法があるが、これとマツチング
をとっているトランジスタＱ３も笠しく大きくなければ
ならず、この結果、寄生容量：を大きくして周波数特性
を劣化するばかりか、素子面積の増大をもたらす。
％Ｑ２のベースとパッド５０間に抵抗Ｈ・を挟入するこ
とも渚えられるが、苗：’ｉ破壊強１ｔｌｊ２００Ｖ以
上保つ為には、抵抗１（の（Ｉｉとしては２００Ω以上
必要となる。このためトランジスタＱ２．（λ３のオフ
セットバランスが悪くなることや、周波数特性、雑音慣
性などが劣化しｌｉｓ消釣’ｕｉ＋作」二好ましくない
。イ１ｉ）の対策としへ トランジスタＱ２を大きくし
２て電流密度を１ける方法があるが、これとマツチング
をとっているトランジスタＱ３も笠しく大きくなければ
ならず、この結果、寄生容量：を大きくして周波数特性
を劣化するばかりか、素子面積の増大をもたらす。
第１図で示した電流経路５１を・デノくイス朽゛外−的
に示すと、第３図、第４図に示すトランジスタＱ】の周
知の構造において、Ｐ〜ノ基板１はＧ Ｎ Ｄ 市、位
に落ちているから、基板１に衝撃パルスが印フルされる
と、基板１と島状領々ん３（この領域はエビタギジャル
成長により形成され基板１および分離領域４で未−・縁
される）とＮ、用自バイアスとなｔ）、」−に用１込み
Ｎ＋領域７（ｆ（向って瞬時的に大知、流Ａ；流、れる
。第３図および第４図に示すように、り１１込みＮ層２
は、通常ＮＰＮ）ランジスタの直列抵拐を下げる目的で
ベース領域５及びコレクタコンタクトＮ 領域７の外１
ｆｌｌｌ−ｉで広がっており、この為、埋込みＮ＄２か
らコレクタコンタクトＮ１〜′、１７５しでの抵抗は小
でい。従ってトランジスタＱｌ 自体が有する￥し、光
制限は非常に小゛さく、静ｔｉｉ’、気によってトラン
ジスタＱ２のベース・エミッタ結合１ｒｊ’、 ’ｅｒ
’品に破壊されやすい１、 廿た、電流制限のために、第５１￥ｉに示すように、ト
ランジスタＱｒのコレスタとトランジスタＱ２のエミッ
タとの間に抵抗ｒを接続ｔＺ・ことが提案されている。
に示すと、第３図、第４図に示すトランジスタＱ】の周
知の構造において、Ｐ〜ノ基板１はＧ Ｎ Ｄ 市、位
に落ちているから、基板１に衝撃パルスが印フルされる
と、基板１と島状領々ん３（この領域はエビタギジャル
成長により形成され基板１および分離領域４で未−・縁
される）とＮ、用自バイアスとなｔ）、」−に用１込み
Ｎ＋領域７（ｆ（向って瞬時的に大知、流Ａ；流、れる
。第３図および第４図に示すように、り１１込みＮ層２
は、通常ＮＰＮ）ランジスタの直列抵拐を下げる目的で
ベース領域５及びコレクタコンタクトＮ 領域７の外１
ｆｌｌｌ−ｉで広がっており、この為、埋込みＮ＄２か
らコレクタコンタクトＮ１〜′、１７５しでの抵抗は小
でい。従ってトランジスタＱｌ 自体が有する￥し、光
制限は非常に小゛さく、静ｔｉｉ’、気によってトラン
ジスタＱ２のベース・エミッタ結合１ｒｊ’、 ’ｅｒ
’品に破壊されやすい１、 廿た、電流制限のために、第５１￥ｉに示すように、ト
ランジスタＱｒのコレスタとトランジスタＱ２のエミッ
タとの間に抵抗ｒを接続ｔＺ・ことが提案されている。
かかる構成によれは、第、２図の構成に比してオフセク
トが悪化するとか、雑音製性が劣化するといった欠点は
防止され得る。しかし２ながら、静電気は端子’５０−
５５間ノこけに限られず、端子５５−電源端子６０間妊
−も供給され得るものであるから、この場合においても
静電破壊防止用の機能を充分に発揮するためには、抵抗
ｒ ｃ−：電気的バイアスが印加されていないフローナ
イング状態とする必要がある。周知の半導体抵抗のよう
にＮ型島状領域に形成された１帖領域で抵抗ｒを構成す
ると、そのデバイス構造ケよ第６図に示すようになる。
トが悪化するとか、雑音製性が劣化するといった欠点は
防止され得る。しかし２ながら、静電気は端子’５０−
５５間ノこけに限られず、端子５５−電源端子６０間妊
−も供給され得るものであるから、この場合においても
静電破壊防止用の機能を充分に発揮するためには、抵抗
ｒ ｃ−：電気的バイアスが印加されていないフローナ
イング状態とする必要がある。周知の半導体抵抗のよう
にＮ型島状領域に形成された１帖領域で抵抗ｒを構成す
ると、そのデバイス構造ケよ第６図に示すようになる。
すなわち、トランジスタＱｌが形成された島状領域３と
は異なる島状領域３′ にＰ軸抵抗領域１２を形成し２
、その一端をトランジスタＱｌのコレクタコンタクト領
域７に配線１１で症候し、他端を配置ｉ１３を介してト
ランジスタＱ２のエミッタに接続して抵抗ｒを構成する
ものである。島状領域３′ には周知のように、Ｐ軸抵
抗領域１２を分離づるために、電源Ｖ ｃ ｃＫコンタ
クト領域１４を介して接続さＪｌＺ）。したがって、電
源端子６０と端子５０との間に静電気（端子５０の方が
正となる極性）が印２Ｊｌされると、端−子５０−＋）
ランジスタＱ２のベース→同エミッターＪｅ線１３−）
Ｐ ｉｌｌ領域１２と島状領域とのＰ Ｎ接冶−＋Ｖ
ｃｃ亀ぶ端子１３と電流が流わｆ、、抵抗領域１２は抵
抗ｒとしての機能を実現せずに、トランジスタＱ２のベ
ース−エミッタ初会はやけり破壊してし２寸・う。した
がって、抵抗ｒは電気的バイアスをもたないフローティ
ング状四とし２なければならず、ソローテインク状態に
することはべＩ／ット田１積の増大を−ま、也くことに
なる。
は異なる島状領域３′ にＰ軸抵抗領域１２を形成し２
、その一端をトランジスタＱｌのコレクタコンタクト領
域７に配線１１で症候し、他端を配置ｉ１３を介してト
ランジスタＱ２のエミッタに接続して抵抗ｒを構成する
ものである。島状領域３′ には周知のように、Ｐ軸抵
抗領域１２を分離づるために、電源Ｖ ｃ ｃＫコンタ
クト領域１４を介して接続さＪｌＺ）。したがって、電
源端子６０と端子５０との間に静電気（端子５０の方が
正となる極性）が印２Ｊｌされると、端−子５０−＋）
ランジスタＱ２のベース→同エミッターＪｅ線１３−）
Ｐ ｉｌｌ領域１２と島状領域とのＰ Ｎ接冶−＋Ｖ
ｃｃ亀ぶ端子１３と電流が流わｆ、、抵抗領域１２は抵
抗ｒとしての機能を実現せずに、トランジスタＱ２のベ
ース−エミッタ初会はやけり破壊してし２寸・う。した
がって、抵抗ｒは電気的バイアスをもたないフローティ
ング状四とし２なければならず、ソローテインク状態に
することはべＩ／ット田１積の増大を−ま、也くことに
なる。
以」二のように第１し）に示１−１．だ回路構成ｊＣ才
・・いて、外部から前−ｇ、気暮による侑撃パルス（・
′（一対し、て内部素子を保護′するには従来の技術（
オ苗気的ｌｉＩ層ｚｔ： Ｆｙを物件にするか、ベレク
ト面積を増大すゐかし−Ｃいた。
・・いて、外部から前−ｇ、気暮による侑撃パルス（・
′（一対し、て内部素子を保護′するには従来の技術（
オ苗気的ｌｉＩ層ｚｔ： Ｆｙを物件にするか、ベレク
ト面積を増大すゐかし−Ｃいた。
よって、不発（す１の目的は、ベレット面持の増大電気
的・特性等の劣化を生じさせす゛しこ静電、気等による
衝双パルスから保護され得る構造の半導体装置を折供す
ることにある。
的・特性等の劣化を生じさせす゛しこ静電、気等による
衝双パルスから保護され得る構造の半導体装置を折供す
ることにある。
本発明は、第５図で示した抵抗ｒをトランジスタＱ１の
コレクタ領域内で構成することを特徴とする。すなわち
、コレ４夕直列抵抗低減のための埋込み層をコレクタ電
極数シ出し部の下まで延在せずに、ベース領域下で終端
させたシ、コレクタ領域に逆導電型領域を形成し、その
一端をコレクタ領域に接続し、他端をコレクタ電極とし
て取り出しだシしてコレクタ領域内に電流制限用抵抗を
構成するものである。これらは、すべてパターンマスク
の変更だけで構成でき、−か′つ特別にアイソレージ目
ン領域は必要ない。
コレクタ領域内で構成することを特徴とする。すなわち
、コレ４夕直列抵抗低減のための埋込み層をコレクタ電
極数シ出し部の下まで延在せずに、ベース領域下で終端
させたシ、コレクタ領域に逆導電型領域を形成し、その
一端をコレクタ領域に接続し、他端をコレクタ電極とし
て取り出しだシしてコレクタ領域内に電流制限用抵抗を
構成するものである。これらは、すべてパターンマスク
の変更だけで構成でき、−か′つ特別にアイソレージ目
ン領域は必要ない。
以下、本発明の実施例を図面によシ詳細に説明する。
第７図は本発明の一実施例の模式的構造断面図であシ、
第８図はこれの平面図である。特に、第７、第８図はト
ンンジス′りＱｌを示すものである。
第８図はこれの平面図である。特に、第７、第８図はト
ンンジス′りＱｌを示すものである。
１は比抵抗１〜３Ω−ｃｍのＰ型基板であシ、２′は層
抵抗２０〜３０Ω／口の・Ｎ型高濃度埋込み層、３は比
抵抗１〜３Ω−ａｍ、厚さ１０〜１５μのエピタキシャ
ル層で形成された高額域である。第３図と大きく異なる
ところは、埋込みＮ 層２′がコレクタコンタク）Ｎ
領域７の下部棟で延在しておらずにベース領域５直下
近辺で終端していることである。この構成によれば、埋
込みＮｒ＠２’からコレ久タコンタク）Ｎ 領域７へ
向う電流に対するインピーダンスＺｌは当然大きくなる
。また、Ｐ基板１から埋込みＮ 層２′を経由せずにコ
レクタコンタク）Ｎ 層７へ向う電流径路におけるイ
ンピーダンスＺ２は１．Ｎ型エピタキシャル３の濃度が
埋込みＮ 層２′の濃度と比して１０３ 程度低いので
、埋込みＮ層２′内の抵抗と較べるとかなシ大きくなる
。
抵抗２０〜３０Ω／口の・Ｎ型高濃度埋込み層、３は比
抵抗１〜３Ω−ａｍ、厚さ１０〜１５μのエピタキシャ
ル層で形成された高額域である。第３図と大きく異なる
ところは、埋込みＮ 層２′がコレクタコンタク）Ｎ
領域７の下部棟で延在しておらずにベース領域５直下
近辺で終端していることである。この構成によれば、埋
込みＮｒ＠２’からコレ久タコンタク）Ｎ 領域７へ
向う電流に対するインピーダンスＺｌは当然大きくなる
。また、Ｐ基板１から埋込みＮ 層２′を経由せずにコ
レクタコンタク）Ｎ 層７へ向う電流径路におけるイ
ンピーダンスＺ２は１．Ｎ型エピタキシャル３の濃度が
埋込みＮ 層２′の濃度と比して１０３ 程度低いので
、埋込みＮ層２′内の抵抗と較べるとかなシ大きくなる
。
以上の理由から、Ｐ型基板１からコレクタコンタクトＮ
領域７に向うインピーダンスは、第３゜第４図に示す
従来法に比して大巾に大きくなシ、トランジスタＱ２
（第１図）の静電破壊強度は２００■以上に増加する。
領域７に向うインピーダンスは、第３゜第４図に示す
従来法に比して大巾に大きくなシ、トランジスタＱ２
（第１図）の静電破壊強度は２００■以上に増加する。
すなわち第７．第８図の実施例は、埋込み領域２′ の
パターン形状を変更することでトランジスタＱ１のコレ
クタ領域内に第５図で示した抵抗ｒを形成している。第
７．第８図かられかるように本発明による埋込Ｎ層２′
の面積の削減によってもＰ型基板１と埋込み１層２′
とで形成するＰＮ接合の面積は十分大きく従って電流密
度は十分小さいし、かつコレクタコンタク）Ｎ ７に
負の衝撃パルスが印加されるので基板１と埋込みＮ 層
２は順バイアスとなシ、本発明によるトランジスタＱ２
の静電破壊強度は十分でおる。又、本発明は、マスクパ
ターンの変更のみで可能であるから従来の製造プロセス
をそのまま使用できる。さらに、トランジスタのサイズ
の増大もないので高周波特性の劣化も力い。
パターン形状を変更することでトランジスタＱ１のコレ
クタ領域内に第５図で示した抵抗ｒを形成している。第
７．第８図かられかるように本発明による埋込Ｎ層２′
の面積の削減によってもＰ型基板１と埋込み１層２′
とで形成するＰＮ接合の面積は十分大きく従って電流密
度は十分小さいし、かつコレクタコンタク）Ｎ ７に
負の衝撃パルスが印加されるので基板１と埋込みＮ 層
２は順バイアスとなシ、本発明によるトランジスタＱ２
の静電破壊強度は十分でおる。又、本発明は、マスクパ
ターンの変更のみで可能であるから従来の製造プロセス
をそのまま使用できる。さらに、トランジスタのサイズ
の増大もないので高周波特性の劣化も力い。
第９図は本発明の他の実施例を示すトランジスタＱ１の
構造図である。第７図と同−機能部は同一番号で示して
その説明は省略する。第９図で示したトランジスタＱ１
では通常のトランジスタと同じように、埋込み層２は
コレクタコンタクト領稙ησ外側まで延在して形成され
ている。その代わシ、コレクタ領域とは逆導電型である
Ｐ型領域１３がコレクタコンタクト領域１３と接して形
成されており、この一端は配線１４によってコレクタコ
ンタクト領域７と接続され、他端は配線１５によってト
ランジスタＱ２．Ｑ３の九通エミッタ接続点に接続され
ている。抵抗領域１２による抵抗は通常２００Ω程度あ
ムこれはＮＰＮ トランジスタのベース領域５と同時拡
散を行って形成される。
構造図である。第７図と同−機能部は同一番号で示して
その説明は省略する。第９図で示したトランジスタＱ１
では通常のトランジスタと同じように、埋込み層２は
コレクタコンタクト領稙ησ外側まで延在して形成され
ている。その代わシ、コレクタ領域とは逆導電型である
Ｐ型領域１３がコレクタコンタクト領域１３と接して形
成されており、この一端は配線１４によってコレクタコ
ンタクト領域７と接続され、他端は配線１５によってト
ランジスタＱ２．Ｑ３の九通エミッタ接続点に接続され
ている。抵抗領域１２による抵抗は通常２００Ω程度あ
ムこれはＮＰＮ トランジスタのベース領域５と同時拡
散を行って形成される。
あるいは、他のＰ型の不純物拡散を例えばイオン注入し
て形成したイオン注入抵抗であっても構わない。かかる
構成により、端子５０−５５間、端子５０−６０間に印
加される静電気に対して保瞳できる。また、第６図ある
いは単独絶縁する場合に比して大巾に素子面積が減少さ
れ、しかもパターンレイプラトの自由度もふえる。
て形成したイオン注入抵抗であっても構わない。かかる
構成により、端子５０−５５間、端子５０−６０間に印
加される静電気に対して保瞳できる。また、第６図ある
いは単独絶縁する場合に比して大巾に素子面積が減少さ
れ、しかもパターンレイプラトの自由度もふえる。
第１０図は本発明の）：！らに他の実施例を示すもので
アシ、第７図と同−機能部は同一番号で示してその説明
は省略する。第１０図に示したトランジスタＱ１では、
第９図と同じようにＮ型埋込み層２はコレクタコンタク
ト領域７の外側まで延在して形成されている。層抵抗１
５０〜２５０Ω／口のＰ型埋込み層１６がコレクタコン
タクト領域７下に設けられている。Ｐ型埋込み層１６は
特別な形成工程を必要とせずに、絶縁分離領域が基板１
例カラの′せシ上シ領域４−１とエピタキシャル層の表
面からの領域４−２とで形成される場合に、基板１例か
らのせり上１領域（埋込み領域）４−１と同時に形成黙
れる。従ってＮ型埋込層２とＰ型埋込み層３とで形成す
るＰＮ型合の逆バイアスがアバシンシュ降伏電圧以下で
あれば、Ｐ型埋込み層１６けＰ型基板１からコレクタコ
ンタク Ｎ ＋７へ向う電流に対する障壁の役割を果た
す。従って、Ｐ型基板１からコレクタコンタクトＮ ７
へ流れる電流は、第１０図に矢印で示すようにＰ型埋込
み層１６をう回して流れるので、基板からコレクタコン
タクトＮ 層７へのインピーダンスは尚烈火きくなる。
アシ、第７図と同−機能部は同一番号で示してその説明
は省略する。第１０図に示したトランジスタＱ１では、
第９図と同じようにＮ型埋込み層２はコレクタコンタク
ト領域７の外側まで延在して形成されている。層抵抗１
５０〜２５０Ω／口のＰ型埋込み層１６がコレクタコン
タクト領域７下に設けられている。Ｐ型埋込み層１６は
特別な形成工程を必要とせずに、絶縁分離領域が基板１
例カラの′せシ上シ領域４−１とエピタキシャル層の表
面からの領域４−２とで形成される場合に、基板１例か
らのせり上１領域（埋込み領域）４−１と同時に形成黙
れる。従ってＮ型埋込層２とＰ型埋込み層３とで形成す
るＰＮ型合の逆バイアスがアバシンシュ降伏電圧以下で
あれば、Ｐ型埋込み層１６けＰ型基板１からコレクタコ
ンタク Ｎ ＋７へ向う電流に対する障壁の役割を果た
す。従って、Ｐ型基板１からコレクタコンタクトＮ ７
へ流れる電流は、第１０図に矢印で示すようにＰ型埋込
み層１６をう回して流れるので、基板からコレクタコン
タクトＮ 層７へのインピーダンスは尚烈火きくなる。
Ｎ型埋込み層２とＰ型埋込み層１６とで形成するＰＮ接
合にアバシンシュ降伏電圧以下の電圧が加わると、基板
１からコレクタコンタク）Ｎ 層７へ流れる電流は、
Ｐ型基板１→Ｎ型埋込み層２→Ｐ型埋込み層１６→Ｎ型
島状エピタキシャル？３→コレクタコンタクトＮ 層７
とう回せず直線上例流れるが、衝撃パルス電圧はアバラ
ンシュ降伏の為に電圧ロスするので、前記のルートで流
れる電流は、Ｐ型埋込み層１６の外側を流れる電流に比
して小さい。このように、Ｐ型埋込み層１６の効果は、
基板１からコレクタコンタク）Ｎ ７へ流れる電流の
障壁の役目を果たし、この為インピーダンスは大巾に上
がる。前述のように、Ｐ型埋込み層１２は、ボトム−ア
イソレーションと呼ばれて広く使われている埋込みＰ＋
層４−１と同時拡散で使用すれば従来のプロセスをその
まま使用可能である。又、トランジスタの面積も最小パ
ターンで十分であるから、接合容量による周波数特性の
劣化もない。
合にアバシンシュ降伏電圧以下の電圧が加わると、基板
１からコレクタコンタク）Ｎ 層７へ流れる電流は、
Ｐ型基板１→Ｎ型埋込み層２→Ｐ型埋込み層１６→Ｎ型
島状エピタキシャル？３→コレクタコンタクトＮ 層７
とう回せず直線上例流れるが、衝撃パルス電圧はアバラ
ンシュ降伏の為に電圧ロスするので、前記のルートで流
れる電流は、Ｐ型埋込み層１６の外側を流れる電流に比
して小さい。このように、Ｐ型埋込み層１６の効果は、
基板１からコレクタコンタク）Ｎ ７へ流れる電流の
障壁の役目を果たし、この為インピーダンスは大巾に上
がる。前述のように、Ｐ型埋込み層１２は、ボトム−ア
イソレーションと呼ばれて広く使われている埋込みＰ＋
層４−１と同時拡散で使用すれば従来のプロセスをその
まま使用可能である。又、トランジスタの面積も最小パ
ターンで十分であるから、接合容量による周波数特性の
劣化もない。
第１１図は本発明のさらに他の実施例を示すものであシ
、これはトランジスタＱ１のコレクタ領域上（トランジ
スタＱ！のベース電極とコレクタ電極との間のコレクタ
領域上）を他の配線が絶縁膜を介して通過している場合
に対処しンｙものである。従来、このように他の配線が
コレクタ領域上を通過する場合は、第１３図に示すよう
に、コレクタコンタクト領域７のうち、ベース領域５側
に近い端部ａは耐圧が許す限り、ベース領域５に近づけ
ていた。つオシ、仙の３つの配線１２はコレクタコンタ
クト領域７−ヒを通憫１−２ている。前述のごとく、コ
レクタコンタクト領域７の面積増大は、Ｐ型基板１から
ルクタコンタクト領域７のインピーダンスを小さくする
から、静電破壊強度゛は小さくなる。
、これはトランジスタＱ１のコレクタ領域上（トランジ
スタＱ！のベース電極とコレクタ電極との間のコレクタ
領域上）を他の配線が絶縁膜を介して通過している場合
に対処しンｙものである。従来、このように他の配線が
コレクタ領域上を通過する場合は、第１３図に示すよう
に、コレクタコンタクト領域７のうち、ベース領域５側
に近い端部ａは耐圧が許す限り、ベース領域５に近づけ
ていた。つオシ、仙の３つの配線１２はコレクタコンタ
クト領域７−ヒを通憫１−２ている。前述のごとく、コ
レクタコンタクト領域７の面積増大は、Ｐ型基板１から
ルクタコンタクト領域７のインピーダンスを小さくする
から、静電破壊強度゛は小さくなる。
とのため、本発明では、第１Ｊ図に示すように、コレク
タコンタクト領域７を小さくして配線１７下に位簡する
を防ｓトシている。これによって、基板】とコレクタコ
ンタクト頭切７との間のインビ組み合わぜることによっ
て、Ｎ型埋込み領域２をベース傾城５下甘でで終端させ
てコレクタコンタクト領域７下に延在形成しないように
することによム静電破壊防止効果（ｄ一層増大する。
タコンタクト領域７を小さくして配線１７下に位簡する
を防ｓトシている。これによって、基板】とコレクタコ
ンタクト頭切７との間のインビ組み合わぜることによっ
て、Ｎ型埋込み領域２をベース傾城５下甘でで終端させ
てコレクタコンタクト領域７下に延在形成しないように
することによム静電破壊防止効果（ｄ一層増大する。
以上のように、本発明によれば、周波数特性、オフセッ
トあるいは雑音特性を劣化させることなく、シかも通常
の製造プロセスで素子面積等を大さくすることなく、静
電破壊強度が充分高い半導体装置が提供される。
トあるいは雑音特性を劣化させることなく、シかも通常
の製造プロセスで素子面積等を大さくすることなく、静
電破壊強度が充分高い半導体装置が提供される。
伺本発明は上記実施例に限らずＰＮＰ型でも同様に適用
できる。又、トランジスタの形状は長方形についてのみ
述べたが、当然本蜀、明の主旨内で任意の形状でか甘わ
ガい。さらにエピタキシャル層は、単一のみの場合につ
いて述べたが、他の方法、ダブＡ・エピタキシャル、イ
オン注入による部分的濃度のコントロールを行なっても
本説明ｔよ同様に適用できる。また、本発明の構造が適
用されるトランジスタは、第１図等で示し２だ差動増幅
器に限定されず、第１のトランジスタのベースやエミッ
タ間電流通路と第２のトランジスタのコレクタ番エミッ
タ間電流通路とが第１および第２の外部リード端子間に
直列接続された回路における第２のトランジスタに適さ
れるものである。
できる。又、トランジスタの形状は長方形についてのみ
述べたが、当然本蜀、明の主旨内で任意の形状でか甘わ
ガい。さらにエピタキシャル層は、単一のみの場合につ
いて述べたが、他の方法、ダブＡ・エピタキシャル、イ
オン注入による部分的濃度のコントロールを行なっても
本説明ｔよ同様に適用できる。また、本発明の構造が適
用されるトランジスタは、第１図等で示し２だ差動増幅
器に限定されず、第１のトランジスタのベースやエミッ
タ間電流通路と第２のトランジスタのコレクタ番エミッ
タ間電流通路とが第１および第２の外部リード端子間に
直列接続された回路における第２のトランジスタに適さ
れるものである。
第１図は差動増幅回路の−・例を示す回路図、第２図は
静電破壊防止対策の一例が施された差動増幅回路の回路
図、第３図りよび第４図は一般的なトランジスタのデバ
イス構造を示す断面図および図は本発明の一実施例を示
すトランジスタの断面図および平面図、第９図は本発明
の他の実施例を示す断面図、第１０図は本発明のさらに
他の実施例を示す断面図、第１１．１２図は本発明のさ
らに他の実施例を示す平面図、第１３図は従来の他のト
ランジスタを示す平面図である。 １・・・・・・Ｐ型半導体基板、’２．２’・・・・・
・Ｎ型埋込み領域、３．３’・・・・・・Ｎ型島状エビ
クキシャル領埴、４ 、４−１ 、４−２・・・・・・
Ｐ型絶縁分離領域、５・・・・・・ベース領域、６・・
・・・・エミッタ領域、７・・・・・・コレクタコンタ
クト領域、８・・・・・・表面酸化膜、９・・・・・・
エミッタ電極、１０・・・・・・ベース電極、１１・・
・・・・コレクタ電極、１２．１３・・・・・・抵抗領
域、１３〜１５．１７・・・・・・配線、１６・・・・
・・Ｐ型埋込み領域、５０・・・・・・入力用ポンディ
ングパッド（入力外部導出端子）、５５・・・・・・接
地用ポンディングパッド（接地外部導出端子）、６０・
・・・・・電源用ポンディングパッド（電源外部導出端
子）。 第１閃 躬２閉 に ３ 第４閃 δ ヶ 牙ノ δ ［叉１ 第ｑｒン１ ？ 躬″′ 躬１２閃 ｆ”／ 第１３（２）
静電破壊防止対策の一例が施された差動増幅回路の回路
図、第３図りよび第４図は一般的なトランジスタのデバ
イス構造を示す断面図および図は本発明の一実施例を示
すトランジスタの断面図および平面図、第９図は本発明
の他の実施例を示す断面図、第１０図は本発明のさらに
他の実施例を示す断面図、第１１．１２図は本発明のさ
らに他の実施例を示す平面図、第１３図は従来の他のト
ランジスタを示す平面図である。 １・・・・・・Ｐ型半導体基板、’２．２’・・・・・
・Ｎ型埋込み領域、３．３’・・・・・・Ｎ型島状エビ
クキシャル領埴、４ 、４−１ 、４−２・・・・・・
Ｐ型絶縁分離領域、５・・・・・・ベース領域、６・・
・・・・エミッタ領域、７・・・・・・コレクタコンタ
クト領域、８・・・・・・表面酸化膜、９・・・・・・
エミッタ電極、１０・・・・・・ベース電極、１１・・
・・・・コレクタ電極、１２．１３・・・・・・抵抗領
域、１３〜１５．１７・・・・・・配線、１６・・・・
・・Ｐ型埋込み領域、５０・・・・・・入力用ポンディ
ングパッド（入力外部導出端子）、５５・・・・・・接
地用ポンディングパッド（接地外部導出端子）、６０・
・・・・・電源用ポンディングパッド（電源外部導出端
子）。 第１閃 躬２閉 に ３ 第４閃 δ ヶ 牙ノ δ ［叉１ 第ｑｒン１ ？ 躬″′ 躬１２閃 ｆ”／ 第１３（２）
Claims (1)
- 第１および第２のトランジスタを有し、該第１のベース
−エミッタ電流通路と前記第２のトランジスタのコレク
ターエミッタ電流通路とが二つの外部導出端子間に直列
接続されている集積回路において、前記二つの外部導出
端子間に供給されるサージ電圧に対する電流制限用抵抗
が前記第２のトランジスタのコレクタ領域内に構成され
ていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3475683A JPS59159559A (ja) | 1983-03-03 | 1983-03-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3475683A JPS59159559A (ja) | 1983-03-03 | 1983-03-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59159559A true JPS59159559A (ja) | 1984-09-10 |
| JPH0425702B2 JPH0425702B2 (ja) | 1992-05-01 |
Family
ID=12423156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3475683A Granted JPS59159559A (ja) | 1983-03-03 | 1983-03-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59159559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521951B2 (en) * | 1999-07-23 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved surge resistance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662355A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Electrostatic breakage preventive element |
-
1983
- 1983-03-03 JP JP3475683A patent/JPS59159559A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662355A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Electrostatic breakage preventive element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521951B2 (en) * | 1999-07-23 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved surge resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0425702B2 (ja) | 1992-05-01 |
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