JP2873008B2 - ラッチアップ防止および，静電放電保護装置 - Google Patents
ラッチアップ防止および，静電放電保護装置Info
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はシリコン集積回路CMOSインバータのラッチア
ップ（latchup）を防止すると共に静電放電（ESD）から
保護するための構造に関する。
ップ（latchup）を防止すると共に静電放電（ESD）から
保護するための構造に関する。
従来の技術 ESD入力保護のため、入力側において逆バイアスダイ
オードを利用する集積回路CMOSインバータの構造は、一
般的に寄生バイポーラ型・トランジスタを有する。非常
に細い線、たとえば３ミクロン以下の線を用いるCMOS回
路においては、バイポーラ型・トランジスタはシリコン
制御整流器（SCR）を形成し、それがオン状態にラッチ
すれば、CMOS回路が非動作状態に「凍結」される。トラ
ンジスタすなわちSCRは、インバータの電力供給線を互
いに接続し、過剰な電流をデバイスから放電するが、そ
れによりデバイスがオーバヒートされ破損される恐れが
ある。従って、ラッチアップの防止およびESDからの保
護が問題となる。
オードを利用する集積回路CMOSインバータの構造は、一
般的に寄生バイポーラ型・トランジスタを有する。非常
に細い線、たとえば３ミクロン以下の線を用いるCMOS回
路においては、バイポーラ型・トランジスタはシリコン
制御整流器（SCR）を形成し、それがオン状態にラッチ
すれば、CMOS回路が非動作状態に「凍結」される。トラ
ンジスタすなわちSCRは、インバータの電力供給線を互
いに接続し、過剰な電流をデバイスから放電するが、そ
れによりデバイスがオーバヒートされ破損される恐れが
ある。従って、ラッチアップの防止およびESDからの保
護が問題となる。
発明が解決しようとする課題 従来においては、CMOS回路の保護構造は、ラッチアッ
プの防止もしくはESDの保護のいずれか一方のみが設け
られており、両者が同時に設けられている構成がなかっ
た。本発明に係る構造においては、集積回路CMOSインバ
ータを、ラッチアップを防止すると共にESDから保護で
きる構成となっている。
プの防止もしくはESDの保護のいずれか一方のみが設け
られており、両者が同時に設けられている構成がなかっ
た。本発明に係る構造においては、集積回路CMOSインバ
ータを、ラッチアップを防止すると共にESDから保護で
きる構成となっている。
実施例 以下、添付図に従い本発明の構成を詳述する。第１図
は公知のCMOSインバータの回路図を示し、P-型FET（電
界効果トランジスタ）１を有し、そのソースおよびドレ
インはそれぞれN-型FET2のドレインおよびソースに直列
に接続されている。すなわち、トランジスタ１のソース
は＋側電源Vddに接続され、FET2のソースはアース（−
側の電源Vss）に接続されている一方、これらトランジ
スタのゲートは互いに接続され、さらにインバータの入
力へとつながっており、これらトランジスタのドレイン
は互いに接続され、インバータの出力端につながってい
る。
は公知のCMOSインバータの回路図を示し、P-型FET（電
界効果トランジスタ）１を有し、そのソースおよびドレ
インはそれぞれN-型FET2のドレインおよびソースに直列
に接続されている。すなわち、トランジスタ１のソース
は＋側電源Vddに接続され、FET2のソースはアース（−
側の電源Vss）に接続されている一方、これらトランジ
スタのゲートは互いに接続され、さらにインバータの入
力へとつながっており、これらトランジスタのドレイン
は互いに接続され、インバータの出力端につながってい
る。
過剰な正または負の電圧（ESD）から入力を保護する
ため、入力端とVddとの間、及び入力端とVssとの間に一
対のダイオードがそれぞれ挿入されている。ダイオード
３はそのアノードが入力に接続される一方、そのカソー
ドがVddに接続され、又、ダイオード４はそのアノード
がVssに接続されると共に、そのカソードは入力に接続
される。通常の状態においては、ダイオード３および４
は逆バイアスされた状態にある。しかしながら、過剰な
正電圧が入力端子に表われると、ダイオード３は正方向
バイアスされた形となり、入力電流を供給源Vddへと逃
がす。もし、過剰な負電圧が入力に表われれば、ダイオ
ード４は正方向バイアス状態となり、供給源Vssから入
力へと導通路を形成する。
ため、入力端とVddとの間、及び入力端とVssとの間に一
対のダイオードがそれぞれ挿入されている。ダイオード
３はそのアノードが入力に接続される一方、そのカソー
ドがVddに接続され、又、ダイオード４はそのアノード
がVssに接続されると共に、そのカソードは入力に接続
される。通常の状態においては、ダイオード３および４
は逆バイアスされた状態にある。しかしながら、過剰な
正電圧が入力端子に表われると、ダイオード３は正方向
バイアスされた形となり、入力電流を供給源Vddへと逃
がす。もし、過剰な負電圧が入力に表われれば、ダイオ
ード４は正方向バイアス状態となり、供給源Vssから入
力へと導通路を形成する。
ダイオード３は集積回路で形成され、分布されたダイ
オード3,…,3Aを形成し、入力から直列接続された直列
抵抗５が用いられ、インバータに入力される過剰電流に
対して保護の助けをすると共に、ラッチアップ防止の効
果も発揮する。
オード3,…,3Aを形成し、入力から直列接続された直列
抵抗５が用いられ、インバータに入力される過剰電流に
対して保護の助けをすると共に、ラッチアップ防止の効
果も発揮する。
ところが、ダイオード3,…,3AがN-型トランジスタの
近傍に設けられている場合、もしくはダイオード４がP-
型トランジスタの近傍に設けられている場合、SCR構造
が構成される。第２図、第３図は集積回路の断面図を示
し、特に上述した構成にしたがって構成されたバイポー
ラ・トランジスタを示し、第４図に示す回路を構成す
る。第４図において、２つのトランジスタQ1及びQ2はSC
Rを構成し、PNPトランジスタQ1のベースはPNPトランジ
スタQ2のコレクタに接続され、トランジスタQ1のコレク
タはトランジスタQ2のベースに接続され、この接続点は
SCRのゲートを構成する。トランジスタQ1のエミッタはS
CRのアノードに相当し、トランジスタQ2のエミッタはSC
Rのカソードに相当する。トランジスタQ2のベースに十
分な電流が流れそれをオン状態にすると、トランジスタ
Q2はトランジスタQ1のベースエミッタ間を介してコレク
タ電流を発生させる。この結果、Q1もオン状態となり、
トランジスタQ2のベースにより多くの電流を流す結果と
なる。これによりトランジスタQ2はさらにオン状態に引
っ張られ、より多くのベース電流をトランジスタQ1に供
給する。これにより、たとえゲート電流が中断されても
この正帰還構成により導通状態が維持される。したがっ
て、SCRはオン状態にラッチされる。
近傍に設けられている場合、もしくはダイオード４がP-
型トランジスタの近傍に設けられている場合、SCR構造
が構成される。第２図、第３図は集積回路の断面図を示
し、特に上述した構成にしたがって構成されたバイポー
ラ・トランジスタを示し、第４図に示す回路を構成す
る。第４図において、２つのトランジスタQ1及びQ2はSC
Rを構成し、PNPトランジスタQ1のベースはPNPトランジ
スタQ2のコレクタに接続され、トランジスタQ1のコレク
タはトランジスタQ2のベースに接続され、この接続点は
SCRのゲートを構成する。トランジスタQ1のエミッタはS
CRのアノードに相当し、トランジスタQ2のエミッタはSC
Rのカソードに相当する。トランジスタQ2のベースに十
分な電流が流れそれをオン状態にすると、トランジスタ
Q2はトランジスタQ1のベースエミッタ間を介してコレク
タ電流を発生させる。この結果、Q1もオン状態となり、
トランジスタQ2のベースにより多くの電流を流す結果と
なる。これによりトランジスタQ2はさらにオン状態に引
っ張られ、より多くのベース電流をトランジスタQ1に供
給する。これにより、たとえゲート電流が中断されても
この正帰還構成により導通状態が維持される。したがっ
て、SCRはオン状態にラッチされる。
次に、第２図および第３図を参照しながら上述のSCR
の形成について説明する。
の形成について説明する。
以下、説明においては、従来の半導体技術用語を用い
る。例えば、P+で示された部分は、P-で示された領域よ
りも高い密度の不純物でドーピングが行なわれているこ
とを示す。また、N+領域はN-領域よりも高い密度の不純
物でドーピングがなされていることを示す。
る。例えば、P+で示された部分は、P-で示された領域よ
りも高い密度の不純物でドーピングが行なわれているこ
とを示す。また、N+領域はN-領域よりも高い密度の不純
物でドーピングがなされていることを示す。
第２図において、従来のＰ型MOSFET1のP+ソースおよ
びドレインの拡散領域6,7は寄生ラテラル（parasitic l
ateral）PNPトランジスタ８のエミッタを形成する。ま
た、集積回路のN-がドープされた基板９はトランジスタ
のベースとして作用する。
びドレインの拡散領域6,7は寄生ラテラル（parasitic l
ateral）PNPトランジスタ８のエミッタを形成する。ま
た、集積回路のN-がドープされた基板９はトランジスタ
のベースとして作用する。
基板内に形成されたP-井戸領域10および基板表面上に
点在するN+領域によりダイオード４が形成される。図示
しない位置において、P-井戸領域10はVssと接続されて
いる。入力端子はN+領域11と接続され、その結果ダイオ
ードのカソード（N+）は入力に接続されると共に、その
アノード（P-）はVssに接続される。しかしながら、こ
のダイオードは寄生垂直（parasticverical）NPNトラン
ジスタ12を形成し、そのエミッタはN+領域11により構成
されると共に、そのベースはP-領域10で形成され、その
コレクタはN-がドープされた基板９で構成される。トラ
ンジスタ８のコレクタはトランジスタ12のベースの拡散
領域の共通に形成されると共に、トランジスタ８のベー
スはトランジスタ12のコレクタが形成されているN-ドー
プ基板９において共通に構成されているので、２つのト
ランジスタ８および12は互いに接続されている。上述し
た構成は第４図に示すSCRと同等な構成となる。すなわ
ち、トランジスタ８はトランジスタQ1に対応し、トラン
ジスタ12はトランジスタQ2に対応する。
点在するN+領域によりダイオード４が形成される。図示
しない位置において、P-井戸領域10はVssと接続されて
いる。入力端子はN+領域11と接続され、その結果ダイオ
ードのカソード（N+）は入力に接続されると共に、その
アノード（P-）はVssに接続される。しかしながら、こ
のダイオードは寄生垂直（parasticverical）NPNトラン
ジスタ12を形成し、そのエミッタはN+領域11により構成
されると共に、そのベースはP-領域10で形成され、その
コレクタはN-がドープされた基板９で構成される。トラ
ンジスタ８のコレクタはトランジスタ12のベースの拡散
領域の共通に形成されると共に、トランジスタ８のベー
スはトランジスタ12のコレクタが形成されているN-ドー
プ基板９において共通に構成されているので、２つのト
ランジスタ８および12は互いに接続されている。上述し
た構成は第４図に示すSCRと同等な構成となる。すなわ
ち、トランジスタ８はトランジスタQ1に対応し、トラン
ジスタ12はトランジスタQ2に対応する。
もし、入力電圧がVssからSCRラッチアップ電圧を引い
た電圧よりもさらに低い場合、SCRのゲート・カソード
間において正方向バイアスがかけられSCRをオン状態に
する。この状態は入力状態が維持されるかぎり、もしく
は入力回路において最小限の保持電流が供給される限
り、保持される。
た電圧よりもさらに低い場合、SCRのゲート・カソード
間において正方向バイアスがかけられSCRをオン状態に
する。この状態は入力状態が維持されるかぎり、もしく
は入力回路において最小限の保持電流が供給される限
り、保持される。
もしN-型MOSFET、例えばトランジスタ２が近傍に形成
されれば、より危険な状態が発生する可能性が大きい。
この種のトランジスタは、N-がドープされた基板９内に
P-井戸部が形成され、そのソースおよびドレイン領域1
4,15は、基板の表面からP-井戸部13にN+がドープされて
構成される。P-井戸部13はトランジスタ８の第２コレク
タとして作用する。更に、寄生NPNバイポーラ型トラン
ジスタ16が形成され、そのP-領域13はベースを構成し、
N+領域14および15はエミッタを構成し、N-基板９はコレ
クタを形成する。従って、トランジスタ16のベースとト
ランジスタ８のコレクタは互いにP-井戸部13を介して接
続され、トランジスタ８のベースおよびトランジスタ16
のコレクタは互いに基板９を介して接続される。第2SCR
は以上のようにして形成される。
されれば、より危険な状態が発生する可能性が大きい。
この種のトランジスタは、N-がドープされた基板９内に
P-井戸部が形成され、そのソースおよびドレイン領域1
4,15は、基板の表面からP-井戸部13にN+がドープされて
構成される。P-井戸部13はトランジスタ８の第２コレク
タとして作用する。更に、寄生NPNバイポーラ型トラン
ジスタ16が形成され、そのP-領域13はベースを構成し、
N+領域14および15はエミッタを構成し、N-基板９はコレ
クタを形成する。従って、トランジスタ16のベースとト
ランジスタ８のコレクタは互いにP-井戸部13を介して接
続され、トランジスタ８のベースおよびトランジスタ16
のコレクタは互いに基板９を介して接続される。第2SCR
は以上のようにして形成される。
入力電圧が負になると、トランジスタ８および12で形
成される第1SCRのゲートは上述のごとくオン状態にな
る。しかしながら、トランジスタ８の第２コレクタがP-
井戸部13に電流を注入するので、トランジスタ８および
16で形成される第2SCRがラッチされる。そして、この構
成が電源VddとVssとの間に接続され、これにより、過剰
な破壊的電流が流れるおそれがある。
成される第1SCRのゲートは上述のごとくオン状態にな
る。しかしながら、トランジスタ８の第２コレクタがP-
井戸部13に電流を注入するので、トランジスタ８および
16で形成される第2SCRがラッチされる。そして、この構
成が電源VddとVssとの間に接続され、これにより、過剰
な破壊的電流が流れるおそれがある。
第３図はダイオード３の構成を示し、N-がドープされ
た基板９に面し、基板９内でP+がドープされた領域17に
形成される。従って、P+領域17はダイオード３のアノー
ドを形成し、そこに入力端が接続され、N-がドープされ
た基板９にダイオード３のカソードが形成される（ここ
に外部からVddが接続される）。
た基板９に面し、基板９内でP+がドープされた領域17に
形成される。従って、P+領域17はダイオード３のアノー
ドを形成し、そこに入力端が接続され、N-がドープされ
た基板９にダイオード３のカソードが形成される（ここ
に外部からVddが接続される）。
近傍には、Ｎ型MOSFET、例えばトランジスタ２が基板
９内に形成され、それはP-井戸部13内の領域14,15にお
いてN+が拡散されて構成される。P-井戸領域13は寄生NP
Nバイポーラ型トランジスタ18のベースを形成し、N+が
拡散された領域14,15はエミッタを形成し、N-基板９は
コレクタを形成する。P-井戸部13は寄生PNPバイポーラ
型トランジスタ19のコレクタを形成し、N-領域９はベー
スを形成し、P+領域17はエミッタを形成する。近傍に設
けたP-型MOSFET、例えばトランジスタ１は、P+が拡散さ
れた領域20および21によりそのソースおよびドレインが
形成され、P+がドープされた領域20によりPNPトランジ
スタ19の第２エミッタが形成される。
９内に形成され、それはP-井戸部13内の領域14,15にお
いてN+が拡散されて構成される。P-井戸領域13は寄生NP
Nバイポーラ型トランジスタ18のベースを形成し、N+が
拡散された領域14,15はエミッタを形成し、N-基板９は
コレクタを形成する。P-井戸部13は寄生PNPバイポーラ
型トランジスタ19のコレクタを形成し、N-領域９はベー
スを形成し、P+領域17はエミッタを形成する。近傍に設
けたP-型MOSFET、例えばトランジスタ１は、P+が拡散さ
れた領域20および21によりそのソースおよびドレインが
形成され、P+がドープされた領域20によりPNPトランジ
スタ19の第２エミッタが形成される。
P-井戸領域13を共有することにより、トランジスタ18
のベースがトランジスタ19のコレクタに接続され、そし
て、基板９を共有することによりトランジスタ18のコレ
クタがトランジスタ19のベースに接続される。従って、
第４図を用いて説明したものと同様なSCRが構成され
る。この場合、トランジスタ18はトランジスタQ2に対応
し、トランジスタ19は、トランジスタQ1に対応する。ラ
ッチ・アップ構成は上述したものと同様な構成を有す
る。更に、トランジスタ19のエミッタはソース20を介し
てVddに接続されると共に、トランジスタ18のエミッタ
はソース15を介してVssに接続されることにより、SCRは
電源VddおよびVss間に接続される。
のベースがトランジスタ19のコレクタに接続され、そし
て、基板９を共有することによりトランジスタ18のコレ
クタがトランジスタ19のベースに接続される。従って、
第４図を用いて説明したものと同様なSCRが構成され
る。この場合、トランジスタ18はトランジスタQ2に対応
し、トランジスタ19は、トランジスタQ1に対応する。ラ
ッチ・アップ構成は上述したものと同様な構成を有す
る。更に、トランジスタ19のエミッタはソース20を介し
てVddに接続されると共に、トランジスタ18のエミッタ
はソース15を介してVssに接続されることにより、SCRは
電源VddおよびVss間に接続される。
従って、ダイオード３および４を構成することにより
ESD損傷を避けようとすれば、寄生バイポーラ型トラン
ジスタが形成され、回路のラッチアップを生じせしめ
る。
ESD損傷を避けようとすれば、寄生バイポーラ型トラン
ジスタが形成され、回路のラッチアップを生じせしめ
る。
ラッチアップを避けるため第５図に示す回路構成が試
みられている。P-井戸領域13において、N+がドープされ
た領域22が形成され、それは絶縁領域22Aにより領域11
から離間されており、この構成により、いわゆるＮフィ
ールド構造が形成される。フィールド・プレート11Aが
絶縁層22Aの上に延在し、入力に接続されている。寄生
トランジスタ12A（例えば、第２図のトランジスタ12）
のエミッタはN+領域22で形成され、そのベースはP-領域
13で形成され、そのコレクタはN-領域で形成される。言
い換えれば、N+領域22はトランジスタ12Aの第２エミッ
タを構成しているものと解される。
みられている。P-井戸領域13において、N+がドープされ
た領域22が形成され、それは絶縁領域22Aにより領域11
から離間されており、この構成により、いわゆるＮフィ
ールド構造が形成される。フィールド・プレート11Aが
絶縁層22Aの上に延在し、入力に接続されている。寄生
トランジスタ12A（例えば、第２図のトランジスタ12）
のエミッタはN+領域22で形成され、そのベースはP-領域
13で形成され、そのコレクタはN-領域で形成される。言
い換えれば、N+領域22はトランジスタ12Aの第２エミッ
タを構成しているものと解される。
近傍のN+領域22、もしくはそれから離れたP+がドープ
された領域23は基板端子の上表面からP-領域13内に含ま
れる。電源Vssは導体23Aに接続され、それはさらにP+領
域23およびN+領域22に接続されている。
された領域23は基板端子の上表面からP-領域13内に含ま
れる。電源Vssは導体23Aに接続され、それはさらにP+領
域23およびN+領域22に接続されている。
フィールド・プレート11Aは、ターンオン電圧を下げ
るようバイポーラ型トランジスタ12、またはトランジス
タ12および12Aの特性を改善する。電源VssがN+領域22及
びP-領域13で構成されるエミッタ・ベース接合のアノー
ド側に接続されているので、エミッタ・ベース接合は逆
バイアスされることになる。しかしながら、VssがP+領
域23を介してP-領域13に接続されているので、トランジ
スタ12（もしくは12A）のベースはVssと同じ電位に保た
れることとなる。これにより、トランジスタ12Aの第２
エミッタ・ベース接合の回路を短絡し、そのトランジス
タを活動的な寄生成分としてそのトランジスタの形成を
排除する。
るようバイポーラ型トランジスタ12、またはトランジス
タ12および12Aの特性を改善する。電源VssがN+領域22及
びP-領域13で構成されるエミッタ・ベース接合のアノー
ド側に接続されているので、エミッタ・ベース接合は逆
バイアスされることになる。しかしながら、VssがP+領
域23を介してP-領域13に接続されているので、トランジ
スタ12（もしくは12A）のベースはVssと同じ電位に保た
れることとなる。これにより、トランジスタ12Aの第２
エミッタ・ベース接合の回路を短絡し、そのトランジス
タを活動的な寄生成分としてそのトランジスタの形成を
排除する。
従って、第５図に示す構成が第２図に示される構成と
ともに用いられる場合は、トランジスタ８および12はSC
Rを構成せず、これらのトランジスタによるラッチアッ
プは発生しない。
ともに用いられる場合は、トランジスタ８および12はSC
Rを構成せず、これらのトランジスタによるラッチアッ
プは発生しない。
入力側に加えられる負極性のESDの場合、トランジス
タ12のエミッタ・ベース接合は順方向バイアスされて、
入力および供給源Vssとの間の導通路は非常に小さなイ
ンピーダンスを有することとなり、これによりCMOS回路
の入力はESD保護されることが可能となる。入力側にお
ける正極性の静電的放電については、しかしながら、N+
領域11が２つのバイポーラ型トランジスタのコレクタと
して作用し、弱くドープされた基板領域のエミッタ特性
が悪いのでその動作は非常に複雑なものとなる。ラッチ
アップもしくはESD減退モードの特性は、ほかにどのよ
うな構造があるのかによって決定される。しかしなが
ら、N+領域11のP-井戸部13への接合により、負極性のES
Dが生じた時、ラッチアップが確実に生じる。
タ12のエミッタ・ベース接合は順方向バイアスされて、
入力および供給源Vssとの間の導通路は非常に小さなイ
ンピーダンスを有することとなり、これによりCMOS回路
の入力はESD保護されることが可能となる。入力側にお
ける正極性の静電的放電については、しかしながら、N+
領域11が２つのバイポーラ型トランジスタのコレクタと
して作用し、弱くドープされた基板領域のエミッタ特性
が悪いのでその動作は非常に複雑なものとなる。ラッチ
アップもしくはESD減退モードの特性は、ほかにどのよ
うな構造があるのかによって決定される。しかしなが
ら、N+領域11のP-井戸部13への接合により、負極性のES
Dが生じた時、ラッチアップが確実に生じる。
従って、第５図に示す構成では、負のESDに対しては
低電圧の分路を提供し一つのSCR（第２図におけるトラ
ンジスタ８および12）の形成は排除され、これにより、
ラッチアップを防止できるが、もう一つのSCR（第２図
におけるトランジスタ８および16）は形成され、これに
よるラッチアップの発生を防止できない。
低電圧の分路を提供し一つのSCR（第２図におけるトラ
ンジスタ８および12）の形成は排除され、これにより、
ラッチアップを防止できるが、もう一つのSCR（第２図
におけるトランジスタ８および16）は形成され、これに
よるラッチアップの発生を防止できない。
従って、一般的従来においては、ラッチアップの防止
が十分なされていないものかESD保護が十分なされてい
ないものかのいずれか一方を選ぶ必要があった。
が十分なされていないものかESD保護が十分なされてい
ないものかのいずれか一方を選ぶ必要があった。
本発明は上述の構成よりも良好なESD保護を与えると
ともに、ラッチアップの防止も維持することのできるも
のを提案するものである。第６図は本発明に係るCMOSイ
ンバータチップの断面図を示す。
ともに、ラッチアップの防止も維持することのできるも
のを提案するものである。第６図は本発明に係るCMOSイ
ンバータチップの断面図を示す。
本発明においてはＮフィールドデバイスが形成され、
そのソースおよびドレインはN+領域24およびN+領域25で
形成され、それらは基板９内においてP-井戸部13内で基
板の表面において互いに離間して形成される。N+領域24
への入力導体は、N+領域24,25間に延在する絶縁領域の
上を延在し、金属で形成されるフィールド・プレート26
で構成され、Ｎフィールド駆動用のフィールド・プレー
トを構成する。
そのソースおよびドレインはN+領域24およびN+領域25で
形成され、それらは基板９内においてP-井戸部13内で基
板の表面において互いに離間して形成される。N+領域24
への入力導体は、N+領域24,25間に延在する絶縁領域の
上を延在し、金属で形成されるフィールド・プレート26
で構成され、Ｎフィールド駆動用のフィールド・プレー
トを構成する。
本発明においては、P+がドープされた領域27が基板の
表面からP-井戸部13に形成され、N+領域24の近傍もしく
はそれから離間して形成される。入力端子は表面におい
てP+領域27に接続される。本発明においてはさらに、N+
領域25が電圧源Vddに接続される。
表面からP-井戸部13に形成され、N+領域24の近傍もしく
はそれから離間して形成される。入力端子は表面におい
てP+領域27に接続される。本発明においてはさらに、N+
領域25が電圧源Vddに接続される。
上述の構成により、P+領域27を介して設けた入力はP-
領域13と短絡されている。従って、第２図もしくは第５
図におけるトランジスタ12に相当する垂直型のNPNトラ
ンジスタ28が形成され、そのエミッタはN+領域24で構成
され、そのベースはP-井戸部13で形成され、そのコレク
タはN-基板９で形成され、そのベース・エミッタ接合点
は短絡されている。
領域13と短絡されている。従って、第２図もしくは第５
図におけるトランジスタ12に相当する垂直型のNPNトラ
ンジスタ28が形成され、そのエミッタはN+領域24で構成
され、そのベースはP-井戸部13で形成され、そのコレク
タはN-基板９で形成され、そのベース・エミッタ接合点
は短絡されている。
横方向に延在されて描かれたNPNトランジスタ29は、
そのエミッタがN+領域24で形成され、そのコレクタがN+
領域25で形成され、そのベースがP-井戸部13で形成さ
れ、さらにそのベース・エミッタ接合はP+でドープされ
た領域27により短絡されている。N+領域25はまたトラン
ジスタ28の第２コレクタを形成する。
そのエミッタがN+領域24で形成され、そのコレクタがN+
領域25で形成され、そのベースがP-井戸部13で形成さ
れ、さらにそのベース・エミッタ接合はP+でドープされ
た領域27により短絡されている。N+領域25はまたトラン
ジスタ28の第２コレクタを形成する。
トランジスタ28および29のベースおよびエミッタは効
果的に短絡されているので、トランジスタ28および29に
よりSCRが形成されることはない。従って、トランジス
タ28および29のベースには静電放電による電位の変化
は、ほとんど現れない。また、第２図と第６図の構成を
組み合わせた場合、トランジスタ28のベースは、トラン
ジスタ８のコレクタと共通となり、トランジスタ８のエ
ミッタにも静電放電による電位の変化は、ほとんど現れ
ない。トランジスタ８と16でSCRを構成しているが、か
かるSCRを導通状態にもたらすトリガ信号がトランジス
タ８のエミッタから送られてくることが無い。従って、
トランジスタ８と16で構成されるSCRをラッチアップす
ることが無い。これにより、本発明の目的であるラッチ
アップの防止およびESDの保護を行える。
果的に短絡されているので、トランジスタ28および29に
よりSCRが形成されることはない。従って、トランジス
タ28および29のベースには静電放電による電位の変化
は、ほとんど現れない。また、第２図と第６図の構成を
組み合わせた場合、トランジスタ28のベースは、トラン
ジスタ８のコレクタと共通となり、トランジスタ８のエ
ミッタにも静電放電による電位の変化は、ほとんど現れ
ない。トランジスタ８と16でSCRを構成しているが、か
かるSCRを導通状態にもたらすトリガ信号がトランジス
タ８のエミッタから送られてくることが無い。従って、
トランジスタ８と16で構成されるSCRをラッチアップす
ることが無い。これにより、本発明の目的であるラッチ
アップの防止およびESDの保護を行える。
ここで、入力へ負の静電放電が行なわれる場合、十分
な充電キャリアを供給できなくなり、P+領域は浮遊状態
となり、P+領域は劣化しようとする。しかしながら、こ
の時点で構成をみれば、あたかもP+領域が存在しないよ
うに思われる。横方向のバイポーラ型トランジスタ29の
BVCEO（ベースが開の時の共通エミッタ破壊電圧）が構
造破壊点にまで達すると、入力、領域25および電源供給
源Vddとの間に導通が発生する。この状態は、トランジ
スタ29のベース抵抗が15,000Ω／□よりも大きいような
状態のとき発生する。これは実験的装置において入力端
子での電圧が約−15ボルト以上である場合に生ずること
が判明した。従ってP+領域27での劣化は生じない。
な充電キャリアを供給できなくなり、P+領域は浮遊状態
となり、P+領域は劣化しようとする。しかしながら、こ
の時点で構成をみれば、あたかもP+領域が存在しないよ
うに思われる。横方向のバイポーラ型トランジスタ29の
BVCEO（ベースが開の時の共通エミッタ破壊電圧）が構
造破壊点にまで達すると、入力、領域25および電源供給
源Vddとの間に導通が発生する。この状態は、トランジ
スタ29のベース抵抗が15,000Ω／□よりも大きいような
状態のとき発生する。これは実験的装置において入力端
子での電圧が約−15ボルト以上である場合に生ずること
が判明した。従ってP+領域27での劣化は生じない。
正方向のESD電圧については、P-井戸部13はN-基板９
と共にダイオードの作用を行い、それは正方向にバイア
スされる。しかしながら、もし十分な電圧に再び達成す
れば、P+領域27は十分な充電キャリアを供給することが
できず、二次崩壊が発生する。
と共にダイオードの作用を行い、それは正方向にバイア
スされる。しかしながら、もし十分な電圧に再び達成す
れば、P+領域27は十分な充電キャリアを供給することが
できず、二次崩壊が発生する。
寄生トランジスタ28,29はエミッタにおいて短絡され
ていると共に、各トランジスタについて順方向バイアス
の接続の可能性はないので、入力側に15ボルトかそれ以
上のバイアスがかかるまでは負方向のESDにより、ラッ
チアップされることはない。また、寄生トランジスタは
共に逆方向にバイアスされるので正方向のESDにより、
ラッチアップされることはない。
ていると共に、各トランジスタについて順方向バイアス
の接続の可能性はないので、入力側に15ボルトかそれ以
上のバイアスがかかるまでは負方向のESDにより、ラッ
チアップされることはない。また、寄生トランジスタは
共に逆方向にバイアスされるので正方向のESDにより、
ラッチアップされることはない。
以上説明したように、上記実施例においてはN-がドー
プされた基板を用いたＮ型デバイスについて説明した
が、逆のタイプのデバイスすなわちＰ型デバイス（例え
ばＰ型フィールドデバイス）を用いることも可能であ
る。
プされた基板を用いたＮ型デバイスについて説明した
が、逆のタイプのデバイスすなわちＰ型デバイス（例え
ばＰ型フィールドデバイス）を用いることも可能であ
る。
本発明の好ましい実施例においては、基板を低抵抗基
板、例えば低抵抗アンチモンがドープされたシリコン基
板にエピタキシャル領域成長をさせたものを用いるのが
好ましい。あるプロトタイプではエピタキシャル層は12
ミクロンであり、N-型で、10〜15オーム・cmの抵抗率を
有していた。また、このプロトタイプにおいてはシリコ
ン基板上に最小２〜３ミクロンの幅の線が用いられた。
従来の処理工程により、本発明は従来のドーパント拡散
ステップや酸化アイソレーションやインシュレーション
そして従来の金属導体形成法により形成された。
板、例えば低抵抗アンチモンがドープされたシリコン基
板にエピタキシャル領域成長をさせたものを用いるのが
好ましい。あるプロトタイプではエピタキシャル層は12
ミクロンであり、N-型で、10〜15オーム・cmの抵抗率を
有していた。また、このプロトタイプにおいてはシリコ
ン基板上に最小２〜３ミクロンの幅の線が用いられた。
従来の処理工程により、本発明は従来のドーパント拡散
ステップや酸化アイソレーションやインシュレーション
そして従来の金属導体形成法により形成された。
ここで特筆すべき点は本発明においては公知文献「A
CMOS VLSI INPUT PROTECTION DIFIDEW」（著者C.M.LIN
他,EOS/ESD SYNPOSIUM PROCEEDINGS,vol.EOS−6,P.202
〜209,1984年９月）に説明された接点注入機構（contac
t injection mechanism）を減少させる点にある。
CMOS VLSI INPUT PROTECTION DIFIDEW」（著者C.M.LIN
他,EOS/ESD SYNPOSIUM PROCEEDINGS,vol.EOS−6,P.202
〜209,1984年９月）に説明された接点注入機構（contac
t injection mechanism）を減少させる点にある。
要約すれば、本発明に係るシリコン集積回路CMOSイン
バータの保護装置の好ましい実施例では、第１極性を有
する基板と、該基板の表面から形成され、第２極性を有
する井戸部と、該表面から井戸部に形成した、第１極性
を有する第１領域と、該井戸部よりもより高い導通度を
有し、該表面に形成され、第１領域に隣接して形成され
ると共に、井戸部に設けた、第２極性を有する領域と、
該第１領域と第２極性を有する領域とから離れた位置に
あって、該表面から井戸部内に形成された、第１極性を
有する第２領域と、CMOS構造の入力に接続するため、該
第１領域および第２極性の領域に接続されている第１導
体部と、もし、第２領域がＮ型極性ならば正極性を有
し、又、第２領域がＰ型極性ならば負極性を有する電源
に接続するために、表面において、該第２領域に接続さ
れている第２導体部とを有し、該第１導体部は第２領域
上を絶縁されて存在し、フィールド・プレートを構成す
ることを特徴とする。
バータの保護装置の好ましい実施例では、第１極性を有
する基板と、該基板の表面から形成され、第２極性を有
する井戸部と、該表面から井戸部に形成した、第１極性
を有する第１領域と、該井戸部よりもより高い導通度を
有し、該表面に形成され、第１領域に隣接して形成され
ると共に、井戸部に設けた、第２極性を有する領域と、
該第１領域と第２極性を有する領域とから離れた位置に
あって、該表面から井戸部内に形成された、第１極性を
有する第２領域と、CMOS構造の入力に接続するため、該
第１領域および第２極性の領域に接続されている第１導
体部と、もし、第２領域がＮ型極性ならば正極性を有
し、又、第２領域がＰ型極性ならば負極性を有する電源
に接続するために、表面において、該第２領域に接続さ
れている第２導体部とを有し、該第１導体部は第２領域
上を絶縁されて存在し、フィールド・プレートを構成す
ることを特徴とする。
以上詳述したように本発明は初期の目的を達成する有
益なものである。
益なものである。
第１図はCMOSインバータの概略図で、一般的なESD保護
のためのダイオードが入力側に設けられていることを示
す概略図、第２図はCMOS集積回路インバータの入力部の
断面図で、第１図に示すESD保護ダイオードの１つと共
同して形成された寄生バイポーラ型トランジスタを示す
断面図、第３図はCMOS集積回路インバータの入力部の断
面図で、第１図に示す２つ目のESD保護ダイオードと共
同して形成された寄生バイポーラ型トランジスタの断面
図、第４図は一対のバイポーラ型トランジスタにより形
成されるSCRの概略図、第５図は公知のCMOS集積回路イ
ンバータの入力部を示す断面図、第６図は本発明に係る
CMOS集積回路の入力部を示す断面図である。 ９……基板、13……P-井戸部、 24、25……N+領域、 26……フィールド・プレート、 27……P+領域、 28、29……NPNトランジスタ。
のためのダイオードが入力側に設けられていることを示
す概略図、第２図はCMOS集積回路インバータの入力部の
断面図で、第１図に示すESD保護ダイオードの１つと共
同して形成された寄生バイポーラ型トランジスタを示す
断面図、第３図はCMOS集積回路インバータの入力部の断
面図で、第１図に示す２つ目のESD保護ダイオードと共
同して形成された寄生バイポーラ型トランジスタの断面
図、第４図は一対のバイポーラ型トランジスタにより形
成されるSCRの概略図、第５図は公知のCMOS集積回路イ
ンバータの入力部を示す断面図、第６図は本発明に係る
CMOS集積回路の入力部を示す断面図である。 ９……基板、13……P-井戸部、 24、25……N+領域、 26……フィールド・プレート、 27……P+領域、 28、29……NPNトランジスタ。
Claims (8)
- 【請求項１】シリコン集積回路CMOSインバータの保護手
段であって、第１極性を有する基板９と、 該基板の表面から形成され、第２極性を有する井戸部13
と、 該表面から井戸部に形成した、第１極性を有する第１領
域24と、 該井戸部よりもより高い導通度を有し、該表面に形成さ
れ、第１領域に隣接して形成されると共に、井戸部に設
けた、第２極性を有する領域27と、 該第１領域24と第２極性を有する領域27とから離れた位
置にあって、該表面から井戸部内に形成された、第１極
性を有する第２領域25と、 CMOS構造の入力に接続するため、該第１領域24および第
２極性を有する領域27に接続されている第１導体部26
と、 もし、第２領域25がＮ型極性ならば正極性を有し、又、
第２領域25がＰ型極性ならば負極性を有する電源に接続
するため、表面において、該第２領域に接続されている
第２導体部Vddとを有し、 該第１導体部26は第２領域25上を絶縁されて延在し、フ
ィールド・プレートを構成することを特徴とするラッチ
アップ防止および静電放電保護装置。 - 【請求項２】請求の範囲第１項記載のものであって、該
基板は基本構造上にエピタキシャル層を成長させて構成
したことを特徴とするラッチアップ防止および静電放電
保護装置。 - 【請求項３】請求の範囲第１項または第２項のいずれか
に記載のものであって、該基板は基本構造上にエピタキ
シャル層を成長させて構成すると共に、該井戸部のシー
ト抵抗は15,000Ω／□よりも大きく、該井戸部から外部
にあるエピタキシャル層は、該井戸部よりも大きなシー
ト抵抗を有することを特徴とするラッチアップ防止およ
び静電放電保護装置。 - 【請求項４】請求の範囲第１項記載のものであって、基
板はN-型極性を有すると共に、井戸部はP-型極性を有
し、該第1,第２領域はN+極性を有し、第２極性を有する
領域はP+極性を有することを特徴とするラッチアップ防
止および静電放電保護装置。 - 【請求項５】請求の範囲第１項記載のものであって、該
基板は基本構造の上にエピタキシャル層を成長させて構
成する一方、該基板はN-型極性を有すると共に、井戸部
はP-型極性を有し、該第1,第２領域はN+極性を有し、第
２極性を有する領域はP+極性を有することを特徴とする
ラッチアップ防止および静電放電保護装置。 - 【請求項６】請求の範囲第１項または第２項のいずれか
に記載のものであって、該基板は基本構造上にエピタキ
シャル層を成長させて構成すると共に、該井戸部のシー
ト抵抗は15,000Ω／□よりも大きく、該井戸部から外部
にあるエピタキシャル層は、該井戸部よりも大きなシー
ト抵抗を有し、更に、該基板はN-型極性を有すると共
に、井戸部はP-型極性を有し、該第1,第２領域はN+極性
を有し、第２極性を有する領域はP+極性を有することを
特徴とするラッチアップ防止および静電放電保護装置。 - 【請求項７】シリコン集積回路CMOSインバータのラッチ
アップ防止および静電保護装置であって、寄生バイポー
ラ型素子と、インバータの入力と正負の電源端子との間
に接続されている集積ダイオード手段とを有し、該集積
回路はN-でドープされた基板９と、上記ダイオードの一
つからなり、このダイオードの一つは、上記基板の表面
から該基板内に延在しているP-がドープされた井戸部1
3、P-ドープ井戸部13内に延在している第1N+ドープ領域
24および、インバータの入力をN+ドープ領域へ接続する
ための手段とを有するものにおいて、 基板表面上を延在している絶縁手段により該第1N+ドー
プ領域24から離れていると共に、P-がドープされた井戸
部13に延在する第2N+ドープ領域25と、 該絶縁手段上に延在し、かつ、第１および第2N+ドープ
領域を備えたＮフィールド・デバイスを形成するために
入力と接触している導電フィールド・プレート26と、 第2N+ドープ領域25に正極性の電源を供給する手段と、 該基板表面からP-井戸部に延在し、該第1N+ドープ領域2
4近傍に位置するP+ドープ領域27と、 該第1N+ドープ領域24とP+ドープ領域27とを表面上にお
いて互いに接続する導電手段26とを有することを特徴と
するシリコン集積回路CMOSインバータのラッチアップ防
止および静電放電保護装置。 - 【請求項８】請求の範囲第７項記載のものであって、該
基板は、大きくて、低抵抗を有する支持構造の上に、N-
がドープされて形成されたエピタキシャル層よりなり、
該P-井戸部のシート抵抗は15,000Ω／□よりも大きいこ
とを特徴とするシリコン集積回路CMOSインバータのラッ
チアップ防止および静電放電保護装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA000547801A CA1289267C (en) | 1987-09-24 | 1987-09-24 | Latchup and electrostatic discharge protection structure |
| CA547,801 | 1987-09-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106464A JPH01106464A (ja) | 1989-04-24 |
| JP2873008B2 true JP2873008B2 (ja) | 1999-03-24 |
Family
ID=4136515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229696A Expired - Fee Related JP2873008B2 (ja) | 1987-09-24 | 1988-09-13 | ラッチアップ防止および，静電放電保護装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2873008B2 (ja) |
| CA (1) | CA1289267C (ja) |
| DE (1) | DE3832253C2 (ja) |
| GB (1) | GB2210197B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039502U (ja) * | 1989-06-12 | 1991-01-29 | ||
| FR2649830B1 (fr) * | 1989-07-13 | 1994-05-27 | Sgs Thomson Microelectronics | Structure de circuit integre cmos protege contre les decharges electrostatiques |
| US5212618A (en) * | 1990-05-03 | 1993-05-18 | Linear Technology Corporation | Electrostatic discharge clamp using vertical NPN transistor |
| DE10026742B4 (de) * | 2000-05-30 | 2007-11-22 | Infineon Technologies Ag | In beide Richtungen sperrendes Halbleiterschaltelement |
| US6583476B1 (en) * | 2002-06-28 | 2003-06-24 | Micrel, Inc. | Electrostatic discharge protection for integrated semiconductor devices using channel stop field plates |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5869124A (ja) * | 1981-10-20 | 1983-04-25 | Toshiba Corp | 半導体集積回路 |
-
1987
- 1987-09-24 CA CA000547801A patent/CA1289267C/en not_active Expired - Lifetime
-
1988
- 1988-07-14 GB GB8816796A patent/GB2210197B/en not_active Expired
- 1988-09-13 JP JP63229696A patent/JP2873008B2/ja not_active Expired - Fee Related
- 1988-09-22 DE DE19883832253 patent/DE3832253C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3832253A1 (de) | 1989-04-27 |
| DE3832253C2 (de) | 2000-07-13 |
| GB2210197B (en) | 1990-12-19 |
| CA1289267C (en) | 1991-09-17 |
| JPH01106464A (ja) | 1989-04-24 |
| GB8816796D0 (en) | 1988-08-17 |
| GB2210197A (en) | 1989-06-01 |
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Legal Events
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