DE3832253C2 - Latchup- und Entladungsschutzeinrichtung für einen integrierten CMOS Schaltkreis - Google Patents

Latchup- und Entladungsschutzeinrichtung für einen integrierten CMOS Schaltkreis

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Description

Die Erfindung betrifft Latchup- und elektrostatische Entladungs-Schutzstrukturen für einen integrierten Silizium CMOS Inverter Schaltkreis nach Anspruch 1.
Integrierte CMOS Inverter Schaltkreis-Strukturen, welche ESD (electro static discharge) Eingangsschutzdioden in Sperrichtung verwenden, enthalten typischerweise parasitäre Bipolartransistoren. Besonders in CMOS-Schaltkreisen, die kleine Kanalweiten, z. B. unter 3 Mikrometer (Mikron), verwenden, bilden die Bipolartransistoren oft Thyristoren (SCR, silicon controlled rectifier), die in einen Durchlaßzustand schalten und den CMOS-Schaltkreis in einen nicht betriebsbereiten Zustand versetzen. Die Transistoren oder der daraus resultierende SCR kann die Versorgungsleitungen miteinander verbinden, übermäßiger Entladungsstrom innerhalb des Bauteiles kann dann das Bauteil überhitzen und zerstören, dieser Vorgang wird mit Selbsthalten bzw. Latchup bezeichnet.
Aus der DE 32 38 486 A1 ist eine integrierte Siliziuminverterschaltung mit einer MOSFET-Struktur bekannt, bei der ein MOSFET als Schutzvorrichtung der integrierten Schaltung gegenüber Störspannungen in der Versorgungsspannung wirkt. Diese Schutzwirkung wird dadurch erreicht, daß der Gateanschluß des MOSFET mit dem Drainanschluß direkt verbunden ist und folglich ein gegenüber Störspannungen in der Versorgungsspannung VCC hochohmiger Widerstand erzeugt wird. Dabei ist diese Schutzvorrichtung im Strompfad der Versorgungsspannung geschaltet.
Dem Anmeldungsgegenstand liegt daher die Aufgabe zugrunde, eine Schutzvorrichtung für einen integrierten Silizium CMOS- Schaltkreis anzugeben, welche zuverlässig vor elektrostatischer Entladung (ESD) und Selbsthalten (Latchup) schützt.
Gegenstand der Erfindung ist somit der Schutz vor Latchup und ESD.
Diese Aufgabe wird durch die Merkmale des Anspruches 1 gelöst.
Strukturen zum Schutz von CMOS-Schaltkreisen nach dem Stand der Technik schützen entweder begrenzt vor Latchup oder vor ESD, aber nicht vor beidem gleichzeitig. Die Erfindung stellt eine Struktur dar, die eine integrierte CMOS Inverter Schaltkreisstruktur wirksam gleichzeitig sowohl vor Latchup als auch vor ESD schützt.
Nachfolgend wird die Erfindung anhand eines Ausführungsbeispieles und anhand der Zeichnung näher beschrieben.
Es zeigt:
Fig. 1 ein schematisches Diagramm eines herkömmlichen CMOS Inverters, welcher Dioden am Eingang für typischen ESD-Schutz aufweist;
Fig. 2 einen Querschnitt des Eingangsbereiches des integrierten CMOS Inverter Schaltkreises um den parasitären Bipolartransistor, gebildet durch die eine zugeordnete ESD Schutzdiode von Fig. 1, zu erläutern;
Fig. 3 einen Querschnitt des Eingangs des integrierten CMOS Inverter Schaltkreises um den parasitären Bipolartransistor, gebildet durch die zweite zugeordnete ESD Schutzdiode von Fig. 1, zu erläutern;
Fig. 4 ein schematisches Diagramm eines durch ein Paar von Bipolartransistoren gebildeten SCR, welcher u. U. Latchup erzeugt;
Fig. 5 einen Querschnitt des Eingangsbereiches eines integrierten CMOS Inverter Schaltkreises gemäß dem Stand der Technik und
Fig. 6 einen Querschnitt des Eingangsbereiches eines integrierten CMOS Inverter Schaltkreises gemäß der vorliegender Erfindung.
Fig. 1 stellt ein schematisches Diagramm eines CMOS Inverters bekannter Ausführung dar, welcher einen P-Kanal Feldeffekttransistor 1 enthält, dessen Source bzw. Drain in Serie mit Drain bzw. Source eines N-Kanal Feldeffekttransistors 2 verbunden ist. Source des Transistors 1 ist mit der positiven Versorgungsspannung Vdd und Source des Feldeffekttransistors 2 ist mit Masse (einer negativen Versorgungsspannung Vss) verbunden. Die Gates der Transistoren bilden miteinander verbunden den Eingang des Inverters und die Drains der Transistoren bilden miteinander verbunden den Ausgang des Inverters.
Um den Eingang vor übermäßiger positiver und negativer Spannung zu schützen (ESD = electro static discharge = elektrostatische Entladung), wird typischerweise ein Paar Dioden zwischen dem Eingang und Vdd bzw. zwischen dem Eingang und Vss verwandt. Eine Diode 3 hat ihre Anode mit dem Eingang und ihre Kathode mit Vdd verbunden, und eine Diode 4 hat ihre Anode mit Vss und ihre Kathode mit dem Eingang verbunden. Unter normalen Bedingungen sind die Dioden 3 und 4 in Sperrichtung vorgespannt. Wenn jedoch am Eingang eine positive Überspannung erscheint, wird die Diode 3 in Durchlaßrichtung vorgespannt und leitet den Eingangstrom zur Versorgung Vdd ab. Wenn eine negative Überspannung am Eingang erscheint, wird die Diode 4 in Durchlaßrichtung vorgespannt und bildet einen Leitungspfad von der Versorgung Vss zum Eingang.
Die Diode 3 ist typischerweise im integrierten Schaltkreis als flächig verteilte Diode 3-3A gestaltet, ein Vorwiderstand 5 wird seriell zum Eingang betrieben, um sowohl Schutz gegen Überstrom, der in den Inverter hineinfließt, als auch Schutz vor Latchup zu bieten.
Wenn jedoch die Diode 3-3A in unmittelbarer Nähe des N-Kanal Transistors oder wenn die Diode 4 nahe dem P-Kanal Transistor gelegen ist, ergibt sich eine SCR- Struktur. Fig. 2 und 3 stellen Querschnitte des integrierten Schaltkreises dar, welche die Bildung von Bipolartransistoren, herrührend von oben beschriebenen Strukturen, die den in Fig. 4 dargestellten Schaltkreis erzeugen, veranschaulichen.
In Fig. 4 sind zwei Transistoren Q1 und Q2 dargestellt, die einen SCR bilden. Die Basis des PNP Transistors Q1 ist verbunden mit dem Kollektor des NPN Transistors Q2. Der Kollektor des Transistors Q1 ist mit der Basis des Transistors Q2 verbunden, ihre Verbindung bildet das Gate des SCR. Der Emitter des Transistors Q1 bildet die Anode und der Emitter des Transistors Q2 bildet die Kathode des SCR. Wenn genügend Ladungsträger in die Basis des Transistors Q2 injiziert wurden, um ihn einzuschalten, beginnt der Transistor Q2 Kollektorstrom über den Basis-Emitter Übergang des Transistors Q1 zu ziehen. Dadurch wird Q1 ebenfalls eingeschaltet und injiziert zusätzliche Ladungsträger in die Basis des Transistors Q2. Dies wiederum öffnet den Transistor Q2 weiter und liefert dem Transistor Q1 noch mehr Basisstrom. Die Anordnung positiver Rückkopplung hält die Leitfähigkeit sogar dann aufrecht, wenn der Gate-Strom abbricht. Der SCR ist gezündet.
Die Ausbildung des oben beschriebenen SCR wird nun unter Bezugnahme auf Fig. 2 und 3 beschrieben.
Für die folgende Beschreibung wird konventionelle Halbleiterterminologie verwendet. Beispielsweise bedeutet die Bezeichnung P+, daß das so bezeichnete Gebiet mit einer höheren Verunreinigungskonzentration dotiert wurde als ein P- dotiertes Gebiet, welches nur leicht dotiert ist. Ein N+ Gebiet ist mit einer höheren Verunreinigungskonzentration dotiert als ein N- dotiertes Gebiet, letzteres ist nur leicht dotiert.
Bezüglich Fig. 2 bilden diffundierte P+ Source- und Drain- Gebiete 6 und 7 des konventionellen P- Kanal MOSFET die Emitter eines parasitären PNP Lateraltransistors 8. Ein N- dotiertes Substrat 9 der integrierten Schaltung verhält sich wie die Basis des Transistors.
Die Diode 4 wird innerhalb des Substrats durch eine P- Wanne 10 gebildet, welche wiederum ein N+ Gebiet 11 enthält, das sich zur Oberfläche des Substrats erstreckt. An einer nicht dargestellten Stelle kontaktiert Vss die P- Wanne 10. Der Eingangsanschluß kontaktiert das N+ Gebiet 11. Daraus ergibt sich eine Diode mit einer Kathode (N+), verbunden mit dem Eingang, und einer Anode (P-), verbunden mit Vss. Diese Diode jedoch bildet einen parasitären NPN Vertikaltransistor 12, dessen Emitter durch das N+ Gebiet 11, dessen Basis durch das P- Gebiet 10 und dessen Kollektor durch das N- Substrat 9 gebildet wird.
Die zwei Transistoren 8 und 12 sind miteinander verbunden, da der Kollektor des Transistors 8 und die Basis des Transistors 12 sich im selben dotierten Gebiet und da die Basis des Transistors 8 und der Kollektor des Transistors 12 sich innerhalb des N- dotierten Substrats befinden. Es wird dadurch ein SCR ähnlich dem von Fig. 4 mit Transistor 8 entsprechend Q1 und Transistor 12 entsprechend Q2 geschaffen.
Wenn eine angelegte Eingangsspannung um mehr als die SCR-Kippspannung unterhalb Vss liegt, wird der Gate-Kathode Übergang in Durchlaßrichtung vorgespannt und zündet den SCR. Dieser Zustand hält solange an, wie die Eingangsbedingungen andauern oder wie die Schaltung den minimalen Haltestrom aufrechterhalten kann.
Falls ein N-Kanal MOSFET wie der Transistor 2 in der Nähe gelegen ist, kann sich eine potentiell gefährlichere Situation entwickeln. Ein solcher Transistor besitzt, wie dargestellt, innerhalb des N- dotierten Substrates 9 eine P- Wanne 13 und N+ dotierte Source- und Drain-Gebiete 14 und 15, die sich von der Substratoberfläche in die P- Wanne 13 erstrecken. Das Gebiet der P- Wanne 13 dient dem Transistor 8 als zweiter Kollektor. Zusätzlich wird ein weiterer parasitärer NPN Bipolartransistor 16 gebildet, wobei das P- Gebiet 13 die Basis, die N+ Gebiete 14 und 15 die Emitter und das N- Substrat 9 den Kollektor bildet. So ist die Basis des Transistors 16 mit dem Kollektor des Transistors 8 über das Gebiet der P- Wanne 13 und die Basis des Transistors 8 mit dem Kollektor des Transistors 16 über das Substrat 9 verbunden. Ein zweiter SCR ist somit ausgebildet.
Wenn die Eingangsspannung negativ wird, schaltet das Gate wie oben beschrieben den ersten SCR, gebildet durch Transistor 8 und 12, ein. Der zweite Kollektor des Transistors 8 jedoch injiziert Strom in die P- Wanne 13 und Veranlaßt den zweiten SCR, gebildet durch die Transistoren 8 und 16, durchzuschalten. Diese Struktur verbindet die Versorgungsspannung Vdd und Vss. Es kann daher ein übermäßiger, zerstörender Strom fließen.
In Fig. 3 wird die Struktur dargestellt, welche die Diode 3 bildet. Die Struktur enthält innerhalb des Substrats 9 ein P+ dotiertes Gebiet 17 und bildet die Schnittstelle zum N- dotierten Substrat 9. Das P+ Gebiet 17 bildet auf diese Weise die Anode der Diode 3 und bildet die Schnittstelle zum Eingang, das N- dotierte Substrat 9 bildet die Kathode der Diode 3 (extern mit Vdd verbunden).
Ein in der Nähe gelegener N-Kanal MOSFET wie Transistor 2 innerhalb der P- Wanne 13, welche sich im Substrat 9 befindet, enthält die N+ eindiffundierten Gebiete 14 und 15. Die P- Wanne 13 bildet die Basis eines parasitären NPN Bipolartransistors 18, die N+ eindiffundierten Gebiete 14 und 15 bilden die Emitter und das N- Substrat 9 bildet den Kollektor.
Die P- Wanne 13 bildet den Kollektor eines parasitären PNP Bipolartransistors 19, das N- Gebiet 9 bildet die Basis und das P+ Gebiet 17 bildet einen Emitter. Ein in der Nähe gelegener P-Kanal MOSFET, wie Transistor 1, besitzt P+ eindiffundierte Gebiete 20 und 21, die jeweils Source und Drain bilden. Das P+ dotierte Gebiet 20 bildet einen zweiten Emitter des PNP Transistors 19.
Die Basis des Transistors 18 ist mit dem Kollektor des Transistors 19 über das durch die P- Wanne 13 gebildete gemeinsame Element verbunden, der Kollektor des Transistors 18 ist mit der Basis des Transistors 19 über das durch das Substrat 9 gebildete gemeinsame Element verbunden. Damit ist ein SRC, dem in Fig. 4 dargestellten ähnlich, gebildet, wobei Transistor 18 dem Transistor Q2 und Transistor 19 dem Transistor Q1 entspricht. Der Latchup-Mechanismus ist ähnlich dem vorher beschriebenen. Zusätzlich können die Versorgungsspannungsanschlüsse Vdd und Vss über den SCR infolge des zweiten Emitters des Transistors 19, gebildet durch Source 20 und verbunden mit Vdd, und eines Emitters des Transistors 18, gebildet durch Source 15 und verbunden mit Vss, miteinander verbunden werden.
Es ist daher ersichtlich, daß durch den Versuch, ESD Beschädigung der Struktur durch Bildung der Dioden 3 und 4 zu verhindern, parasitäre Bipolartransistoren gebildet werden, die den Schaltkreis zum Latchup veranlassen können.
Bei einem, Versuch, Latchup zu verhindern, wurde eine Struktur, wie in Fig. 5 dargestellt, gebildet. Innerhalb der P- Wanne 13 ist ein anderes N+ dotiertes Gebiet 22 gebildet bzw. geformt, welches vom Gebiet 11 durch einen Isolator 22A getrennt ist, und bildet eine sogenannte N-Feld Struktur. Eine Feldelektrode 11A erstreckt sich, verbunden mit dem Eingang, über den Isolator 22A. Das N+ Gebiet 22 formt den Emitter eines parasitären Transistors 12A (z. B. Transistor 12 in Fig. 2), das P- Gebiet 13 formt die Basis und das N-Gebiet 9 den Kollektor des Transistors 12A. Alternativ kann das N+ Gebiet 22 als zweiter Emitter des Transistors 12 betrachtet werden.
Entweder an das N+ Gebiet 22 angrenzend oder von ihm getrennt angeordnet, ist ein P+ dotierte Gebiet 23, enthalten in der P- Wanne 13 auf der oberen Oberfläche des Substrats. Die Spannung Vss ist mit einem Leiter 23A verbunden, der sowohl das P+ Gebiet 23 als auch das N+ Gebiet 22 kontaktiert.
Die Feldelektrode 11A verbessert die Charakteristik des Transistors 12 oder der Transistoren 12 und 12A durch Erniedrigen der Einsatzspannung. Mit einer Spannung Vss an der Anode des Emitter-Basis Übergangs, gebildet durch das N+ Gebiet 22 und das P- Gebiet 13, wird der Emitter-Basis Übergang in Sperrichtung vorgespannt. Die Verbindung von Vss jedoch über das P+ Gebiet 23 zum P- Gebiet 13 bringt die Basis des Transistors 12 (oder 12A) auf dasselbe Potential Vss. Dies schließt den zweiten Emitter-Basis Übergang von Transistor 12A wirksam kurz und eliminiert diesen Transistor als aktives parasitäres Element.
Wird daher die Struktur von Fig. 5 anstatt der von Fig. 2 verwendet, bilden die Transistoren 8 und 12 keinen SCR und es wird durch jene Transitoren kein Latchup verursacht.
Im Falle einer an den Eingang gelegten negativ gepolten Über­ spannung (ESD) wird der Emitter-Basis Übergang des Transistors 12 in Durchlaßrichtung vorgespannt, bildet einen Leitungspfad mit geringer Impedanz zwischen dem Eingang und der Versorgungsschiene Vss, so daß der Eingang des CMOS Schaltkreises geschützt wird. Für eine positiv gepolte elektrostatische Entladung des Eingangs jedoch wird das N+ Gebiet 11 zum Kollektor der zwei Bipolartransistoren; die Wirkungsweise wird durch die schlechte Emittercharakteristik der leicht dotierten Substatregion verkompliziert. Die Charakteristiken von Latchup- oder ESD-Störungsbetriebsart hängen vom Vorhandensein anderer Strukturen ab. Jedoch kann Latchup im negativen Sinne offenbar infolge des Übergangs vom N+ Gebiet 11 zur P- Wanne 13 eingeleitet werden.
Deshalb liefert die Struktur von Fig. 5 einen Niederspannungsnebenschlußwiderstand für negative ESD und eliminiert einen SCR (Transistor 8 und 12 in Fig. 2), schützt jedoch nicht vor Latchup infolge der Transistoren 8 und 16.
So war es in der Vergangenheit üblicherweise nötig, zwischen reduziertem Latchup-Schutz und reduziertem ESD- Schutz zu wählen.
Ein Querschnitt eines CMOS Inverter-Chips, der die Erfindung veranschaulicht, ist in Fig. 6 dargestellt. Gemäß der Erfindung wird eine N-Feld Struktur erzeugt, gebildet durch ein N+ Gebiet 24 und ein N+ Gebiet 25 als Source und Drain, getrennt angeordnet auf der Oberfläche des Substrats in der P- Wanne 13, welche wiederum im Substrat 9 enthalten ist. Der Eingangskontakt zum N+ Gebiet 24 überdeckt die Isolierung des zwischen den N+ Gebieten 24 und 25 befindlichen Gebietes und bildet eine Feldelektrode 26 und sollte zur Bildung einer Feldelektrode einer N-Feld Steuerung metallisiert sein.
Gemäß der vorliegenden Erfindung ist auf der Substratoberfläche innerhalb der P- Wanne 13 ein P+ dotiertes Gebiet beinhaltet, welches entweder vom N+ Gebiet 24 getrennt angeordnet ist oder an das N+ Gebiet 24 angrenzt. Der Eingang ist an der Oberfläche mit einem P+ Gebiet 27 verbunden. Ebenfalls ist in Übereinstimmung mit der Erfindung das N+ Gebiet 25 verbunden mit der Spannungsquelle Vdd.
Bei oben beschriebener Struktur ist der Eingang über das P+ Gebiet 27 zum P- Gebiet 13 kurzgeschlossen. Deshalb ist der Basis-Emitter Übergang eines vertikalen NPN- Transistors 28, der dem Transistor 12 in Fig. 2 und 5 entspricht und dessen Emitter durch das N+ Gebiet 24, dessen Basis durch die P- Wanne 13 und dessen Kollektor durch das N- Substrat 9 geformt ist, kurzgeschlossen.
Ebenso ist der Basis-Emitter Übergang eines lateralen NPN Transistors 29, der seinen Emitter durch das N+ Gebiet 24, seinen Kollektor durch das N+ Gebiet 25 und seine Basis durch die P- Wanne 13 geformt hat, durch das P+ dotierte Gebiet 27 kurzgeschlossen. Das N+ Gebiet 25 formt wirkungsgemäß einen zweiten Kollektor zum Transistor 28.
Da die Basis und der Emitter beider Transistoren 28 und 29 effektiv kurzgeschlossen sind, kann kein SCR zusammen mit einem benachbarten PNP Transistor wie Transistor 8 (Fig. 2) geformt werden.
Jedoch im Falle einer negativen elektrostatischen Entladung am Eingang reicht schließlich das P+ Gebiet 27 nicht aus infolge seiner Unfähigkeit, genügend Ladungsträger bereitzustellen. Die Struktur erscheint an diesem Punkt, als ob das P+ Gebiet nicht vorhanden wäre. Ist die BVCEO (common emitter breakdown voltage with open base) des lateralen Bipolartransistors 29 erreicht, bricht die Struktur auf und veranlaßt eine Leitung zwischen dem Eingang, Gebiet 25, und der Versorgungsspannung Vdd. Es wurde herausgefunden, daß das solange geschieht, wie der Basiswiderstand des Transistors 29 hoch ist, z. B. größer als 15.000 Ohm pro Flächeneinheit. Es wurde herausgefunden, daß dies bei einem Experimentalbaustein bei etwa 15 V am Eingangsanschluß geschieht.
Für ESD-Spannungen in positiver Richtung wirkt die P- Wanne 13 mit dem N- Substrat 9 als in Durchlaßrichtung vorgespannte Diode. Wenn jedoch wieder eine genügend hohe Spannung erreicht ist, ist das P+ Gebiet 27 nicht mehr in der Lage, genügend Ladungsträger bereitzustellen, und es geschieht ein zweiter Zusammenbruch.
Da die Basen beider Parasitärtransistoren 28 und 29 mit dem Emitter kurzgeschlossen sind, ist Latchup in negativer Richtung nicht möglich, da die Möglichkeit eines in Durchlaßrichtung vorgespannten Überganges bei jedem der Transistoren eliminiert ist, bis eine Vorspannung von 15 V oder mehr an den Eingang angelegt ist. Latchup in positiver Richtung ist nicht möglich, da die parasitären Transistoren in die umgekehrte Richtung vorgespannt werden würden.
Obwohl die vorliegende Erfindung anhand eines N- dotierten Substrats unter Verwendung eines N-Feld Bauteiles beschrieben wurde, erkennt man augenscheinlich, daß auch die entgegengesetzte Dotierung mit einer P-Feld Struktur (d. h. einem P-Kanal Feldbauteil) verwendet werden kann.
Es wurde festgestellt, daß die vorliegende Erfindung sehr effektiv dort verwendet werden kann, wo das Substrat ein epitaxiales Gebiet ist, welches auf einem Niederwiderstandssubstrat wie z. B. mit Niederwiderstands-Antimon dotiertes Silizium gewachsen ist. Die epitaxiale Schicht in einem erfolgreichen Prototyp betrug 12 Mikrometer (Mikron), N- Typ, mit einem spezifischem Widerstand von 10 bis 15 Ohm Zentimeter. Erfolgreiche Prototypen wurden realisiert unter Verwendung minimaler Strukturweiten von 2 und 3 Mikrometer (Mikron) im Silizium-Substrat. Es wurde konventionelle Prozeßtechnick verwendet; die Erfindung kann realisiert werden unter Verwendung konventioneller Eindiffundierungsschritte mit Dotierungsmitteln, Oxidisolierung und Isolierung und Definition von Metallisierungsleitern.
Es sollte bemerkt werden, daß die vorliegende Erfindung die Kontaktinjektionsmechanismen, wie in der Veröffentlichung "A CMOS VLSI INPUT PROTECTION DEVICE von C. M. Lin, EOS/ESD SYMPOSIUM PROCEEDINGS, Band EOS-6, S. 202-209, September 1984 erwähnt, reduziert.

Claims (4)

1. Schutzvorrichtung für einen integrierten Silizium CMOS Inverterschaltkreis mit:
einem Substrat (9) vom ersten Leitungstyp mit ei­ ner Oberfläche,
einer Wanne (13) vom entgegengesetzten Leitungs­ typ, die sich von der Oberfläche in das Substrat (9) erstreckt,
einem ersten Gebiet (24) vom ersten Leitungstyp, welches sich von der Oberfläche in die Wanne (13) er­ streckt,
einem zweiten Gebiet (25) vom ersten Leitungstyp, welches sich von der Oberfläche in die Wanne (13) er­ streckt und vom ersten Gebiet (24) beabstandet ist,
einer ersten Leitervorrichtung (26), die das erste Gebiet (24) an der Oberfläche kontaktiert und sich zwischen den ersten und zweiten Gebieten (24 und 25) zum Ausbilden einer Feldplatte erstreckt, jedoch von der Oberfläche der Wanne (13) vom entgegengesetzten Lei­ tungstyp isoliert ist,
einer zweiten Leitervorrichtung, die das zweite Gebiet (25) an der Oberfläche zum Verbinden mit einer Spannungsquelle (Vdd) kontaktiert, und
einem dritten Gebiet (27) vom entgegengesetzten Leitungstyp, welches sich von der Oberfläche der Wanne in die Wanne (13) erstreckt, eine größere Leitfähigkeit als die Wanne (13) aufweist, und an das erste Gebiet (24) vom ersten Leitungstyp anstößt, wobei
die erste Leitervorrichtung (26) ebenso das Gebiet (27) vom entgegengesetzten Leitungstyp kontaktiert und einen Eingang des CMOS Inverters bildet.
2. Schutzvorrichtung nach Patentanspruch 1, wobei das Substrat (9) eine epitaxiale Schicht ist, welche eine Basisstruktur überlagert.
3. Schutzvorrichtung nach Patentanspruch 1 oder 2, wobei das Substrat (9) eine epitaxiale Schicht ist, welche eine Basisstruktur überlagert, die Wanne (13) einen spezifischen Widerstand von mehr als 15.000 Ohm pro Flächeneinheit aufweist und die epitaxiale Schicht au­ ßerhalb der Wanne (13) einen größeren spezifischen Wi­ derstand als die Wanne (13) aufweist.
4. Schutzvorrichtung nach einem der Patentansprüche 1 bis 3, wobei das Substrat (9) aus einem N--Leitungstyp, die Wanne (13) aus einem P--Leitungstyp, die ersten und zweiten Gebiete (24, 25) aus einem N+-Leitungstyp und das dritte Gebiet (27) aus einem P+-Leitungstyp be­ steht.
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