DE69733388T2 - Halbleiteranordnung mit einer Schaltung zur Verhinderung von Latch-up - Google Patents

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Description

  • Hintergrund der Erfindung
  • Diese Erfindung bezieht sich auf ein Halbleiterelement, das eine Latch-Up-Schutzschaltung aufweist, die auf dem Halbleitersubstrat angeordnet ist, um einen Latch-Up zu verhindern.
  • Im Allgemeinen triggert in einem Halbleiterelement, das eine interne komplementäre Metalloxidhalbleiter (CMOS) Schaltung und eine elektrostatische Durchbruchsschutzschaltung aufweist, die in einer Eingangsschaltung angeordnet ist, durch welche ein Eingangssignal zur CMOS-Schaltung durchgeschaltet ist, wenn eine sehr hohe Spannung, wie z. B. eine elektrostatische Entladung etc. von einer Eingangsverbindung zur CMOS-Schaltung durch die elektrostatische Durchbruchsschutzschaltung eingeleitet wird, eine sehr hohe Spannung manchmal einen Latch-Up. Daher wird eine Latch-Up-Schutzschaltung auf dem Halbleitersubstrat zur Vermeidung eines Latch-Up, der sich in der CMOS-Schaltung ereignen könnte, angeordnet. Die Latch-Up-Schutzschaltung hat üblicherweise einen Störstellendiffusionsbereich, welcher die elektrostatische Durchbruchschutzschaltung auf einer Oberfläche eines Halbleitersubstrats umgibt (im Weiteren bezeichnet als umgebender Diffusionsbereich). Der umgebende Diffusionsbereich und die elektrostatische Durchbruchsschutzschaltung bilden einen Multikollektortyp eines parasitären Bipolartransistors, denn wie in dem folgenden ersten vergleichenden Beispiel gezeigt, kann ein Teil des Stromstoßes als Kollektorstrom von der Eingangsverbindung zum umgebenden Diffusionsbereich entladen werden. Konsequenterweise vermeidet die Latch-Up-Schutzschaltung, welche das Verhältnis des Stromstoßes reduziert, der in der CMOS-Schaltung auftritt, den Latch-Up in der CMOS-Schaltung.
  • In einem Halbleiterelement, das eine CMOS-Schaltung aufweist, z. B. in einem Halbleiterspeicherelement, das durch ein dynamisches Random Access Memory (DRAM) dargestellt wird, wird eine Substratvorspannung auf ein Halbleitersubstrat des Halbleiterelements angelegt, um ein optimales Arbeiten der CMOS-Schaltung sicher zu stellen. Das Halbleiterelement weist üblicherweise eine eingebaute sub stratvorspannungserzeugende Schaltung zum Erzeugen einer Substratvorspannung auf, um diese auf das Halbleitersubstrat anzulegen, denn die Substratvorspannung ist unvermeidlich damit ein Halbleiterelement arbeitet und die eingebaute substratvorspannungserzeugende Schaltung macht es einfach, diese zu nutzen. Die Substratvorspannung, die durch die eingebaute substratvorspannungserzeugende Schaltung erzeugt wird, wird auf ein Halbleitersubstrat mittels eines Diffusionsbereichs zum Anlegen der Substratvorspannung angelegt.
  • Jedoch falls der Diffusionsbereich und ein umgebender Diffusionsbereich denselben Leitungstyp aufweisen und miteinander verbunden sind, treten nachfolgende Probleme auf. Die substratvorspannungserzeugende Schaltung wird im Allgemeinen einen kleinen Strom anlegen und weist eine hohe interne Impedanz als Spannungsquelle auf. Daraus folgt, dass die Substratvorspannung sich schnell ändert, wenn ein Stromstoß aus einer Eingangsleitung in die substratvorspannungserzeugende Schaltung durch den umgebenden Diffusionsbereich fließt. Dann, wie im nachfolgenden vergleichenden Fall 2 gezeigt, ereignet sich ein Latch-Up in der CMOS-Schaltung öfter. Konsequenterweise wird es schwieriger einen Latch-Up zu verhindern, falls eine Latch-Up-Schutzschaltung, die als vorgelagerter Multikollektortyp eines parasitären Bipolartransistors arbeitet, in dem Halbleiterelement mit der eingebauten substratvorspannungserzeugenden Schaltung angeordnet ist. Insbesondere verschlechtert sich die Latch-Up-Toleranz des Halbleiterelements.
  • Ein Schutzwiderstand kann zwischen einer Eingangsleitung und einer CMOS-Schaltung angeordnet werden, um den Stromstoß, der in die CMOS-Schaltung fließt, zu verzögern, anstatt eine elektrostatische Durchbruchsschutzschaltung anzuordnen, so dass kein Multikollektortyp eines parasitären Bipolartransistors angeordnet werden muss. Der Schutzwiderstand muss einen entsprechend hohen Widerstand aufweisen.
  • Jedoch je höher der Widerstand des Schutzwiderstands ist, umso mehr wird die Übertragung eines Eingangssignals verzögert. Daraus folgt, dass der Schutzwiderstand mit einem genügend hohen Widerstand nicht in einem Halbleiterelement an geordnet werden kann, das Hochgeschwindigkeitsoperationen erfordert. Konsequenterweise ist es schwierig beim üblichen Halbleiterelement mit dem Schutzwiderstand eine genügende elektrostatische Durchbruchstoleranz zu erreichen.
  • Ein Halbleiterelement mit einer substratvorspannungserzeugenden Schaltung ist erwünscht, so dass die Operationsgeschwindigkeit nicht reduziert wird und die Latch-Up-Toleranz und die elektrostatische Durchbruchstoleranz aufrecht gehalten wird.
  • Das US-Patent 4,476,476 offenbart Schutzschaltungen für CMOS-integrierte Schaltungen, welche von dem Gateoxid der CMOS-Transistoren Schaden fernhalten und welche die Stärke des Eingangssignals anheben, die die inhärente SCR-Struktur, die innerhalb der CMOS-integrierten Schaltungen untergebracht ist, auslöst, um einen SCR (silikongesteuerte Gleichrichter) Latch-Up zu verhindern. Hierbei wird verhindert, dass eine CMOS-Gate-Schutzdiode, die den Eingangsanschluss an Substratpotential legt, Ladungsträger in das Substrat einbringt und den SCR-Latch-Up verursacht, dies wird durch zusätzliche Anordnung der Diode an die Substratsperrschicht, die von einer anderen umgeben ist, und ausreichend gegensätzlich vorgespannt ist, um Einlagerungen zu verringern und parasitäre injizierte Ladungsträger aufzusammeln, bevor sie eindiffundieren und einen Latch-Up erzeugen können, erreicht.
  • Das US-Patent 4,647,956 bezieht sich auf ein verbessertes Komplementärhalbleiterelement, ein CMOS-Halbleiterelement, welches Latch-Up im Power-Up-Modus wie ebenso in dem normalen Operationsmodus verhindert. Dieses Element wird mit einem Onchip-Back Vorspannungsgenerator zur Verfügung gestellt, welches das Auftreten von vorwärtsvorspannungsparasitären NPNP-Transistoren bei normaler Operation reduziert. In einer anderen abgeänderten Form wird ein Sperrschichtfeldeffektransistor zum Vermeiden von Vorwärtsvorspannung von parasitären Transistoren in einer etwas anderen Art zur Verfügung gestellt.
  • Zusammenfassung der Erfindung
  • Es ist ein vorrangiges Objekt dieser gemäß Anspruch 1 beanspruchten Erfindung, ein Halbleiterelement mit einer substratvorspannungserzeugenden Schaltung zur Verfügung zu stellen, welche eine ausreichende Latch-Up-Toleranz und ausreichende elektrostatische Durchbruchstoleranz ohne Reduzierung der Operationsgeschwindigkeit zur Verfügung stellt.
  • Es ist ein weiterer Gegenstand dieser Erfindung einen Bereich, der durch eine Latch-Up-Schutzschaltung in dem Halbleiterelement eingenommen wird, zu verkleinern.
  • Es ist ferner Gegenstand dieser Erfindung einen Bereich, der durch eine Latch-Up-Schutzschaltung und eine elektrostatische Durchbruchsschutzschaltung in dem Halbleiterelement eingenommen wird, zu verkleinern.
  • Diese und andere Gegenstände werden durch ein Halbleiterelement erreicht, das eine substratvorspannungserzeugende Schaltung zur Erzeugung einer Substratvorspannung umfasst, die auf ein Halbleitersubstrat eines ersten leitenden Typs angewendet werden kann, und eine CMOS-Schaltung, die auf dem Halbleitersubstrat angeordnet sein kann, und eine erste Schutzschaltung, die auf dem Halbleitersubstrat zur Verhinderung eines Latch-Up in der CMOS-Schaltung angeordnet ist, wobei die erste Schutzschaltung einen ersten Diffusionsbereich eines zweiten leitenden Typs umfasst, der auf dem Substrat angeordnet ist, einen zweiten Diffusionsbereich des zweiten leitenden Typs, der stärker dotiert ist wie der erste Diffusionsbereich, der in dem ersten Diffusionsbereich angeordnet ist, einen dritter Diffusionsbereich des ersten leitenden Typs, der getrennt von dem zweiten Diffusionsbereich in dem ersten Diffusionsbereich angeordnet ist, und einen vierten Diffusionsbereich des zweiten leitenden Typs, der den ersten Diffusionsbereich umfasst und getrennt von dem ersten Diffusionsbereich auf der Oberfläche des Substrats angeordnet ist, wobei der zweite Diffusionsbereich elektrisch mit einer ersten Spannungsversor gung verbunden ist, und der dritte Diffusionsbereich elektrisch mit einer Eingangsverbindung und der vierte Diffusionsbereich elektrisch mit einer zweiten Spannungsversorgung verbunden ist, die ein unterschiedliches Potential im Vergleich zur ersten Spannungsversorgung aufweist und das Substrat elektrisch mit der substratvorspannungserzeugenden Schaltung an dem Ausgang der ersten Schutzschaltung verbunden ist.
  • Die erste Schutzschaltung umfasst vorzugsweise eine Steuergateelektrode, die in dem ersten Diffusionsbereich zwischen dem zweiten Diffusionsbereich und dem dritten Diffusionsbereich zur Steuerung eines MOS FET angeordnet ist.
  • Die erste Schutzschaltung umfasst vorzugsweise einen Bipolartransistor und der vierte Diffusionsbereich ist als Kollektor des Bipolartransistors einsatzfähig.
  • Das Halbleiterelement umfasst ferner eine zweite Schutzschaltung zur Vermeidung eines elektrostatischen Durchbruchs in der CMOS-Schaltung, und diese zweite Schutzschaltung weist einen Widerstand auf, der einen dritten Diffusionsbereich als einen Teil des Widerstands umfasst.
  • Der Widerstand umfasst vorzugsweise eine erste Elektrode in dem dritten Diffusionsbereich und ist elektrisch mit einer Steuergateelektrode in der CMOS-Schaltung verbunden und eine zweite Elektrode in dem dritten Diffusionsbereich, die mit der Eingangsleitung verbunden ist und ein Teil des dritten Diffusionsbereichs zwischen der ersten Elektrode und der zweiten Elektrode ist als Register der zweiten Schutzschaltung einsatzfähig.
  • Diese und andere Gegenstände werden durch ein Halbleiterelement erzielt, das ein Halbleitersubstrat eines ersten leitenden Typs, eine substratvorspannungserzeugende Schaltung zur Erzeugung einer Substratvorspannung, die auf das Halbleitersubstrat angelegt wird, eine CMOS-Schaltung, die auf dem Halbleitersubstrat angeordnet ist, ein halbleitergesteuertes Gleichrichterelement zum Vermeiden eines Latch-Up in der CMOS-Schaltung und eine zweite Schutzschaltung zum Vermeiden eines elektrostatischen Durchbruchs in der CMOS-Schaltung umfasst, wobei das halbleitergesteuerte Gleichrichterelement umfasst:
    einen ersten Diffusionsbereich eines zweiten leitenden Typs, der auf dem Substrat angeordnet ist und elektrisch mit einer ersten Spannungsversorgung verbunden ist;
    ein zweiter Diffusionsbereich des ersten leitenden Typs, der in dem ersten Diffusionsbereich angeordnet ist und mit dem Eingang elektrisch verbunden ist;
    einen dritten Diffusionsbereich eines zweiten leitenden Typs, der den ersten Diffusionsbereich umfasst, der von dem ersten Diffusionsbereich auf der Oberfläche des Substrats getrennt angeordnet ist und elektrisch mit einer zweiten Spannungsversorgung verbunden ist, die ein unterschiedliches Potential zu der ersten Spannungsversorgung aufweist; und
    eine Elektrode auf dem Substrat, außer im ersten bis dritten Diffusionsbereich, die elektrisch mit der substratvorspannungserzeugenden Schaltung verbunden ist.
  • Das halbleitergesteuerte Gleichrichterelement umfasst vorzugsweise einen Bipolartransistor und der dritte Diffusionsbereich ist als Kollektor des Bipolartransistors einsatzfähig.
  • Das halbleitergesteuerte Gleichrichterelement umfasst vorzugsweise einen Widerstand und ein Teil des zweiten Diffusionsbereichs ist als Register der zweiten Schutzschaltung einsetzbar.
  • Der Widerstand umfasst vorzugsweise eine erste Elektrode in dem zweiten Diffusionsbereich und ist elektrisch mit einer Steuergateelektrode in der CMOS-Schaltung verbunden und eine zweite Elektrode in dem zweiten Diffusionsbereich, die mit der Eingangsverbindung verbunden ist und ein Teil des zweiten Diffusionsbereichs zwischen der ersten Elektrode und der zweiten Elektrode ist als das Register der zweiten Schutzschaltung einsatzfähig.
  • Kurze Beschreibung der Zeichnungen
  • Die Gegenstände und Merkmale der Erfindung können mit Bezug auf die folgende detaillierte Beschreibung der gezeigten Ausführungsform der Erfindung zusammen mit den beigefügten Figuren verstanden werden, bei denen:
  • 1 eine Querschnittansicht ist, die ein Halbleiterelement entsprechend einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 ein schematisches Musterlayout des Halbleiterelements entsprechend der ersten Ausführungsform der vorliegenden Erfindung zeigt;
  • 3 eine Querschnittansicht ist, die ein Halbleiterelement entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
  • 4 ein schematisches Musterlayout des Halbleiterelements entsprechend der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
  • 5 eine Querschnittansicht ist, die ein Halbleiterelement entsprechend einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
  • 6 ein schematisches Musterlayout eines Halbleiterelements entsprechend der dritten Ausführungsform der vorliegenden Erfindung zeigt;
  • 7 eine Querschnittansicht zeigt, die ein Halbleiterelement entsprechend einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
  • 8 ein schematisches Musterlayout des Halbleiterelements entsprechend der vierten Ausführungsform der vorliegenden Erfindung zeigt;
  • 9 eine Querschnittansicht ist, die ein Halbleiterelement entsprechend einer fünften Ausführungsform der vorliegenden Erfindung zeigt;
  • 10 ein schematisches Musterlayout eines Halbleiterelements entsprechend der fünften Ausführungsform der vorliegenden Erfindung zeigt;
  • 11 eine Querschnittansicht ist, die ein Halbleiterelement entsprechend einer sechsten Ausführungsform der vorliegenden Erfindung zeigt;
  • 12 ein schematisches Musterlayout des Halbleiterelements entsprechend der sechsten Ausführungsform der vorliegenden Erfindung zeigt;
  • 13 ein schematisches Musterlayout eines Halbleiterelements entsprechend einer siebten Ausführungsform der vorliegenden Erfindung zeigt;
  • 14 eine Querschnittansicht ist, die ein Halbleiterelement entsprechend der siebten Ausführungsform der vorliegenden Erfindung zeigt, bzw. einen vertikalen Schnitt und einen schematischen Vertikalschnitt entlang der Linie A-A in 13 zeigt;
  • 15 eine Schnittansicht ist, die das Halbleiterelement entsprechend der siebten Ausführungsform entlang der Linie B-B in 13 zeigt,
  • 16 ein schematisches Musterlayout eines Halbleiterelements entsprechend einer achten Ausführungsform der vorliegenden Erfindung zeigt;
  • 17 eine Schnittzeichnung ist, die das Halbleiterelement entsprechend der achten Ausführungsform der vorliegenden Erfindung zeigt; bzw. einen vertikalen Schnitt und einen schematischen vertikalen Schnitt entlang der Linie A-A in 16 zeigt;
  • 18 eine Schnittansicht ist, die das Halbleiterelement entsprechend der achten Ausführungsform entlang der Linie B-B in 16 zeigt;
  • 19 eine Querschnittansicht ist, die ein Halbleiterelement entsprechend einem ersten vergleichenden Beispiel zeigt;
  • 20 eine Schaltungsdarstellung ist, die ein Halbleiterelement entsprechend einem ersten vergleichenden Beispiel zeigt;
  • 21 eine Querschnittansicht ist, die ein Halbleiterelement entsprechend einem zweiten vergleichenden Beispiel zeigt;
  • 22 eine Schaltungsdarstellung ist, die ein Halbleiterelement entsprechend einem zweiten vergleichenden Beispiel zeigt;
  • 23 eine Querschnittansicht ist, die ein Halbleiterelement entsprechend einem dritten vergleichendem Beispiel zeigt; und
  • 24 eine Schaltungsdarstellung ist, die ein Halbleiterelement entsprechend einem dritten vergleichendem Beispiel zeigt;
  • Beschreibung der bevorzugten Ausführungsformen
  • Bezug nehmend auf die Zeichnungen und auf die Figuren werden bevorzugte Ausführungsformen der Halbleiterelemente entsprechend der vorliegenden Erfindung gezeigt. Jede Figur zeigt ungefähr die Form oder die Anordnung von Teilen des Halbleiterelements und eine Schraffur der Schnittansichten ist teilweise weggelassen, um die vorliegende Erfindung zu verstehen.
  • Ein erstes vergleichendes Beispiel, ein zweites vergleichendes Beispiel und ein drittes vergleichendes Beispiel werden kurz dargestellt, um die vorliegende Erfindung leichter zu verstehen, bevor die bevorzugten Ausführungsformen beschrieben werden.
  • (Erstes vergleichendes Beispiel)
  • 19 ist eine Querschnittansicht, die ein Halbleiterelement zeigt, wobei Diffusionsbereiche, Elektroden und parasitäre Schaltungen entsprechend einem ersten vergleichenden Beispiel umfasst werden. 20 ist ein Schaltungsdiagramm, das ein Halbleiterelement entsprechend einem ersten vergleichenden Beispiel zeigt. Bezugnehmend auf die 19 und 20 der Figuren, wird ein erstes vergleichendes Beispiel eines Halbleiterelements, das eine Latch-Up-Schutzschaltung aufweist, welche ein üblicher Multikollektortyp parasitäre Bipolartransistor ist, ohne eine substratvorspannungserzeugende Schaltung, gezeigt.
  • (Struktur)
  • Das Halbleiterelement des ersten vergleichenden Beispiels wie in 19 gezeigt, weist eine interne CMOS-Schaltung 12 sowie eine Eingangsschaltung 14 auf einem P-Typ-Substrat 10 auf. Die Eingangsschaltung 14 umfasst eine elektrostatische Durchbruchsschutzschaltung 36 und eine Latch-Up-Schutzschaltung 38. Auf dem P-Typ-Substrat sind neben der internen CMOS-Schaltung 12, wie in 9, gezeigt eine Vielzahl von internen CMOS-Schaltungen vorhanden.
  • Ein P-Typ-MOS-Transistor (PMOSTr) 16, der die interne Schaltung 12 umfasst, ist in einem N-Typ-Well (Nwell) 18 auf dem P-Typ-Substrat 10 angeordnet. Eine Versorgungsspannung VCC von 3 V wird auf die Source (p+) 20 und das Nwell 18 in der PMOSTr 16 durch einen hochdotierten Störstellenbereich (n+) 24 angelegt, der höher mit N-Typ Störstellen dotiert ist als das Nwell 18.
  • Ein N-Typ MOS-Transistor (NMOSTr) 26 umfassend die interne Schaltung 12 ist auf dem P-Typ Substrat 10 angeordnet. Eine Massenspannung VSS von 0 V wird auf einen Drain (n+) 32 und das P-Typ Substrat 10 in dem NMOSTr 26 durch einen hochdotierten Störstellenbereich (p+) 34 angelegt, der höher mit P-Typ Störstellen dotiert ist als das P-Typ Substrat 10.
  • Eine erste pn-Sperrschichtdiode (P-Typ Diode) 40 umfassend die elektrostatische Durchbruchsschutzschaltung 36, ist in einem Nwell 44 auf dem P-Typ Substrat 10 angeordnet. Eine Versorgungsspannung VCC von 3 V wird auf die Nwell 44 durch einen hochdotierten Störstellenbereich (n+) 46 anlegt, wobei diese mit N-Typ Störstellen in höherem Maße dotiert ist als die Nwell 44. Die P-Typ Diode 40 weist einen P-Typ Störstellendiffusionsbereich (p+) 48 in dem Nwell 44 auf. Das p+ 48 ist mit einem Eingangsanschluss 62 durch einen Eingang verbunden. Die pn-Sperrschicht der P-Typ Diode 40 ist an der Oberfläche zwischen dem p+ 48 und dem Nwell 44 angeordnet und bildet eine vorwärts gespannte Sperrschicht gegen einen Anschluss, an den die Versorgungsspannung VCC angelegt ist.
  • Eine zweite pn-Sperrschichtdiode (N-Typ Diode) 42 umfassend die elektrostatische Durchbruchsschutzschaltung 36 wird auf dem P-Typ Substrat 10 angeordnet. Eine Massenspannung VSS von 0 Volt wird auf dem P-Typ Substrat 10 durch einen hoch dotierten Störstellenbereich (p+) 50 angelegt, der höher mit p-Typ Störstellen dotiert ist als das p-Typ Substrat 10. Die n-Typ Diode weist einen n-Typ Störstellenbereich (n+) 52 auf dem p-Typ Substrat 10 auf. Die n+ 52 ist mit dem Eingangsanschluss 62 durch einen Eingang verbunden. Die pn-Sperrschicht der n-Typ Diode 42 wird auf der Oberfläche zwischen dem n+ 52 und dem p-Typ Substrat 10 angeordnet und bildet eine rückwärtig vorgespannte Sperrschicht gegen einen Anschluss, auf den die Massenspannung VSS angelegt wird.
  • In dem ersten vergleichenden Beispiel weist das Halbleiterelement einen p-Typ Störstellendiffusionsbereich (p+) 54 und einen n-Typ Störstellendiffusionsbereich (n+) 56 als Latch-up-Schutzschaltung auf. Die p-Typ Diode 40 wird durch einen p-Typ Bereich (p+) 54 umgeben, auf den die Massenspannung VSS von 0 Volt angelegt wird.
  • Die n-Typ Diode 42 wird durch den n-Typ Bereich (n+) 56 umgeben, auf den die Versorgungsspannung VCC von 3 Volt angelegt wird.
  • Der Eingang ist mit einer unspezifizierten Gateelektrode (bezeichnet als „G" in 19) in der internen CMOS Schaltung durch einen Schutzwiderstand Rp verbunden. Die unspezifizierte Gateelektrode ist nicht auf die einzige Gateelektrode 28 in der internen CMOS Schaltung, wie in 19 gezeigt ist, begrenzt.
  • Ein Kondensator C in 20 wird im wesentlichen durch eine Sperrschicht zwischen der Source 32 des NMOSTr 26 und dem Nwell 18 in der internen CMOS Schaltung wie in 19 gezeigt erstellt.
  • (parasitäre Schaltung)
  • Eine parasitäre Schaltung eines Halbleiterelements in dem ersten vergleichenden Beispiel wird beschrieben. In dem Halbleiterelement des ersten vergleichenden Beispiels wird eine parasitäre Schaltung durch Kombinieren eines p-Typ Substrats, eines p-Typ Störstellendiffusionsbereichs, eines Nwell und eines n-Typ Störstel lendiffusionsbereichs kombiniert, welcher ein Halbleiterelement umfasst. Zum Beispiel stellen die Source (p+) 20 des PMOSTr 16 in der internen Schaltung 12, das Nwell 18 und das p-Typ Substrat 10 jeweils einen Emitter, eine Basis und einen Kollektor dar und bilden einen pnp-Typ ersten parasitären Transistor (erster parasitärer Tr) 64. Die Basis des ersten parasitären Tr 64 ist mit einer Versorgungsspannung durch den n+ Bereich 24 des Nwell 18 in der internen Schaltung verbunden. Ein well-Widerstand (R1) 66 ist parasitär zwischen der Basis und dem n+ 24 gebildet. Der Drain n+ 32 des NMOS Tr 26 in der internen Schaltung 12, das p-Typ Substrat 10 und der Nwell 18 stellen jeweils einen Emitter, eine Basis und einen Kollektor dar und bilden einen npn-Typ zweiten parasitären Transistor (zweiter parasitärer Tr) 68. Ein Substratwiderstand (R2) 70 wird parasitär zwischen dem p+ Bereich 34 des p-Typ Substrats 10 in der internen Schaltung 12 und dem p-Typ Substrat 10 angeordnet.
  • Der p+ Bereich 48 der p-Typ Diode 40 in der elektrostatischen Durchbruchsschutzschaltung 36, der n+ Bereich 46 und das p-Typ Substrat 10 stellen jeweils einen Emitter, eine Basis und einen Kollektor dar, und bilden einen pnp-Typ dritten parasitären Transistor (dritter parasitärer Tr) 58. Der Kollektor des dritten parasitären Tr 58 ist mit dem p+ Bereich 54 der Latch-up-Schutzschaltung und dem p+ Bereich 34 der internen Schaltung 12 jeweils über das p-Typ Substrat 10 verbunden. Der dritte parasitäre Tr 58 stellt einen Multi-Kollektortyptransistor dar.
  • Der n+ Bereich 52 der n-Typ Diode 42 in der elektrostatischen Durchbruchsschutzschaltung 36, das p-Typ Substrat 10 und der n+ Bereich 56 in der Latch-up-Schutzschaltung stellen jeweils einen Emitter, eine Basis und einen Kollektor dar und bilden einen pnp-Typ vierten parasitären Transistor (vierter parasitärer Tr) 60. Der Nwell 18 in der internen CMOS Schaltung stellt einen Kollektor des vierten parasitären Tr 60 dar, so dass der vierte parasitäre Tr 60 einen Multi-Kollektor Typ Transistor darstellt.
  • (Latch-up Phänomen und Operation der Latch-up Schutzschaltung)
  • Ein Latch-up Phänomen und die Operation der Latch-up Schutzschaltung werden mit Bezugnahme auf das Halbleiterelement des ersten vergleichenden Beispiels im Falle eines Stromstosses am Eingangsanschluss 62 beschrieben.
  • Ein Stromstoss, der aus dem Eingangsanschluss 62 fließt, fließt in das Halbleiterelement über den p+ Bereich 48 des Emitters in den dritten parasitären Tr 58. Der Stromstoss fließt in das p-Typ Substrat 10 als Kollektorstrom des dritten parasitären Tr 58 sowie in die Versorgungsspannung VCC durch den n+ Bereich 46 als Basisstrom des dritten parasitären Tr 58. Ein Teil des Stromstosses, der in das p-Typ Substrat 10 fließt, fließt in die Massenspannung (dargestellt als „VSS" in den 19 und 20) über den p+ Bereich 54 der Latch-up Schutzschaltung 38. Der Rest des Stromstosses fließt in die Massenspannung über den p+ 34 der internen Schaltung 34.
  • Wenn der Stromstoss, der in den p+ Bereich 54 der Latch-up Schutzschaltung fließt, groß genug ist und der Stromstoss i2, der in den p+ Bereich 34 der internen Schaltung 12 fließt, ausreichend klein ist, kann der Latch-up innerhalb der internen Schaltung 12 verhindert werden.
  • Jedoch falls der Stromstoss i2, der in den p+ Bereich 34 fließt, in der internen Schaltung 12 größer wird, erzeugt der Stromstoss i2 einen Latch-up in der internen Schaltung 12 wie folgt.
  • Wenn der Stromstoss i2 größer wird, wird eine potentielle Differenz zwischen beiden Enden des Substratwiderstands R2 größer und erreicht einen Pegel, der zwischen der Basis und dem Emitter in dem zweiten parasitären Transistor Tr 68 vorwärts vorspannt, so dass ein Basisstrom in den zweiten parasitären Tr 68 fließt. Der zweite parasitäre Tr 68 schaltet ein und wird mit einem Kollektorstrom aus der Versorgungsspannung VCC über den Nwell-Widerstand R1 versorgt. Die potentielle Differenz zwischen beiden Enden des Nwell-Widerstands R1 wird wegen des Kollektorstroms höher. Wenn die potentielle Differenz zwischen beiden Enden des Nwell-Widerstands R1 einen Pegel erreicht, der zwischen der Basis und dem Emit ter in dem zweiten parasitären Tr 62 vorwärts vorspannt, so dass ein Basisstrom in den ersten parasitären Tr 64 fließt. Der erste parasitäre Tr 64 schaltet ein. Dann erzeugen der Basisstrom und der Kollektorstrom des ersten parasitären Tr 64 und der zweite parasitäre Tr 68 einen positiven Feedback und einen Latch-up.
  • In dieser Hinsicht verhindert das Halbleiterelement, das als das erste vergleichende Beispiel beschrieben wurde, einen Latch-up durch Anordnung der Latch-up Schutzschaltung 38 und Verringerung des Stromstoss i2, der in die interne Schaltung 12 fließt.
  • Bei dem ersten vergleichenden Beispiel stellt jeder parasitäre Bipolartransistor, der in der Eingangsschaltung 14 angeordnet ist, einen Muli-Kollektor Typ Transistor dar.
  • Wenn eine negative Überspannung an den Eingangsanschluss angelegt wird, fließt ein Überstrom von dem n+ Bereich 52 eines Emitters in den vierten parasitären Tr 60 in das Halbleiterelement. In diesem Fall kann der Stromstoss, der in die interne Schaltung 12 fließt, erniedrigt werden, da ein Teil des Stromstosses in den n+ Bereich 56 der Latch-up Schutzschaltung fließt, so dass der Latch-up in der internen Schaltung 12 verhindert werden kann.
  • (Zweites vergleichendes Beispiel)
  • 21 ist eine Querschnittansicht, die ein Halbleiterelement zeigt, das Diffusionsbereiche, Elektroden und eine parasitäre Schaltung entsprechend einem zweiten vergleichenden Beispiel umfasst. 22 ist ein Schaltungsdiagramm, das ein Halbleiterelement, entsprechend einem zweiten vergleichenden Beispiel zeigt. Die gleichen Bezugszeichen in 21 und 22 werden in den 19 und 20 gezeigt und bezeichnen dieselben Teile. Bezugnehmend auf die 21 und 22 der Figuren wird ferner ein zweites vergleichendes Beispiel eines Halbleiterelements gezeigt, das eine substratvorspannungserzeugende Schaltung aufweist.
  • Der Halbleiter entsprechend dem zweiten vergleichenden Beispiel weist eine substratvorspannungserzeugende Schaltung auf. Die Substratvorspannung Vbb, erzeugt durch die substratvorspannungserzeugende Schaltung 80, wird durch ein internes Potential an den hochdotierten Störstellenpegel-Diffusionsbereich (p+) 34 in der internen Schaltung 12 und an dem hochdotierten Störstellen p-Typ Diffusionsbereich (p+) in der Latch-up Schaltung jeweils angelegt. Die Substratvorspannung Vbb, die durch die substratvorspannungserzeugende Schaltung 80 in dem p-Typ Substrat 10 angelegt wird, ist niedriger als das Potential der Masse VSS.
  • Ein Kondensator C1, der in 22 gezeigt ist, ist vorzugsweise ein Sperrschichtkondensator zwischen der Source 32 dem NMOSTr 26 und dem p-Typ Substrat 10, die in 19 gezeigt sind. Der Sperrschichtkondensator wird notwendigerweise angeordnet, da die Massenspannung VSS an die Source 32 angelegt wird.
  • Ein Kondensator C2, der in der 22 gezeigt ist, ist vorzugsweise ein Sperrschichtkondensator zwischen dem Nwell 18, das den PMOSTr 16 in der internen CMOS Schaltung aufweist und dem p-Typ Substrat 10 gezeigt in 19. Der Sperrschichtkondensator ist notwendigerweise wegen der Versorgungsspannung VCC, die an dem Nwell 18 durch den n+ Bereich 24 angelegt ist, angeordnet.
  • Der Halbleiter entsprechend dem zweiten vergleichenden Beispiel, das die substratvorspannungserzeugende Schaltung 80 umfasst, unähnlich des ersten vergleichenden Beispiels, kann nicht daran gehindert werden einen Latch-up durch Erzeugung eines parasitären bipolaren Transistors eines Multi-Kollektortyps hervorzurufen. Die Gründe werden nachfolgend beschrieben.
  • Die Abläufe im Falle einer Überspannung, die an dem Halbleiter durch den Eingangsanschluss angelegt wird, werden mit Bezugnahme auf die 21 beschrieben. Ein Stromstoss, der aus dem Eingangsanschluss 62 geflossen ist, fließt in das Halbleiterelement durch den p+ Bereich 48 des Emitters in den dritten parasitären Tr 58. Der Stromstoss fließt in das p-Typ Substrat 10 als Kollektorstrom des dritten parasitären Tr 58 sowie in die Versorgungsspannungsquelle (gezeigt als „VCC" in den 21 und 22) durch den n+ Bereich 46 als ein Basisstrom des dritten parasitären Tr 58. Ein Teil des Stromstosses, der in das p-Typ Substrat 10 fließt, fließt in die substratvorspannungserzeugende Schaltung 80 durch den p+ Bereich 54.
  • Jedoch, ist die Kapazität, in der substratvorspannungserzeugenden Schaltung 80 um Strom zu erzeugen ursprünglich klein und die interne Impedanz als Leistungsquelle ist hoch. Falls die Überspannung an die substratvorspannungserzeugende Schaltung 80 durch den p+ Bereich 54 angelegt wird, wird die Substratvorspannung Vbb selbst bezüglich dem hohen Potential leicht erhöht. Dann erreicht die Substratvorspannung Vbb eine Vorwärtsspannung (Vf) in einer pn-Sperrschicht, die höher als das Massepotential ist und die pn-Sperrschicht zwischen dem p-Typ Substrat 10 und dem Drain 32 des NMOSTr 26 in der internen Schaltung 12 wird vorwärts vorgespannt.
  • Konsequenterweise, wie in dem ersten vergleichenden Beispiel beschrieben, fließt ein Basisstrom in den zweiten parasitären Tr 68 und der zweite parasitäre Tr 68 schaltet ein, so dass ein Kollektorstrom des zweiten parasitären Tr 68 von der Versorgungsspannung VCC durch den Well-Widerstand R1 angelegt wird. Die Potentialdifferenz zwischen beiden Enden des Well-Widerstands R1 wird wegen dem Kollektorstrom größer. Wenn die Potentialdifferenz zwischen beiden Enden des Well-Widerstands R1 einen Pegel erreicht, der zwischen der Basis und dem Emitter in dem zweiten parasitären Tr 64 vorwärts vorspannt, so dass ein Basisstrom in den ersten parasitären Tr 64 fließt, dann schaltet der erste parasitäre Tr 64 ein. Dann erzeugen der Basisstrom und der Kollektorstrom des ersten parasitären Tr 64 und des zweiten parasitären Tr 68 ein positives Feedback und einen Latch-up.
  • Aus dieser Sicht wird die Substratvorspannung Vbb in dem Halbleiter, der die substratvorspannungserzeugende Schaltung 80 aufweist, wegen des Stromstosses leicht erhöht. Falls eine substratvorspannungserzeugende Schaltung 80 vorhanden ist, wird es schwierig einen Latch-up zu vermeiden trotz einer Latch-up Schutzschaltung.
  • Eine Metallverbindung (interne Potentialverbindung), die den gesamten Chip mit einer Substratvorspannung Vbb versorgt, die ein Halbleiterelement aufweist, ist um andere interne CMOS Schaltungen angeordnet sowie um die interne Schaltung 12. In jeder internen CMOS Schaltung, werden PMOS Trs und NMOS Trs in engeren (minimalen) Bereichen angeordnet, so dass eine Basisbreite eines npn-Typ parasitären Bipolartransistors (ein zweiter parasitärer Transistor in dem zweiten vergleichenden Beispiel) ebenso minimal ist. Daher wird der Stromverstärkungsfaktor (hfe) des parasitären Bipolartransistors größer als der der peripheren Schaltungen, so dass ein Latch-up in der internen CMOS Schaltung leichter auftritt als in peripheren CMOS Schaltungen. Das bedeutet, dass es eine Möglichkeit gibt, dass in einem Halbleiterelement, das eine substratvorspannungserzeugende Schaltung aufweist, dass falls einmal die Substratvorspannung Vbb erhöht wird, der Latch-up in unspezifizierten internen CMOS Schaltungen auftritt.
  • Das Anfügen einer Multi-Kollektor Typ Latch-up Schutzschaltung, welche auf einem Halbleiterelement angeordnet ist, das keine substratvorspannungserzeugende Schaltung aufweist, an einem Halbleiterelement, das eine substratvorspannungserzeugende Schaltung aufweist, verursacht einen Anstieg der Substratvorspannung Vbb wegen eines positiven Stromstosses. Die erhöhte Substratvorspannung Vbb wirkt auf eine innere interne CMOS Schaltung durch eine Metallverbindung, so dass ein Latch-up in einer inneren internen CMOS Schaltung auftritt. Dann tritt eine Latch-up Toleranz auf, die verglichen mit einem Fall, dass ein Latch-up in einer peripheren CMOS Schaltung auftritt, erniedrigt ist.
  • Andererseits fließt in einem Halbleiterelement, das eine substratvorspannungserzeugende Schaltung, aber keine Latch-up Schutzschaltung aufweist, ein Stromstoss eher in eine interne CMOS Schaltung und ein Latch-up tritt in peripheren internen CMOS-Schaltungen in der Nähe von Eingangsschaltungen eher auf.
  • Es ist notwendig die Breiten aller Basen der parasitären npn-Typ Transistoren in einer internen CMOS Schaltung zu verbreitern, so dass ein Latch-up wegen einer Latch-up Toleranz in dem gesamten Halbleiterelement, das an einem Minimumbe reich zwischen einem PMOS Tr und einem NMOS Tr abhängt, zu verhindern. Die Erweiterung der Breiten der Basen, um einen Latch-up zu verhindern, verursacht ein Ansteigen der Chipgröße und Kosten.
  • Daher wird eine Eingangsschaltung ohne die p-Typ Diode, die in dem ersten vergleichenden Beispiel beschrieben wurde, in einem Halbleiterelement genutzt, das eine substratvorspannungserzeugende Schaltung aufweist. Da die Anordnung eines parasitären Bipolartransistors durch Verwendung einer p-Typ Diode unvermeidlich ist. Solch eine Eingangsschaltung umfasst im Wesentlichen nur n-Typ Dioden. Es ist jedoch schwierig, für eine Schutzschaltung, die nur n-Typ Dioden aufweist, ausreichend Toleranz aufzuweisen. Die Gründe sind wie folgend.
  • (Drittes vergleichendes Beispiel)
  • 23 ist eine Querschnittansicht, die ein Halbleiterelement, das Diffusionsbereiche, Elektroden und parasitäre Schaltungen umfasst, entsprechend einem dritten vergleichenden Beispiel zeigt. 24 ist ein Schaltungsdiagramm, das ein Halbleiterelement entsprechend einem dritten vergleichenden Beispiel zeigt. Dieselben Bezugszeichen in den 23 und 24 und in den 19, 20, 21 und 22 bezeichnen dieselben Teile bei denen Erklärungen weggelassen wurden. Bezugnehmend auf die 23 und 24 der Figuren wird ein drittes vergleichendes Beispiel eines Halbleiterelements, das eine erste Eingangsschutzschaltung 72 und eine zweite Schutzschaltung 74, die jeweils n-Typ Dioden als elektrostatische Durchbruchsschaltung umfassen, gezeigt.
  • (Struktur)
  • Das Halbleiterelement des dritten vergleichenden Beispiels, wie in 23 gezeigt, weist eine erste Eingangsschutzschaltung 72 und eine zweite Schutzschaltung 74 in Zusammenhang mit einer internen CMOS Schaltung 12 auf.
  • Die erste Eingangsschutzschaltung 72 umfasst einen hochdotierten n-Typ Diffusionsbereich (n+) 76 und einen zweiten hochdotierten n-Typ Diffusionsbereich (n+) 78 auf dem p-Typ Substrat 10 auf. Der erste n+ Bereich 76 ist mit einem Eingangs anschluss über eine Eingangsverbindung verbunden. Der zweite n+ Bereich 78 ist an einer Versorgungsspannung VCC angeschlossen.
  • Der erste n+ Bereich 76, das p-Typ Substrat 10 und der zweite n+ Bereich 78 entsprechen jeweils einem Emitter, einer Basis und einem Kollektor eines erstes npn-Typ Bipolartransistors (erster Schutz Tr).
  • Die zweite Eingangsschutzschaltung 74 umfasst den ersten n+ Bereich 76 und einen dritten hochdotierten n-Typ Diffusionsbereich (n+) 82 auf dem p-Typ Substrat 10. Der erste n+ Bereich 76, der mit einem Eingangsanschluss über eine Eingangsverbindung verbunden ist. Der dritte n+ Bereich 82 ist an eine Massenspannung VSS angelegt. Der erste n+ Bereich 76, das p-Typ Substrat 10 und der dritte n+ Bereich 82 entsprechen jeweils einem Emitter, einer Basis und einem Kollektor eines zweiten npn-Typ Bipolartransistors (zweiter Schutz Tr).
  • (Operation)
  • Eine Operation des Halbleiterelements des dritten vergleichenden Beispiels wird im Falle in dem ein elektrostatischer negativer Stromstoss (negative Überspannung) am Eingangsanschluss 62 auftritt beschrieben.
  • Der negative Stromstoss, der von dem Eingangsanschluss 62 fließt, fließt in das Halbleiterelement durch den ersten n+ Bereich 76 der ersten Schutzschaltung 72 und der zweiten Schutzschaltung 74. Die Richtung des negativen Stromstosses ist vorwärts gerichtet für beide Basis-Emitter Sperrschichten der ersten Schutz Tr 84 und der zweiten Schutz Tr 86. Der Basisstrom der ersten Schutz Tr 84 und der zweiten Schutz Tr 86 fließt, wenn das Potential des ersten n+ Bereiches 76 eine Vorwärtsspannung Vf (ungefähr 0,6 Volt im Falle eines Silikonhalbleiters) niedriger als die des P-Typ Substrats 10 wegen des negativen Stromstosses, erniedrigt. Die ersten und zweiten Schutz Trs 84, 86 schalten durch, so dass der negative Stromstoss über einen Versorgungsspannungsanschluss („VCC" wie gezeigt in 24) als ein Kollektorstrom des ersten Schutz Tr 84 und auf einen Massenspan nungsanschluss („VSS" wie gezeigt in 24) als ein Kollektorstrom des zweiten Schutz Tr 86 entladen werden kann.
  • In dieser Hinsicht kann das Halbleiterelement entsprechend dem dritten vergleichenden Beispiel den negativen Stromstoss schnell in beide Sourceverbindungen fließen lassen, da beide npn Trs 84 und 86 die Vorwärtsspannung Vf durch den negativen Stromstoss erniedrigen und durchschalten.
  • Eine Operation des Halbleiterelements des dritten vergleichenden Beispiels wird im Falle in dem ein elektrostatischer positiver Stromstoss (positive Überspannung) an dem Eingangsanschluss 62 auftritt, beschrieben.
  • Der positive Stromstoss, der vom Eingangsanschluss 62 fließt, fließt in das Halbleiterelement durch den ersten n+ Bereich 76 beider Schutzschaltungen 72 und 74. Die Richtung des positiven Stromstosses ist für beide Basis-Emitter Sperrschichten der ersten Schutz Tr 84 und der zweiten Schutz Tr 86 rückwärts gerichtet. Es ist nötig, dass das Potential des ersten n+ Bereiches 76 durch eine Durchbruchsspannung einer pn-Sperrschicht (ungefähr 10 bis 0 Volt im Falle eines allgemeinen Halbleiterelements) höher als die Spannung des p-Typ Substrats 10 ist und die Basis-Emitter Sperrschicht durchgebrochen ist, so dass die erste Schutz Tr 84 und der zweite Schutz Tr 86 durch den positiven Stromstoss eingeschaltet werden.
  • Die Antwort der ersten und zweiten Schutz Trs 84, 86 wird bis zum Potential des ersten n+ Bereichs 76 durch die Durchbruchsspannung verzögert. Eine Überspannung wird auf die Gates der internen CMOS Schaltung angelegt während die Antwort verzögert wird. Konsequenterweise im schlechtesten Fall könnte ein Gateoxidfilm durch die Überspannung durchbrochen werden.
  • Im Allgemeinen wird ein Schutzwiderstand Rp zwischen einem Eingangsanschluss und einem Gate einer internen CMOS Schaltung angeordnet, so dass der Stromstoss, der an das Gate der internen CMOS Schaltung angelegt wird, verzögert wird, während die Antwort verzögert ist.
  • Wenn der Widerstand des Widerstands Rp größer wird, verzögert es ein Eingangssignal, das trotz einer normalen Operation übertragen wird. Daher ist es nicht geeignet für ein Halbleiterelement für Hochgeschwindigkeitsoperationen solch einen Schutzwiderstand mit hohem Widerstand anzuordnen.
  • Statt den Widerstand Rp größer zu machen, gibt es auch einen Weg einen pnp-Typ Bipolartransistor als eine Eingangsschutzschaltung durch Anwendung einer p-Typ Diode zu bilden. Der pnp-Typ Bipolartransistor kann auf einen positiven Stromstoss durch eine Vorwärtsspannung antworten. Dieses Halbleiterelement, das solch einen pnp-Typ Transistor aufweisen kann, kann eine Toleranz gegenüber einem elektrostatischen Durchbruch durch einen positiven Stromstoss aufweisen.
  • Dieser pnp-Typ Bipolartransistor, ist jedoch die p-Typ Diode, die unvermeidlich den dritten parasitären Tr 58 bildet, die oben in dem vergleichenden Beispiel 2 erwähnt wurde. Daher ist es schwierig eine Latch-up Toleranz bei der Anordnung des pnp-Typ Bipolartransistors herzustellen, wegen dem Anstieg in der Substratspannung Vbb.
  • In dieser Hinsicht, obwohl eine elektrostatische Durchbruchstoleranz gegenüber der Überspannung gehalten werden kann, kann eine Latch-up Toleranz durch das Anwenden einer p-Typ Diode in einem p-Typ Substrat als eine Eingangsschutzschaltung in einem Halbleiterelement, das eine Substratspannung aufweist, die in einer Schaltung erzeugt wird, nicht erhalten werden. Andererseits, obwohl die Latch-up Toleranz durch Nichtanwendung der p-Typ Diode erhalten werden kann, kann die elektrostatische Durchbruchstoleranz mit einer Hochgeschwindigkeitsoperation nicht erhalten werden.
  • Ferner obwohl eine elektrostatische Durchbruchstoleranz gegenüber Überspannung erhalten werden kann, kann eine Latch-up Toleranz durch Anwendung einer n-Typ Diode in einem n-Typ Substrat nicht erhalten werden. Andererseits obwohl die Latch-up Toleranz durch eine Nichtanwendung des n-Typ Diode gehalten werden kann, kann die elektrostatische Druchbruchstoleranz mit einer Hochgeschwindigkeitsoperation nicht gehalten werden.
  • (Erste bevorzugte Ausführungsform)
  • Bezugnehmend auf die 1 und die 2 wird eine bevorzugte Ausführungsform der Halbleiterelemente entsprechend der vorliegenden Erfindung gezeigt. Die 1 ist eine Querschnittansicht, die typischerweise ein Halbleiterelement zeigt, das Diffusionsbereiche, Elektroden und eine parasitäre Schaltung umfasst, entsprechend einer ersten Ausführungsform der vorliegenden Erfindung. 2 zeigt ein schematisches Musterlayout des Halbleiterelements entsprechend der ersten Ausführungsform der vorliegenden Erfindung. Die Schnittansicht der elektrostatischen Durchbruchsschutzeinheit 76 und die Latch-up Schutzeinheit 88 in 1 ist an der X-X Linie geschnitten, die in 2 gezeigt ist. In 2 wird schraffieren teilweise genutzt trotz des ebenen Musters, damit die vorliegende Erfindung leicht verstanden wird. Die gleichen Teile in der ersten Ausführungsform wie die ersten, zweiten und dritten vergleichenden Beispiele werden mit denselben Bezugszeichen gezeigt und werden bei der Beschreibung teilweise weggelassen.
  • (Struktur der ersten bevorzugten Ausführungsform)
  • Das Halbleiterelement entsprechend der ersten Ausführungsform, wie in 1 gezeigt, weist eine substratvorspannungserzeugende Schaltung 80 zum Erzeugen einer Substratvorspannung auf, die an das p-Typ Substrat 10, an die CMOS interne Schaltung 12, an das elektrostatische Durchbruchschutzelement (Toleranzelement) 74 angelegt wird, um zu verhindern, dass sich in der CMOS internen Schaltung 12 ein elektrostatischer Durchbruch ereignet und ein Latch-up Schutzelement (Schutzelement) 88, um einen Latch-up in der CMOS internen Schaltung 12 zu verhindern. Das Detail der CMOS Schaltung 12 wird weggelassen, da es dasselbe ist, wie das in dem ersten vergleichenden Beispiel. Das Toleranzelement 74 ist dasselbe wie die zweite Eingangsschutzschaltung 74 in dem dritten vergleichenden Beispiel, von dem der zweite Schutz Tr 86 wie die parasitäre Schaltung die gleiche wie die des dritten vergleichenden Beispiels ist. Das Schutzelement 88 weist einen n-Typ ersten Diffusionsbereich (Nwell) 90 auf dem p-Typ Substrat auf, welcher einen hoch dotierten n-Typ zweiten Diffusionsbereich (n+) 92 aufweist, der mit n-Typ Störstellen höher dotiert ist als die Nwell 90 und einen p-Typ dritten Diffusionsbereich 94, der von dem zweiten Diffusionsbereich 92 abgetrennt ist. Ein n-Typ vierter Diffusionsbereich (Nwell) 96 ist in einem Bereich angeordnet, der im Wesentlichen umgeben aber abgetrennt von dem ersten Diffusionsbereich 90 auf einer Oberfläche des p-Typ Substrats 10 ist. Das ebene Muster in 2 des vierten Diffusionsbereichs 96 weist eine vierseitige Form auf, die den ersten Diffusionsbereich (Nwell) 90 umfasst.
  • Der dritte Diffusionsbereich 94 ist mit einer Eingangsverbindung verbunden. Der zweite Diffusionsbereich (n+) 92 ist mit einer ersten Versorgungsverbindung verbunden, die eine Versorgungsspannung VCC von 3 Volt anlegt. Der vierte Diffusionsbereich (Nwell) 96 ist mit einer zweiten Versorgungsverbindung verbunden, die eine Massenspannung VSS von 0 Volt anlegt, welche über einen hochdotierten Diffusionsbereich (n+) 98 angelegt ist, der mit mehr n-Typ Störstellen dotiert ist als der vierte Diffusionsbereich 96.
  • In der ersten Ausführungsform ist eine interne vorspannungserzeugende Verbindung, die eine Substratvorspannung Vbb, die durch die substratvorspannungserzeugende Schaltung 80 erzeugt wird, mit dem p-Typ Substrat 10 über einen hochdotierten p-Typ Diffusionsbereich (p+) 34 am äußeren des Schutzelements 88 verbunden. Die Substratvorspannung Vbb des p-Typ Substrats 10 wird auf ein niedrigeres Potential als die Massenspannung VSS gezogen.
  • (Parasitäre Schaltung in der ersten Ausführungsform)
  • Eine parasitäre Schaltung in der ersten Ausführungsform wird wie folgt beschrieben. Die parasitären Schaltungen, die in der internen Schaltung 12 angeordnet sind und das Toleranzelement 74 sind dieselben wie die der ersten und zweiten vergleichenden Beispiele von denen die Beschreibung weggelassen wurde.
  • Bezüglich des Schutzelements 88 entsprechen der dritte Diffusionsbereich (p+) 94, der erste Diffusionsbereich (Nwell) 90 und das p-Typ Substrat 10 jeweils einem Emitter, einer Basis und einem Kollektor und bilden einen npn-Typ dritten parasitären Transistor (dritter parasitärer Tr) 100.
  • Der vierte Diffusionsbereich (Nwell) 96, das p-Typ Substrat 10 und der erste Diffusionsbereich (Nwell) 90 entsprechen jeweils einem Emitter, einer Basis und einem Kollektor und bilden einen npn-Typ vierten parasitären Transistor (vierter parasitärer Tr) 102, welcher an zwei Stellen in 1 gezeigt ist.
  • Der n-Typ Diffusionsbereich 90, der den p-Typ dritten Diffusionsbereich 94 umfasst und den zweiten Diffusionsbereich 92, das p-Typ Substrat 10 und den vierten Diffusionsbereich 96 bilden einen Halbleiter gesteuerten Gleichrichter (SCR). Insbesondere der dritte parasitäre Tr 100 und der vierte parasitäre Tr 102 bilden den parasitären SCR.
  • (Operation der ersten Ausführungsform)
  • Ein Latch-up Phänomen und die Operation des Schutzelements 88 werden mit Bezug auf den Fall beschrieben, bei dem eine positive Überspannung an dem Eingangsanschluss 62 entsprechend der ersten Ausführungsform auftritt.
  • Ein Stromstoss, der von dem Eingangsanschluss 62 fließt, fließt in das Halbleiterelement durch den dritten Diffusionsbereich (p+) 94 des Schutzelements 88. Die pn-Sperrschicht zwischen dem dritten Diffusionsbereich (p+) 94 und dem ersten Diffusionsbereich (Nwell) 90 entspricht einer Vorwärtsvorspannung für den positiven Stromstoss. Die pn-Sperrschicht entspricht zu der Zeit wenn das Potential des dritten Diffusionsbereichs (p+) 94 ansteigt einer Vorwärtsspannung Vf, die höher als die des ersten Diffusionsbereichs (Nwell) 90 ist. Dann kann der Stromstoss schnell zur Versorgungsspannung VCC als Basisstrom der dritten parasitären Tr 100 entladen werden. Konsequenterweise kann das Halbleiterelement entsprechend der ersten Ausführungsform eine transiente Spannung von einem Gate fernhalten und weist eine ausreichende elektrostatische Durchbruchstoleranz ohne einen Schutzwiderstand, der einen hohen Widerstand aufweist, auf. Die transiente Spannung, die bei dem Durchbruch auftritt, wird in dem dritten vergleichenden Beispiel beschrieben.
  • Ein Teil des Stromstosses fließt in das p-Typ Substrat 10 als ein Kollektorstrom des dritten parasitären Tr 100. Wenn das Potential des p-Typ Substrats 10 eine Vorwärtsspannung Vf höher als die des vierten Diffusionsbereichs 96, wegen dem Kollektorstrom, erhöht, wird eine Basis-Emitter-Sperrschicht des vierten parasitären Tr vorwärts vorgespannt und der Basisstrom fließt in den vierten parasitären Tr. Insbesondere wird der Stromstoss, der in das p-Typ Substrat fließt auf die Massenspannung VSS als Basisstrom der vierten parasitären Tr über den hochdotierten Diffusionsbereich (n+) 98 entladen. Der vierte Diffusionsbereich 96 ist derart angeordnet, dass dieser den ersten Diffusionsbereich (Nwell) 90, der den dritten Diffusionsbereich (p+) 94 aufweist, umgibt, so dass der Stromstoss, der in das p-Typ Substrat 10 fließt, fast von dem vierten Diffusionsbereich 96 entladen wird (der Strom entspricht dem Strom i1 in dem ersten vergleichenden Beispiel). Daher ist der Bereich, bei dem das Substratpotential Vbb durch den Stromstoss hochgezogen wird, im Wesentlichen innerhalb des Bereichs, der durch den vierten Diffusionsbereich 96 umgeben wird, begrenzt. Konsequenterweise kann das Halbleiterelement entsprechend der ersten Ausführungsform das Substratpotential des hochdotierten p-Typ Diffusionsbereichs (p+) 34 daran hindern anzusteigen, welches mit der substratvorspannungserzeugenden Schaltung 80 außerhalb des Schutzelements 88 verbunden ist.
  • Wie oben beschrieben kann der positive Stromstoss, der von dem Eingangsanschluss 62 fließt, fast als der Strom i1 innerhalb des Schutzelements 88 entladen werden, so dass der Strom i2, der in die interne Schaltung 12 fließt, reduziert werden kann und der Latch-up in der internen Schaltung 12 verhindert werden kann.
  • Andererseits, falls eine negative Überspannung von einem Eingangsanschluss eingebracht wird, wie in dem dritten vergleichenden Beispiel erwähnt, kann der negative Stromstoss schnell durch das Toleranzelement 74 entladen werden. Das Toleranzelement ist mit einem üblichen Multi-Kollektor Typ Latch-up Schutzschaltung ausgebildet, so dass der Latch-up vermieden werden kann.
  • Konsequenterweise weist das Halbleiterelement entsprechend der ersten Ausführungsform eine Toleranz des elektrostatischen Durchbruchs und des Latch-up gegenüber positiven und negativen Stromstössen auf.
  • (zweite bevorzugte Ausführungsform)
  • Bezugnehmend auf die 3 und die 4 wird eine zweite bevorzugte Ausführungsform der Halbleiterelemente entsprechend der vorliegenden Erfindung gezeigt. 3 ist eine Querschnittansicht, die ein typisches Halbleiterelement zeigt, das Diffusionsbereiche, Elektroden und eine parasitäre Schaltung enthält, entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung. 4 zeigt ein schematisches Musterlayout des Halbleiterelements entsprechend der zweiten Ausführungsform der vorliegenden Erfindung. Die Schnittansicht des elektrostatischen Durchbruchsschutzelements 124 und des Latch-up Schutzelements 126 in 3 werden an der X-X Linie wie in 4 gezeigt geschnitten. In 4 werden Feldoxidfilme 106, Elektroden usw. weggelassen und es wird teilweise schraffiert trotz der ebenen nicht geschnittenen Musteransicht, so dass die vorliegende Erfindung leicht verstanden werden kann.
  • (Struktur der zweiten Ausführungsform)
  • Das Halbleiterelement entsprechend der zweiten Ausführungsform weist einen gegengepolten Leitungstyp und eine gegengegpolte Verbindungsbeziehung zwischen der Versorgungsspannung VCC und der Massenspannung VSS zu der der ersten Ausführungsform auf.
  • Das Halbleiterelement entsprechend der zweiten Ausführungsform, wie in 3 gezeigt, weist eine substratvorspannungserzeugende Schaltung 80 zum Erzeugen einer Substratvorspannung auf, die an das n-Typ Substrat 120 angelegt, an die CMOS interne Schaltung 122, an ein elektrostatisches Durchbruchsschutzelement (Toleranzelement) 124 zum verhindern eines elektrostatischen Durchbruchs in der CMOS internen Schaltung 122 und an ein Latch-up Schutzelement (Schutzelement) 126 zum vermeiden eines Latch-up in der CMOS internen Schaltung 122, angelegt werden kann. Im Allgemeinen gibt es eine Vielzahl von internen Schaltungen (nicht in 3 gezeigt) auf dem n-Typ Substrat 120.
  • Ein n-Typ MOS Transistor (NMOS Tr) 128, der die CMOS interne Schaltung 122 darstellt, ist in einem p-Typ well Bereich (Pwell) 130 auf dem n-Typ Substrat 120 angeordnet. Die Massenspannung VSS von 0 Volt ist an das Drain (n+) 132 des NMOS Tr 128 und des Pwell 130 angelegt. Die Massenspannung VSS ist an dem Pwell 130 über einen hochdotierten p-Typ Diffusionsbereich (p+) 136 angelegt, wobei dieser mehr p-Typ Störstellen als das Pwell 130 aufweist.
  • Ein p-Typ MOS Transistor (PMOS Tr) 138, der die CMOS interne Schaltung 122 darstellt, ist auf dem n-Typ Substrat 120 angeordnet. Die Massenspannung VSS von 0 Volt ist an der Source (p+) 144 des PMOS Tr 138 und dem n-Typ Substrat 120 angelegt. Weiter wird die Versorgungsspannung Vbb an das n-Typ Substrat 120 durch einen hochdotierten n-Typ Diffusionsbereich (n+) 150 angelegt, wobei dieser mit n-Typ Störstellen höher dotiert ist als das n-Typ Substrat 120.
  • Das Toleranzelement 124 weist einen ersten p-Typ Diffusionsbereich (p+) 146 und einen zweiten p-Typ Diffusionsbereich (p+) 148 auf dem n-Typ Substrat 120 auf. Der erste p-Typ Diffusionsbereich 148 ist mit einem Eingangsanschluss über eine Eingangsverbindung verbunden. Die Versorgungsspannung VCC von 3 Volt wird an dem p-Typ Diffusionsbereich 148 angelegt.
  • Das Schutzelement 126 weist einen p-Typ ersten Diffusionsbereich (Pwell) auf dem n-Typ Substrat 120 auf. Der erste Diffusionsbereich 158 weist einen hochdotierten p-Typ zweiten Diffusionsbereich (p+) 160 auf, der mit Störstellen höher als der erste Diffusionsbereich 160 und ein n-Typ dritter Diffusionsbereich (n+) 162 dotiert ist, der von dem zweiten Diffusionsbereich 160 abgetrennt ist. Ein p-Typ vierter Diffusionsbereich (Pwell) 164 ist in einem Bereich der im Wesentlichen umrundet aber getrennt von dem ersten Diffusionsbereich 158 auf einer Oberfläche des n-Typ Substrats 120 angeordnet ist, ausgebildet.
  • Der dritte Diffusionsbereich 162 ist mit einer Eingangsverbindung verbunden. Der zweite Diffusionsbereich (p+) 160 ist mit einem Massenverbindung als eine erste Versorgungsverbindung, die die Massenspannung VSS von 0 Volt anlegt, verbunden. Der vierte Diffusionsbereich (Pwell) 164 ist mit einer Versorgungsverbindung als eine zweite Versorgungsverbindung, die die Versorgungsspannung VCC von 3 Volt anlegt über einen hochdotierten P-Typ Diffusionsbereich (P+) 166 verbunden, der höher dotiert als der vierte Diffusionsbereich 164 ist.
  • Bei der zweiten Ausführungsform wird eine interne Potentialverbindung, die an einer Substratvorspannung Vbb, die durch die substratsvorspannungerzeugende Schaltung 80 erzeugt wird, angelegt ist, mit dem n-Typ Substrat 120 über einen hochdotierten n-Typ Diffusionsbereich (n+) 50 außerhalb des Schutzelements 126 verbunden. Die Substratvorspannung Vbb des n-Typ Substrats 120 wird höher als die Versorgungsspannung VCC gezogen.
  • (Parasitäre Schaltung der zweiten Ausführungsform)
  • Eine parasitäre Schaltung der zweiten Ausführungsform wird wie folgt beschrieben. Ein npn und pnp Leitungstyp in der parasitären Schaltung entsprechend der zweiten Ausführungsform ist der gegengerichtete Leitungstyp in der ersten Ausführungsform.
  • In der zweiten Ausführungsform entsprechen der Drain (n+) 132 des NMOS Tr in der internen Schaltung 122, das Pwell 130 und das n-Typ Substrat 120 jeweils einem Emitter, einer Basis und einem Kollektor und stellen einen npn-Typ ersten parasitären Tr 168 dar. Die Basis des ersten parasitären Tr 168 ist mit einer Massenspannung über den hochdotierten p-Typ Diffusionsbereich (p+) 136 in dem Pwell 130 der internen Schaltung 122 verbunden. Ein parasitärer Wellwiderstand R1 170 ist zwischen der Basis und dem p-Typ hochdotierten Diffusionsbereich (p+) 136 angeordnet.
  • Die Source (n+) 146 des PMOS Tr 138 in der internen Schaltung 122, das n-Typ Substrat 120 und das Pwell 130 entsprechen jeweils einem Emitter, einer Basis und einem Kollektor und stellen einen pnp-Typ zweiten parasitären Tr 172 dar.
  • Der p-Typ erste Diffusionsbereich (p+) 146 in dem Toleranzelement 124, das n-Typ Substrat 120 und der und der p-Typ zweite Diffusionsbereich (p+) 148 entsprechen jeweils einem Emitter, einer Basis und einem Kollektor und stellen einen fünften parasitären Bipolar Tr 152 dar.
  • Der dritte Diffusionsbereich (n+) 162 in dem Schutzelement 126, der erste Diffusionsbereich (Pwell) 158 und das n-Typ Substrat 120 entsprechen jeweils einem Emitter, einer Basis und einem Kollektor und stellen einen npn-Typ dritten parasitären Tr 154 dar.
  • Der vierte Diffusionsbereich (Pwell) 164, das n-Typ Substrat 120 und der erste Diffusionsbereich (Pwell) 158 entsprechen einem Emitter, einer Basis und einem Kollektor und stellen einen pnp-Typ vierten parasitären Tr 156 dar.
  • Der n-Typ dritte Diffusionsbereich (n+) 162, der p-Typ erste Diffusionsbereich (Pwell) 158 umfassend den zweiten Diffusionsbereich (p+) 160, das n-Typ Substrat 120 und den p-Typ vierten Diffusionsbereich (Pwell) 164 bilden ein SCR Element. Insbesondere das dritte parasitäre Tr 154 und das vierte parasitäre Tr 156 bilden einen parasitären SCR (Halbleiter gesteuerter Gleichrichter).
  • (Operation der zweiten Ausführungsform)
  • (im Falle einer negativen Überspannung)
  • Eine Operation eines Latch-up Phänomens und das Schutzelement 126 werden mit Bezug auf den Fall einer negativen Überspannung, die in dem Eingangsanschluss in dem Halbleiterelement entsprechend der zweiten Ausführungsform auftritt, beschrieben. Die Richtung des Stromstosses i1 und i2, wenn die negative Überspannung auftritt, ist entgegengesetzt zu der der Stromstösse i1 und i2, die in 1 gezeigt sind.
  • Der negative Stromstoss, der von dem Eingangsanschluss 62 fließt, fließt in das Halbleiterelement durch den dritten Diffusionsbereich (n+) 162 des Schutzelements 126. In diesem Fall entspricht die pn-Sperrschicht zwischen dem dritten Diffusionsbereich (n+) 162 und dem ersten Diffusionsbereich (Pwell) 158 einer Vorwärtsvorspannung für die negative Überspannung. Die pn-Sperrschicht antwortet zu der Zeit wenn das Potential des dritten Diffusionsbereichs (n+) 162 absinkt, einer Vorwärtsspannung Vf, die kleiner als diejenige des ersten Diffusionsbereichs (Pwell) 158 ist. Dann kann der Stromstoss schnell zur Massenspannung VSS als Basisstrom des dritten parasitären Tr 154 entladen werden. Konsequenterweise kann das Halbleiterelement entsprechend der zweiten Ausführungsform eine transiente Spannung daran hindern an ein Gate angelegt zu werden und weist eine ausreichende elektrostatische Durchbruchstoleranz ohne einen Schutzwiderstand auf, der einen großen Widerstand aufweist. Die transiente Spannung, die bei dem Durchbruch auftritt, wird in dem dritten vergleichenden Beispiel beschrieben.
  • Ein Teil des Stromstosses fließt in das n-Typ Substrat 120 als ein Kollektorstrom des dritten parasitären Tr 154. Wenn das Potential des n-Typ Substrats 120 absinkt wird eine Vorwärtsspannung Vf, die kleiner als die des vierten Diffusionsbereichs 164 ist, und eine Basis-Emittersperrschicht des vierten parasitären Tr werden vorwärts vorgespannt und der Basisstrom fließt in den vierten parasitären Tr. Insbesondere der Stromstoss, der in das n-Typ Substrat 120 fließt, wird zur Spannungsquelle VCC als Basisstrom des vierten parasitären Tr über den hochdotierten Diffusionsbereich (p+) 166 entladen. Der vierte Diffusionsbereich 164 ist derart ausgebildet, wobei der erste Diffusionsbereich (Pwell) 158 umfasst wird, der den dritten Diffusionsbereich (n+) 162 aufweist, so dass der Stromstoss, der in das n-Typ Substrat 120 fließt fast von dem vierten Diffusionsbereich 164 entladen wird (der Strom entspricht dem Strom i1 in dem ersten vergleichenden Beispiel). Daher wird der Bereich in dem das Substratpotential Vbb durch den Stromstoss heruntergezogen wird im Wesentlichen begrenzt innerhalb des Bereichs, der durch den vierten Diffusionsbereich 164 umfasst wird. Konsequenterweise kann das Halbleiterelement entsprechend der zweiten Ausführungsform das Substratpotential des hoch dotierten n-Typ Diffusionsbereichs (n+) 150 daran hindern, abzusinken, welches mit der substratvorspannungserzeugenden Schaltung 80 außerhalb des Schutzelements 126 verbunden ist.
  • Wie oben beschrieben, kann der negative Stromstoss, der aus dem Eingangsanschluss 62 fließt, fast als Strom i1 innerhalb des Schutzelements 126 entladen werden, so dass der Strom i2, der in die interne Schaltung 122 fließt reduziert werden kann und der Latch-up in der internen Schaltung 122 verhindert werden kann.
  • (Im Falle eines positiven Stromstosses)
  • Eine Operation des Halbleiterelements entsprechend der zweiten Ausführungsform wird mit Bezug auf den Fall einer positiven Überspannung, die von einem Eingangsanschluss 62 kommt, beschrieben.
  • Der positive Stromstoss, der aus dem Eingangsanschluss 62 fließt, fließt in das Halbleiterelement über den p-Typ ersten Diffusionsbereich (p+) 146 des Toleranzelements 124. Die Richtung des positiven Stromstosses entspricht einer vorwärts gerichteten Vorspannung für die Basis-Emittersperrschicht des fünften parasitären Tr 152. Der fünfte parasitäre Tr 152 wird durch den positiven Stromstoss zu einer Zeit wenn das Potential des p-Typ ersten Diffusionsbereichs (p+) 164 eine Vorwärtsspannung Vf höher als die des n-Typ Substrats 120 übersteigt, eingeschaltet. Dann kann der Stromstoss schnell auf eine Versorgungsspannungquelle VCC in 3 als Kollektorstrom des fünften parasitären Tr 152 entladen werden. Konsequenterweise kann das Halbleiterelement entsprechend der zweiten Ausführungsform ausreichende Toleranz erhalten. Ferner wird das Toleranzelement mit einem üblichen Multikollektor Typ Latch-up Schutzschaltung ausgebildet, so dass der Latch-up daran gehindert werden kann, im Fall des positiven Stromstosses aufzutreten. Konsequenterweise weist das Halbleiterelement entsprechend der zweiten Ausführungsform eine Toleranz des elektrostatischen Durchbruchs und des Latch-up gegenüber positiven und negativen Stromstössen auf.
  • (Dritte bevorzugte Ausführungsform)
  • Bezugnehmend auf die 5 und die 6 wird eine dritte bevorzugte Ausführungsform der Halbleiterelemente entsprechend der vorliegenden Erfindung gezeigt. 5 ist eine Querschnittansicht, die typischerweise ein Halbleiterelement, das Diffusionsbereiche, Elektroden und eine parasitäre Schaltung entsprechend einer dritten Ausführungsform der vorliegenden Erfindung umfasst. 6 zeigt ein schematisches Musterlayout eines Halbleiterelements entsprechend der dritten Ausführungsform der vorliegenden Erfindung. Die Schnittansicht des elektrostatischen Durchbruchsschutzelements 74 und des Latch-up Schutzelements 88 in 5 ist an der x-x Linie wie in 6 gezeigt geschnitten. In 6 werden Feldoxidfilme 106, Elektroden usw. weggelassen und es wird teilweise schraffiert, trotz des ebenen Musters, die keine Schnittansicht ist, damit die vorliegende Erfindung leicht verstanden werden kann.
  • Das Halbleiterelement entsprechend der dritten Ausführungsform weist die selbe Struktur wie das Halbleiterelement entsprechend der ersten Ausführungsform ausgenommen einer Gateelektrode 174 eines MOS Tr auf einem Gateoxidfilm (in der 5 nicht gezeigt) in einem ersten Diffusionsbereich 90 zwischen einem zweiten Diffusionsbereich 92 und einem dritten Diffusionsbereich 94 in dem Schutzelement 88 auf. Dieselben Teile der dritten Ausführungsform wie die der ersten Ausführungsform werden mit denselben Bezugszeichen gezeigt und werden in der Erklärung teilweise weggelassen. Eine Erklärung einer Operation der dritten Ausführungsform im Falle einer Überspannung wird weggelassen, da es dieselbe wie die der ersten Ausführungsform ist.
  • In dem Halbleiterelement entsprechend der dritten Ausführungsform stellen der zweite Diffusionsbereich 92 und der dritte Diffusionsbereich 94 jeweils eine Source und einen Drain eines MOS Tr dar. Eine Versorgungsspannung VCC von 3 Volt wird an die Gateelektrode 174 angelegt. Der Kanal unter der Gateelektrode 174 wird geschlossen gehalten (off). Konsequenterweise werden der zweite Diffusionsbereich 92 und der dritte Diffusionsbereich 94 durch die Gateelektrode 174 voneinander getrennt.
  • Der Abstand zwischen dem zweiten Diffusionsbereich 92 und dem dritten Diffusionsbereich 94, um diese voneinander zu trennen, kann kleiner gehalten werden wie bei Anordnung des Feldoxidfilm 106 entsprechend der ersten Ausführungsform, durch Anordnung der Gateelektrode 174. Konsequenterweise kann der Bereich, der durch ein Latch-up-Schutzelement eingenommen wird, reduziert werden.
  • (Vierte bevorzugte Ausführungsform)
  • Bezugnehmend auf die 7 und die 8 wird eine vierte bevorzugte Ausführungsform der Halbleiterelemente entsprechend der vorliegenden Erfindung gezeigt. 7 ist eine Querschnittsansicht, die typischerweise ein Halbleiterelement umfassend Diffusionsbereiche, Elektroden und eine parasitäre Schaltung entsprechend einer vierten Ausführungsform der vorliegenden Erfindung zeigt. 8 zeigt ein schematisches Musterlayout des Halbleiterelements entsprechend der vierten Ausführungsform der vorliegenden Erfindung. Die Schnittansicht der elektrostatischen Durchbruchsschutzelemente 124 und des Latch-up-Schutzelements 126 in 7 wird durch Schnitt an der X-X Linie wie in 8 gezeigt, erhalten. In 8 werden die Feldoxidfilme 106, Elektroden etc. weggelassen und eine Schraffur wird teilweise genutzt, trotz des ebenen Musters, das keine Schnittansicht ist, damit die vorliegende Erfindung leicht verstanden werden kann.
  • Das Halbleiterelement entsprechend der vierten Ausführungsform weist die selbe Struktur wie das Halbleiterelement entsprechend der zweiten Ausführungsform auf, bis auf eine Gateelektrode 174 eine MOS Tr auf einem Gateoxidfilm 188 in einem ersten Diffusionsbereich 158 zwischen einem zweiten Diffusionsbereich 160 und einem dritten Diffusionsbereich 162 in dem Schutzelement 126. Dieselben Teile in der vierten Ausführungsform wie in der zweiten Ausführungsform werden mit denselben Bezugszeichen gezeigt und sind in dieser Erklärung teilweise weggelassen worden. Eine Erklärung der Operation der vierten Ausführungsform im Falle einer Überspannung wird weggelassen, da diese dieselbe wie bei der zweiten Ausführungsform ist.
  • In dem Halbleiterelement entsprechend der vierten Ausführungsform, weisen der zweite Diffusionsbereich 160 und der dritte Diffusionsbereich 162 jeweils ähnliche Strukturen mit einer Source und einem Drain eines MOS Tr auf. Eine Massenspannung VSS von 0 Volt wird an die Gateelektrode 174 angelegt. Der Kanal unter der Gateelektrode 174 wird geschlossen gehalten (off), so dass der zweite Diffusionsbereich 160 und der dritte Diffusionsbereich 162 durch die Gateelektrode 174 voneinander getrennt sind.
  • Der Abstand zwischen dem zweiten Diffusionsbereich 160 und dem dritten Diffusionsbereich 162, um diese von einander zutrennen, kann kleiner gehalten werden wie falls der Feldoxidfilm 106 entsprechend der ersten Ausführungsform angeordnet wäre durch Anordnung der Gateelektrode 174. Konsequenterweise kann der Bereich, der durch ein Latch-up-Schutzelement eingenommen wird, verringert werden.
  • (Fünfte bevorzugte Ausfürhungsform)
  • Bezugnehmend auf die 9 und die 10 wird eine fünfte bevorzugte Ausführungsform des Halbleiterelements entsprechend der vorliegenden Erfindung gezeigt. 9 ist eine Querschnittsansicht, die typischerweise ein Halbleiterelement umfassend Diffusionsbereiche, Elektroden und eine parasitäre Schaltung entsprechend einer fünften Ausführungsform der vorliegenden Erfindung zeigt. 10 zeigt ein schematisches Musterlayout des Halbleiterelements entsprechend der fünften Ausführungsform der vorliegenden Erfindung. Die Schnittansicht des Toleranzelements 74 und des Schutzelements 88 in 9 wird erhalten durch Schnitt an der X-X Linie wie in 10 gezeigt. In der 10 werden die Feldoxidfilme 106, Elektroden etc. weggelassen und die Schraffur wird teilweise genutzt trotz des ebenen Musters, das keine Schnittansicht ist, so dass die vorliegende Erfindung leicht verstanden werden kann.
  • Das Halbleiterelement entsprechend der fünften Ausführungsform weist die selbe Struktur wie das Halbleiterelement entsprechend der ersten Ausführungsform auf, bis auf den vierten Diffusionsbereich 96 in dem Schutzelement 88, das einen Kollektor in einem npn-Typ parasitären Bipolar Tr darstellt. Dieselben Teile in der fünften Ausführungsform wie in der ersten Ausführungsform werden mit denselben Bezugszeichen gezeigt und werden in der Beschreibung weggelassen. Eine Beschreibung einer Operation der fünften Ausführungsform im Falle einer Überspannung wird, da es dieselbe ist wie bei der ersten Ausführungsform, weggelassen.
  • In dem Halbleiterelement entsprechend der fünften Ausführungsform wirkt der vierte Diffusionsbereich 96 in dem Schutzelement 88, welcher mit einer Massensourcespannung VSS durch den hochdotierten Diffusionsbereich 98 verbunden ist, ebenso wie der zweite n-Typ Diffusionsbereich 82 in dem Toleranzelement 74 entsprechend der ersten Ausführungsform die in der 1 gezeigt ist. Der erste n-Typ Diffusionsbereich 76, das p-Typ Substrat 10 und der vierte Diffusionsbereich 96 entsprechen jeweils einem Emitter, einer Basis und einem Kollektor und bilden einen npn-Typ parasitären Bipolar Tr 86a. Ein negativer Stromstoss, der von einem Eingangsanschluss fließt, entspricht einer Vorwärtsvorspannung für den parasitären Bipolar Tr 86a. Konsequenterweise dient der parasitäre Bipolar Tr 86a dem gleichen Zweck wie das Toleranzelement 74.
  • In der fünften Ausführungsform dient der vierte Diffusionsbereich 96 dem gleichen Zweck wie das Schutzelement 88 und der zweite n-Typ Diffusionsbereich 82 des Toleranzelements 74 in der ersten Ausführungsform. Konsequenterweise kann der Bereich, der durch das Schutzelement und das Toleranzelement eingenommen wird, kleiner als das des Halbleiterelements entsprechend der ersten Ausführungsform verringert werden, wobei die Latch-up-Toleranz und die elektrostatische Durchbruchstoleranz gehalten wird.
  • (Sechste bevorzugte Ausführungsform)
  • Bezugnehmend auf die 11 und die 12 wird eine sechste bevorzugte Ausführungsform der Halbleiterelemente entsprechend der vorliegenden Erfindung gezeigt. 11 ist eine Querschnittsansicht, die typischerweise ein Halbleiterelement umfassend Diffusionsbereiche, Elektroden und eine parasitäre Schaltung zeigt, entsprechend einer sechsten Ausführungsform der vorliegenden Erfindung. 12 zeigt ein schematisches Musterlayout des Halbleiterelements entsprechend der sechsten Ausführungsform der vorliegenden Erfindung. Die Schnittansicht des elektrostatischen Druchbruchsschutzelements 124 und des Latch-up-Schutzelements 126 in 10 ist an der X-X Linie geschnitten wie in 12 gezeigt. In 12 werden die Feldoxidfilme 106, die Elektroden etc. weggelassen und die Schraffur wird teilweise genutzt, trotz des ebenen Musters, das keine Schnittansicht darstellt, so dass die vorliegende Erfindung leicht verstanden werden kann.
  • Das Halbleiterelement entsprechend der sechsten Ausführungsform weist dieselbe Struktur wie das Halbleiterelement entsprechend der zweiten Ausführungsform auf, bis auf den vierten Diffusionsbereich 164 dem Schutzelement 126, das einen Kollektor in dem pnp-Typ parasitären Bipolar-Tr darstellt. Dieselben Teile in der sechsten Ausführungsform wie in der zweiten Ausführungsform werden mit denselben Bezugszeichen dargestellt und werden bei dieser Erklärung weggelassen. Eine Erklärung der Operation der sechsten Ausführungsform im Falle einer Überspannung wird, da es die selbe wie bei der zweiten Ausführungsform ist, weggelassen.
  • In dem Halbleiterelement entsprechend der sechsten Ausführungsform wirkt der vierte Diffusionsbereich 164 in dem Schutzelement 126, welcher mit einer Versorgungssourcespannung VCC über den hochdotierten Diffusionsbereich 166 verbunden ist, ebenso wie der zweite p-Typ Diffusionsbereich 148 in dem Toleranzelement 124 entsprechend der zweiten Ausführungsform die in 3 gezeigt ist. Der erste p-Typ Diffusionsbereich 146, das n-Typ Substrat 120 und der vierte Diffusionsbereich 164 entsprechen jeweils einem Emitter, einer Basis und einem Kollektor und bilden einen pnp-Typ parasitären Bipolar Tr 152a. Ein positiver Stromstoss, der von einem Eingangsanschluss fließt, entspricht einer Vorwärtsvorspannung für den parasitären Bipolar Tr 152a. Konsequenterweise dient der parasitäre Bipolar Tr 152a dem gleichen Zweck wie das Toleranzelement 124.
  • In der sechsten Ausführungsform, dient der vierte Diffusionsbereich 164 sowohl als Schutzelement 126 wie als zweiter n-Typ Diffusionsbereich 82 des Toleranzelements 124 in der zweiten Ausführungsform. Konsequenterweise kann der Bereich, der durch das Schutzelement und das Toleranzelement eingenommen wird, kleiner als das des Halbleiterelements entsprechend der zweiten Ausführungsform ausgebildet werden, wobei die Latch-up-Toleranz und die elektrostatische Durchbruchstoleranz gehalten werden kann.
  • (Siebte bevorzugte Ausführungsform)
  • Bezugnehmend auf die 13, die 14 und die 15 wird eine siebte bevorzugte Ausführungsform der Halbleiterelemente entsprechend der vorliegenden Erfindung gezeigt. 13 zeigt ein schematisches Musterlayout des Halbleiterelements entsprechend der siebten Ausführungsform der vorliegenden Erfindung. In 13 werden die Feldoxidfilme 106 etc. weggelassen, so dass die vorliegende Erfindung leicht verstanden werden kann.
  • 14 ist eine Querschnittsansicht, die typischerweise ein Halbleiterelement umfassend Diffusionsbereiche, Elektroden und eine parasitäre Schaltung zeigt, entsprechend einer siebten Ausführungsform der vorliegenden Erfindung, die an der A-A Linie wie in 13 gezeigt geschnitten ist. 15 ist eine Querschnittsansicht, die typischerweise ein Halbleiterelement umfassend Diffusionsbereiche und Elektroden entsprechend einer siebten Ausführungsform der vorliegenden Erfindung zeigt, die an der B-B Linie wie in 13 gezeigt geschnitten ist.
  • Das Halbleiterelement entsprechend der siebten Ausführungsform weist dieselbe Struktur wie das Halbleiterelement entsprechend der ersten Ausführungsform auf, bis auf einen Widerstand zur Vermeidung eines elektrostatischen Durchbruchs, welcher mit einem Teil des dritten Diffusionsbereichs in dem Schutzelement 88 (siehe 1) gebildet wird. Dieselben Teile in der siebten Ausführungsform wie in der ersten Ausführungsform werden mit denselben Bezugszeichen gezeigt und werden in dieser Beschreibung weggelassen. Eine Beschreibung der Operation der siebten Ausführungsform im Falle einer Überspannung wird weggelassen, da sie dieselbe ist wie die bei der ersten Ausführungsform.
  • In dem Halbleiterelement entsprechend der siebten Ausführungsform ist eine Steuerverbindung 180, die elektrisch mit einer Gateelektrode in einer CMOS internen Schaltung verbunden ist, elektrisch mit dem dritten Diffusionsbereich 94 in dem Schutzelement 88 verbunden. Die Steuerverbindung (metallische Verbindung zur Verbindung von Gates) 180 ist mit dem dritten Diffusionsbereich 94 über einen ersten Verbindungsdurchbruch 182 verbunden. Der dritte Diffusionsbereich 94 ist mit einer Eingangsverbindung 184, die mit einem Eingangsanschluss über einen zweiten Verbindungsdurchbruch 186 verbunden ist, verbunden.
  • Ein Teil des dritten Diffusionsbereichs 94 zwischen dem ersten Verbindungsdurchbruch 182 und dem zweiten Verbindungsdurchbruch 186 wird als Widerstand zur Verhinderung eines elektrostatischen Durchbruchs (Eingangsschutzwiderstand) 188 wie in 15 gezeigt, genutzt.
  • Das Halbleiterelement entsprechend der siebten Ausführungsform weist den Eingangsschutzwiderstand 188 der einfachsten Struktur als Widerstand zur Verhinderung des elektrostatischen Durchbruchs auf.
  • Der Eingangsschutzwiderstand 188 verzögert ein Erreichen einer positiven Überspannung eines Gateoxidfilms in einer CMOS internen Schaltung. Die Verzögerungszeit des Eingangsschutzwiderstands 188 kann durch Ändern der Größe des Eingangsschutzwiderstands 188 verändert werden, so dass eine normale Signalübertragung eines Halbleiterelements nicht beeinflusst wird.
  • In den 13, 14 und 15 zeigen 190 und 192 jeweils Metallverbindungen zur Verbindung mit einer Massensourcespannung VSS und einer Versorgungssourcespannung VCC. Die Metallverbindung 190 zur Verbindung mit VSS ist mit dem vierten Diffusionsbereich 98 durch einen Verbindungsdurchbruch 196 verbunden, der durch einen isolierenden Layer 194 führt. Die Metallverbindung 192 zur Verbindung mit der VCC wird mit dem zweiten Diffusionsbereich 92 über einen Verbindungsdurchbruch 196 verbunden, die durch einen isolierenden Layer 194 führt, verbunden. Ein Oberflächenschutzlayer 198 ist auf der Oberfläche ausgebildet.
  • Das Halbleiterelement entsprechend der siebten Ausführungsform, die in 14 gezeigt ist, weist einen dritten parasitären Tr 100 und einen vierten parasitären 102 auf.
  • Das Halbleiterelement entsprechend der siebten Ausführungsform weist ein Element zur Verhinderung des elektrostatischen Durchbruchs in dem Schutzelement 88 auf, so dass der Eingangsschutzwiderstand 188 davor bewahrt wird eine neue Quelle eines Latch-up Triggerstroms zu werden.
  • In der siebten Ausführungsform werden beide der dritte Diffusionsbereich 94 in dem Schutzelement 88 und der Eingangsschutzwiderstand 188 in der einfachsten Struktur als Toleranzelement in einem Diffusionsbereich angeordnet, so dass dieses Halbleiterelement eine elektrostatische Durchbruchstoleranz ohne Reduzierung einer Latch-up-Toleranz aufweist.
  • (Achte bevorzugte Ausführungsform)
  • Bezugnehmend auf die 16, 17 und 18 wird eine achte bevorzugte Ausführungsform der Halbleiterelemente entsprechend der vorliegenden Erfindung gezeigt. 16 zeigt ein schematisches Musterlayout des Halbleiterelements entsprechend der achten Ausführungsform der vorliegenden Erfindung. In 16 werden die Feldoxidfilme 106 etc. weggelassen, so dass die vorliegende Erfindung leicht verstanden werden kann.
  • 17 ist eine Querschnittsansicht, die typischerweise ein Halbleiterelement umfassend Diffusionsbereiche, Elektroden und eine parasitäre Schaltung zeigt, entsprechend einer achten Ausführungsform der vorliegenden Erfindung, die an der A-A Linie wie in 16 gezeigt, geschnitten wurde.
  • 18 ist eine Querschnittsansicht die typischerweise ein Halbleiterelement umfassend Diffusionsbereiche und Elektroden entsprechend einer siebten Ausführungsform der vorliegenden Erfindung zeigt, die an der B-B Linie, wie in 16 gezeigt, geschnitten ist.
  • Das Halbleiterelement entsprechend der achten Ausführungsform weist die selbe Struktur wie das Halbleiterelement entsprechend der zweiten Ausführungsform auf, bis auf einen Widerstand zur Vermeidung eines elektrostatischen Durchbruchs, welcher mit einem Teil des dritten Diffusionsbereichs in dem Schutzelement 126 (siehe 3) gebildet wird. Die gleichen Teile der achten Ausführungsform wie in der zweiten Ausführungsform werden mit den selben Bezugszeichen gezeigt und werden in dieser Beschreibung weggelassen. Eine Beschreibung einer Operation der achten Ausführungsform im Falle einer Überspannung wird weggelassen, da diese dieselbe ist, wie bei der zweiten Ausführungsform.
  • In dem Halbleiterelement entsprechend der achten Ausführungsform wird eine Steuerverbindung 180, die mit einer Gateelektrode in einer CMOS internen Schaltung elektrisch verbunden ist, mit dem dritten Diffusionsbereich 162 in dem Schutzelement 126 elektrisch verbunden. Die Steuerverbindung (metallische Verbindung zur Verbindung von Gates) 180 wird mit dem dritten Diffusionsbereich 162 über einen ersten Verbindungsdruchbruch 182 verbunden. Der dritte Diffusionsbereich 162 ist mit einer Eingangsverbindung 184, die mit einem Eingangsanschluss über ein zweiten Verbindungsdurchbruch 186 verbunden ist, verbunden.
  • Ein Teil des dritten Diffusionsbereichs 162 zwischen dem ersten Verbindungsdurchbruch 182 und dem zweiten Verbindungsdurchbruch 186 wird als Widerstand zur Verhinderung eines elektrostatischen Durchbruchs (Eingangsschutzwiderstand) 188, wie in 18 gezeigt, genutzt.
  • Das Halbleiterelement entsprechend der achten Ausführungsform weist den Eingangsschutzwiderstand 188 der einfachsten Struktur als ein Widerstand zur Verhinderung des elektrostatischen Durchbruchs auf.
  • Der Eingangsschutzwiderstand 188 verzögert das Anlegen einer positiven Überspannung an den Gateoxidfilm in einer CMOS internen Schaltung. Die Verzögerungszeit des Eingangsschutzwiderstands 188 ist durch Änderung der Größe des Eingangsschutzwiderstands 188 änderbar, so dass eine normale Signalübertragung eines Halbleiterelements nicht beeinflusst wird.
  • In den 16, 17 und 18, zeigen 190 und 192 jeweils Metallverbindungen zur Verbindung mit einer Massensourcespannung VSS und einer Versorungssourcespannung VCC. Die Metallverbindung 190 zum Verbinden mit der VSS wird mit dem zweiten Diffusionsbereich 160 über einen Verbindungsdurchbruch 196, der durch einen isolierenden Layer 194 führt, verbunden. Die Metallverbindung 192 zur Verbindung 192 zur Verbindung mit der VCC wird mit dem vierten Diffusionsbereich 166 durch einen Verbindungsdurchbruch 196, der durch eine einen isolierenden Layer 194 führt, verbunden. Einen Oberflächenschutzlayer 198 ist auf der Oberfläche ausgebildet.
  • Das Halbleiterelement entsprechend der achten Ausführungsform, das in 17 gezeigt ist, weist einen dritten parasitären Tr 154 und einen vierten parasitären Tr 156 auf.
  • Das Halbleiterelement entsprechend der achten Ausführungsform weist ein Element zur Vermeidung des elektrostatischen Durchbruchs in dem Schutzelement 126 auf, so dass der Eingangsschutzwiderstand 188 daran gehindert wird, eine neue Quelle eines Latch-up Triggerstroms zu bilden.
  • In der achten Ausfürhungsform sind sowohl der dritte Diffusionsbereich 162 in dem Schutzelement 126 als auch der Eingangsschutzwiderstand 188 der einfachsten Struktur als ein Toleranzelement in einem Diffusionsbereich angeordnet, so dass dieses Halbleiterelement eine elektrostatische Durchbruchstoleranz ohne Reduzierung einer Latch-up-Toleranz aufweist.
  • Während die vorliegende Erfindung mit Bezug auf die besonderen beschreibenden Ausführungsformen gezeigt wurde, ist diese durch diese Ausführungsformen nicht beschränkt, sondern nur durch die angefügten Ansprüche. Z. B. muss der vierte Diffusionsbereich, der den ganzen ersten Diffusionsbereich auf der Oberfläche des Substrats umfasst, nicht derart ausgebildet sein, dass er den ganzen Diffusionsbereich umfasst, sondern kann als ein ebenes Muster einer „U"-Form ausgebildet sein.
  • Zusammenfassend stellt die vorliegende Erfindung ein Halbleiterelement zur Verfügung, das ermöglicht, dass ein Stromstoss von einer Eingangsverbindung zu einer ersten oder zweiten Versorgungssourcespannungverbindung über den SCR, welcher der parasitäre Bipolar Tr in dem Schutzelement ist, fließt. Konsequenterweise verringert das Halbleiterelement den Stromstoss, der in eine CMOS interne Schaltung fließt und weist eine Latch-up-Toleranz und eine elektrostatische Durchbruchstoleranz auf, ohne die Operationsgeschwindigkeit zu erniedrigen. Ferner kann der Bereich, der durch das Schutzelement eingenommen wird, verringert werden da, der Abstand zwischen dem zweiten und dem dritten Diffusionsbereich, welche durch eine Gateelektrode getrennt werden, kleiner als der Abstand der durch einen Feldoxidfilm gebildet wird, gehalten werden kann.

Claims (9)

  1. Halbleiterschaltung umfassend eine Substratvorspannung erzeugende Schaltung (80) zum Erzeugen einer Substratvorspannung, die an ein Halbleitersubstrat (10, 120) eines ersten leitenden Typs angelegt wird, eine CMOS-Schaltung (12, 122), die auf dem Halbleitersubstrat (10, 120) ausgebildet ist und eine erste Schutzschaltung (88. 126), die auf dem Halbleitersubstrat (10, 120) ausgebildet ist, um einen Latch-Up-Effekt in der CMOS-Schaltung (12, 122) zu verhindern, wobei die erste Schutzschaltung (88. 126) umfasst: einen ersten Diffusionsbereich eines zweiten leitenden Typs (90, 158), der auf dem Substrat (10, 120) ausgebildet ist; einen zweiten Diffusionsbereich des zweiten leitenden Typs (92, 160), der höher dotiert ist, als der erste Diffusionsbereich (90, 158), der in dem ersten Diffusionsbereich (90, 158) ausgebildet ist; einen dritten Diffusionsbereich des ersten leitenden (94, 162) Typs, der getrennt von dem zweiten Diffusionsbereich (92, 160) in dem ersten Diffusionsbereich (90, 158) ausgebildet ist; und einen vierten Diffusionsbereich des zweiten leitenden Typs (96, 164), der den ersten Diffusionsbereich (90, 158) umschließt, der getrennt von dem ersten Diffusionsbereich auf der Oberfläche des Substrats (10, 120) ausgebildet ist; wobei der zweite Diffusionsbereich (92, 160) elektrisch an eine erste Versorgungsspannung, VCC, anschließbar ist, wobei der dritte Diffusionsbereich (94, 162) elektrisch mit einer Eingangsleitung (Input) verbunden ist, und der vierte Diffusionsbereich an einer zweiten Versorgungsspannung, VSS, anschließbar ist, die ein unterschiedliches Potential zu der ersten Versorgungsspannung, VCC, aufweist und das Substrat (10, 120) mit der Substratvorspannung erzeu genden Schaltung (80) an der Außenseite der ersten Schutzschaltung (88, 126) elektrisch angeschlossen ist.
  2. Halbleiterschaltung nach Anspruch 1, wobei die erste Schutzschaltung (88. 126) ferner eine Steuergateelektrode umfasst, die in dem ersten Diffusionsbereich (90, 158) zwischen dem zweiten Diffusionsbereich (92, 160) und dem dritten Diffusionsbereich (94, 162) ausgebildet ist.
  3. Halbleiterschaltung nach Anspruch 1, ferner umfassend eine zweite Schutzschaltung, welche durch einen Bipolartransistor verkörpert wird, und wobei der vierte Diffusionsbereich (96, 164) als Kollektor des Bipolartransistors einsetzbar ist.
  4. Halbleiterschaltung nach Anspruch 1, wobei ferner ein Schutzwiderstand als zweite Schutzschaltung umfasst wird, um einen elektrostatischen Durchbruch in der CMOS-Schaltung zu verhindern, wobei der Schutzwiderstand durch die Verwendung eines Teils des dritten Diffusionsbereichs (94, 162) ausgebildet ist.
  5. Halbleiterschaltung nach Anspruch 4, wobei der Schutzwiderstand eine erste Elektrode in dem dritten Diffusionsbereich (94, 162) umfasst und elektrisch mit einer Steuergateelektrode in der CMOS-Schaltung verbunden ist und eine zweite Elektrode in dem dritten Diffusionsbereich (94, 162) mit der Eingangsleitung verbunden ist und ein Teil des dritten Diffusionsbereichs (94, 162) zwischen der ersten Elektrode und der zweiten Elektrode als Schutzwiderstand der zweiten Schutzschaltung einsetzbar ist.
  6. Halbleiterschaltung nach Anspruch 1 umfassend eine halbleitergesteuerte Gleichrichtervorrichtung (154, 156), um einen Latch-Up-Effekt in der CMOS-Schaltung zu verhindern und eine zweite Schutzschaltung (74, 124), um einen elektrostatischen Durchbruch in der CMOS-Schaltung (12, 122) zu verhindern.
  7. Halbleiterschaltung nach Anspruch 6, wobei die halbleitergesteuerte Gleichrichtervorrichtung ferner einen Bipolartransistor umfasst und der dritte Diffusionsbereich als ein Kollektor des Bipolartransistors einsetzbar ist.
  8. Halbleiterschaltung nach Anspruch 6, wobei die halbleitergesteuerte Gleichrichtervorrichtung einen Widerstand umfasst und ein Teil des zweiten Diffusionsbereichs als Widerstand einsetzbar ist.
  9. Halbleiterschaltung nach Anspruch 8, wobei der Widerstand eine erste Elektrode in dem zweiten Diffusionsbereich umfasst und elektrisch mit einer Steuergateelektrode in der CMOS-Schaltung verbunden ist und eine zweite Elektrode in dem zweiten Diffusionsbereich mit der Eingangsleitung verbunden ist und ein Teil des zweiten Diffusionsbereichs zwischen der ersten Elektrode und der zweiten Elektrode als Widerstand einsetzbar ist.
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