JP2599037B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2599037B2 JP2599037B2 JP3094281A JP9428191A JP2599037B2 JP 2599037 B2 JP2599037 B2 JP 2599037B2 JP 3094281 A JP3094281 A JP 3094281A JP 9428191 A JP9428191 A JP 9428191A JP 2599037 B2 JP2599037 B2 JP 2599037B2
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- Japan
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- semiconductor
- integrated circuit
- semiconductor region
- island
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Description
【０００１】
【産業上の利用分野】この発明は、バイポーラ半導体集
積回路装置において、入力端子と内部回路の間に接続し
て使用される静電破壊防止素子を備えた半導体集積回路
装置に関するものである。
積回路装置において、入力端子と内部回路の間に接続し
て使用される静電破壊防止素子を備えた半導体集積回路
装置に関するものである。
【０００２】
【従来の技術】近年のカメラやカメラ一体型ＶＴＲ等で
みられるように、電子機器の多機能化に伴ってワンチッ
プマイコンを内蔵したものが少なくない。この様な電子
機器では、必要に応じて前記ワンチップマイコンのＯＮ
／ＯＦＦ制御信号が各種制御用ＩＣに印加され、これを
受けて前記制御用ＩＣがモータ等を駆動するようになっ
ている。そして、斯る機器ではマイコンに日時データ等
を温存するため、主バッテリーの他にマイコンのバック
アップ用の副電源を有するものや、マイコン用のバッテ
リーと制御ＩＣ用のバッテリーとを完全に分離して備え
たものが少なくない。
みられるように、電子機器の多機能化に伴ってワンチッ
プマイコンを内蔵したものが少なくない。この様な電子
機器では、必要に応じて前記ワンチップマイコンのＯＮ
／ＯＦＦ制御信号が各種制御用ＩＣに印加され、これを
受けて前記制御用ＩＣがモータ等を駆動するようになっ
ている。そして、斯る機器ではマイコンに日時データ等
を温存するため、主バッテリーの他にマイコンのバック
アップ用の副電源を有するものや、マイコン用のバッテ
リーと制御ＩＣ用のバッテリーとを完全に分離して備え
たものが少なくない。
【０００３】すると、利用時間や状況によってはマイコ
ンの電源電圧と制御用ＩＣの電源電圧とで差が生じるこ
とがあり、特に制御用ＩＣのバッテリー電圧が下がって
くると、前記制御信号が印加される外部制御入力端子に
は、制御用ＩＣ自らの電源電圧を越える電圧の制御信号
が印加されることになる。従って、前記外部制御入力端
子の静電破壊保護素子としては、上述した電源電圧を越
える制御信号を許可し且つ正側サージパルスを吸収する
ような構成が求められる。
ンの電源電圧と制御用ＩＣの電源電圧とで差が生じるこ
とがあり、特に制御用ＩＣのバッテリー電圧が下がって
くると、前記制御信号が印加される外部制御入力端子に
は、制御用ＩＣ自らの電源電圧を越える電圧の制御信号
が印加されることになる。従って、前記外部制御入力端
子の静電破壊保護素子としては、上述した電源電圧を越
える制御信号を許可し且つ正側サージパルスを吸収する
ような構成が求められる。
【０００４】従来から知られている静電破壊保護の手法
としては、図５に示すように入力端子と各電源（ＶCCお
よびＧＮＤ）との間にサージパルス吸収用の保護ダイオ
ードを接続したものか、あるいは入力端子に直列に図６
に示す保護抵抗を挿入したものがある。図６の保護抵抗
を説明する。同図において、（１）は基板、（２）はエ
ピタキシャル層、（３）は分離領域（４）で形成した島
領域、（５）はＰ型の抵抗領域、（６）はコンタクト領
域である。抵抗領域（５）の一端は外部入力端子に接続
され、抵抗領域（５）の他端は内部回路に接続され、島
領域（３）にはＶCC電圧が印加されたものである。
としては、図５に示すように入力端子と各電源（ＶCCお
よびＧＮＤ）との間にサージパルス吸収用の保護ダイオ
ードを接続したものか、あるいは入力端子に直列に図６
に示す保護抵抗を挿入したものがある。図６の保護抵抗
を説明する。同図において、（１）は基板、（２）はエ
ピタキシャル層、（３）は分離領域（４）で形成した島
領域、（５）はＰ型の抵抗領域、（６）はコンタクト領
域である。抵抗領域（５）の一端は外部入力端子に接続
され、抵抗領域（５）の他端は内部回路に接続され、島
領域（３）にはＶCC電圧が印加されたものである。
【０００５】ところが、上述したように電源電圧
（ＶCC）を越える信号が印加される入力端子では、定常
状態においてダイオードが順方向バイアスされる可能性
があるため、正側のダイオードを付加した図５の手法を
採ることができない。また、図６の手法でも、抵抗領域
（５）と島領域（３）とで寄生ダイオード（６）が形成
されるため、従来は島領域（３）をフローティングにす
るか、又は入力端子の電圧に追従するような構成として
いた。
（ＶCC）を越える信号が印加される入力端子では、定常
状態においてダイオードが順方向バイアスされる可能性
があるため、正側のダイオードを付加した図５の手法を
採ることができない。また、図６の手法でも、抵抗領域
（５）と島領域（３）とで寄生ダイオード（６）が形成
されるため、従来は島領域（３）をフローティングにす
るか、又は入力端子の電圧に追従するような構成として
いた。
【０００６】
【発明が解決しようとする課題】しかしながら、図６の
保護抵抗はサージパルスによる電流を単に制限するだけ
の機能に留まり、サージパルスを放流することができな
い。そのため保護作用が不十分であって、正側サージパ
ルスによりＩＣが破壊する欠点があった。また、特開昭
５９−１７５１５２号公報のようにＰＮＰＮサイリスタ
構造を利用する案もあるが、この従来例は負側パルスに
対して考慮したものであり、本願の如く正側パルスに対
応したものではない。
保護抵抗はサージパルスによる電流を単に制限するだけ
の機能に留まり、サージパルスを放流することができな
い。そのため保護作用が不十分であって、正側サージパ
ルスによりＩＣが破壊する欠点があった。また、特開昭
５９−１７５１５２号公報のようにＰＮＰＮサイリスタ
構造を利用する案もあるが、この従来例は負側パルスに
対して考慮したものであり、本願の如く正側パルスに対
応したものではない。
【０００７】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、１つの島領域（１４）に第１、
第２および第３の半導体領域（１６）（１７）（１８）
を形成して横方向にＰＮＰＮサイリスタ構造を形成し、
カソードとなる第３の半導体領域（１８）を入力端子
（３０）に接続し、アノードとなる第２の半導体領域
（１７）を接地することにより、ＩＣの電源電圧
（ＶCC）を超える入力信号を許可し且つ規定値以上の正
側サージパルスを吸収できる静電破壊保護素子を内蔵し
た半導体集積回路を提供するものである。
に鑑み成されたもので、１つの島領域（１４）に第１、
第２および第３の半導体領域（１６）（１７）（１８）
を形成して横方向にＰＮＰＮサイリスタ構造を形成し、
カソードとなる第３の半導体領域（１８）を入力端子
（３０）に接続し、アノードとなる第２の半導体領域
（１７）を接地することにより、ＩＣの電源電圧
（ＶCC）を超える入力信号を許可し且つ規定値以上の正
側サージパルスを吸収できる静電破壊保護素子を内蔵し
た半導体集積回路を提供するものである。
【０００８】
【作用】本発明によれば、ＰＮＰＮサイリスタのブレー
クオーバー電圧以上の過電圧が印加された時にサイリス
タがＯＮし、外部入力端子（３０）から接地電位（ＧＮ
Ｄ）へとサージ電流を流す。ブレークオーバー電圧以下
ではＯＦＦしているので、前記ブレークオーバー電圧を
ＩＣの電源電圧より大としておけば、外部入力端子（３
０）に電源電圧（ＶCC）以上の信号を印加できる。
クオーバー電圧以上の過電圧が印加された時にサイリス
タがＯＮし、外部入力端子（３０）から接地電位（ＧＮ
Ｄ）へとサージ電流を流す。ブレークオーバー電圧以下
ではＯＦＦしているので、前記ブレークオーバー電圧を
ＩＣの電源電圧より大としておけば、外部入力端子（３
０）に電源電圧（ＶCC）以上の信号を印加できる。
【０００９】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１は本発明の半導体集積回路に内
蔵される静電破壊保護素子を示す平面図、図２は図１の
ＡＡ断面図である。先ずは図２において、（１１）はＰ
型シリコン半導体基板、（１２）は基板（１１）上に形
成したＮ型のエピタキシャル層、（１３）はエピタキシ
ャル層（１２）を貫通するＰ+型の分離領域、（１４）
は分離領域（１３）によって囲まれ島状に分離した島領
域、（１５）はＮ+型の埋め込み層、（１６）は島領域
（１４）の表面に形成したＰ型の第１の半導体領域、
（１７）は第１の半導体領域（１６）の表面に形成した
Ｎ+型の第２の半導体領域、（１８）は第１の半導体領
域（１６）と離間するように島領域（１４）表面に形成
したＰ型の第３の半導体領域、（１９）はＮ+型のコン
タクト領域である。第１と第３の半導体領域（１６）
（１８）はＮＰＮトランジスタのベース拡散により、第
２の半導体領域（１７）とコンタクト領域（１９）はＮ
ＰＮトランジスタのエミッタ拡散によって行う。
ら詳細に説明する。図１は本発明の半導体集積回路に内
蔵される静電破壊保護素子を示す平面図、図２は図１の
ＡＡ断面図である。先ずは図２において、（１１）はＰ
型シリコン半導体基板、（１２）は基板（１１）上に形
成したＮ型のエピタキシャル層、（１３）はエピタキシ
ャル層（１２）を貫通するＰ+型の分離領域、（１４）
は分離領域（１３）によって囲まれ島状に分離した島領
域、（１５）はＮ+型の埋め込み層、（１６）は島領域
（１４）の表面に形成したＰ型の第１の半導体領域、
（１７）は第１の半導体領域（１６）の表面に形成した
Ｎ+型の第２の半導体領域、（１８）は第１の半導体領
域（１６）と離間するように島領域（１４）表面に形成
したＰ型の第３の半導体領域、（１９）はＮ+型のコン
タクト領域である。第１と第３の半導体領域（１６）
（１８）はＮＰＮトランジスタのベース拡散により、第
２の半導体領域（１７）とコンタクト領域（１９）はＮ
ＰＮトランジスタのエミッタ拡散によって行う。
【００１０】図１において、第１の半導体領域（１６）
と第３の半導体領域（１８）とは少なくとも一辺が対向
するように配置されて横方向ＰＮＰトランジスタＱ１を
形成する。第３の半導体領域（１８）の表面には第１の
電極（２０）がコンタクトホール（２１）を介してオー
ミックコンタクトし、第１の電極（２０）は酸化膜上を
延在して外部制御入力用の接続パッド（２２）に接続さ
れ、且つ保護すべき内部回路に接続される。第３の半導
体領域（１８）には図示するようにコの字状に連続して
延在するＰ型拡散領域（２３）が設けられ、第１の抵抗
体Ｒ１を形成する。第１の抵抗体Ｒ１の他端にはコンタ
クト領域（１９）が境を接し、両者にまたがるコンタク
トホール（２４）を介して接続電極（２５）がオーミッ
クコンタクトすることで第１の抵抗体Ｒ１の他端と島領
域（１４）とが電気接続される。
と第３の半導体領域（１８）とは少なくとも一辺が対向
するように配置されて横方向ＰＮＰトランジスタＱ１を
形成する。第３の半導体領域（１８）の表面には第１の
電極（２０）がコンタクトホール（２１）を介してオー
ミックコンタクトし、第１の電極（２０）は酸化膜上を
延在して外部制御入力用の接続パッド（２２）に接続さ
れ、且つ保護すべき内部回路に接続される。第３の半導
体領域（１８）には図示するようにコの字状に連続して
延在するＰ型拡散領域（２３）が設けられ、第１の抵抗
体Ｒ１を形成する。第１の抵抗体Ｒ１の他端にはコンタ
クト領域（１９）が境を接し、両者にまたがるコンタク
トホール（２４）を介して接続電極（２５）がオーミッ
クコンタクトすることで第１の抵抗体Ｒ１の他端と島領
域（１４）とが電気接続される。
【００１１】第２の半導体領域（１７）の表面にはコン
タクトホール（２６）を介して接地電極（２７）がコン
タクトし、接地電極（２７）は内部回路に接地電位（Ｇ
ＮＤ）を与える他、基板（１１）を逆バイアスする。第
１の半導体領域（１６）をベース、第２の半導体領域
（１７）をエミッタ、そして島領域（１４）をコレクタ
としてＮＰＮトランジスタＱ２を構成する。
タクトホール（２６）を介して接地電極（２７）がコン
タクトし、接地電極（２７）は内部回路に接地電位（Ｇ
ＮＤ）を与える他、基板（１１）を逆バイアスする。第
１の半導体領域（１６）をベース、第２の半導体領域
（１７）をエミッタ、そして島領域（１４）をコレクタ
としてＮＰＮトランジスタＱ２を構成する。
【００１２】第１の半導体領域（１６）には図示するよ
うに連続して延在するＰ型拡散領域（２８）が設けら
れ、Ｐ型拡散領域（２８）が第２の抵抗体Ｒ２を形成す
る。第２の抵抗体Ｒ２の他端は分離領域（１３）と連結
し、基板（１１）を介して接地電位（ＧＮＤ）に接続さ
れる。斯る構成においては、ラテラル型ＰＮＰトランジ
スタＱ１とＮＰＮトランジスタＱ２とが組み合わさって
ＰＮＰＮサイリスタ構造を形成する。その等価回路図を
図３に示す。同図において、ＰＮＰトランジスタＱ１は
エミッタが入力端子（３０）に接続され、ベース・エミ
ッタ間に第１の抵抗体Ｒ１が接続され、コレクタがＮＰ
ＮトランジスタＱ２のベースと第２の抵抗体Ｒ２の一端
に接続される。ＮＰＮトランジスタＱ２はエミッタが接
地端子（３１）に接続され、ベース・エミッタ間に第２
の抵抗体Ｒ２が接続され、コレクタがＰＮＰトランジス
タＱ１のベースと第１の抵抗体Ｒ１の一端に接続され
る。従って本願のＰＮＰＮサイリスタは、アノードとな
る第３の半導体領域（１８）が入力端子（３０）に、カ
ソードとなる第２の半導体領域（１７）が接地端子（３
１）に夫々接続された順方向接続となる。
うに連続して延在するＰ型拡散領域（２８）が設けら
れ、Ｐ型拡散領域（２８）が第２の抵抗体Ｒ２を形成す
る。第２の抵抗体Ｒ２の他端は分離領域（１３）と連結
し、基板（１１）を介して接地電位（ＧＮＤ）に接続さ
れる。斯る構成においては、ラテラル型ＰＮＰトランジ
スタＱ１とＮＰＮトランジスタＱ２とが組み合わさって
ＰＮＰＮサイリスタ構造を形成する。その等価回路図を
図３に示す。同図において、ＰＮＰトランジスタＱ１は
エミッタが入力端子（３０）に接続され、ベース・エミ
ッタ間に第１の抵抗体Ｒ１が接続され、コレクタがＮＰ
ＮトランジスタＱ２のベースと第２の抵抗体Ｒ２の一端
に接続される。ＮＰＮトランジスタＱ２はエミッタが接
地端子（３１）に接続され、ベース・エミッタ間に第２
の抵抗体Ｒ２が接続され、コレクタがＰＮＰトランジス
タＱ１のベースと第１の抵抗体Ｒ１の一端に接続され
る。従って本願のＰＮＰＮサイリスタは、アノードとな
る第３の半導体領域（１８）が入力端子（３０）に、カ
ソードとなる第２の半導体領域（１７）が接地端子（３
１）に夫々接続された順方向接続となる。
【００１３】上記ＰＮＰＮサイリスタのブレークオーバ
ー電圧特性を図４に示す。このサイリスタは、順方向電
圧ＶFが４５〜５０Ｖの値を示すので、マイコンからの
ＯＮ／ＯＦＦ制御電圧のように５〜７Ｖの制御信号では
ＯＦＦ状態を保つ。尚、本願の半導体集積回路の電源電
圧ＶCCは５〜７Ｖである。今、入力端子（３０）にブレ
ークオーバー電圧を越える電圧のサージパルスが印加さ
れると、サイリスタがＯＮし、前記サージパルスによる
電流を接地電位（ＧＮＤ）に放流して内部回路を静電破
壊から保護する。放流に伴って両端電圧が低下し、電流
がサイリスタの保持電流（ＩH≒４ｍＡ）以下になると
サイリスタがＯＦＦし、定常状態に復帰する。
ー電圧特性を図４に示す。このサイリスタは、順方向電
圧ＶFが４５〜５０Ｖの値を示すので、マイコンからの
ＯＮ／ＯＦＦ制御電圧のように５〜７Ｖの制御信号では
ＯＦＦ状態を保つ。尚、本願の半導体集積回路の電源電
圧ＶCCは５〜７Ｖである。今、入力端子（３０）にブレ
ークオーバー電圧を越える電圧のサージパルスが印加さ
れると、サイリスタがＯＮし、前記サージパルスによる
電流を接地電位（ＧＮＤ）に放流して内部回路を静電破
壊から保護する。放流に伴って両端電圧が低下し、電流
がサイリスタの保持電流（ＩH≒４ｍＡ）以下になると
サイリスタがＯＦＦし、定常状態に復帰する。
【００１４】本願の第１と第２の抵抗体Ｒ１Ｒ２は、サ
イリスタがＯＦＦ状態のアノード・カソード間の順方向
電流を抑制する働きをする。この電流を抑制することに
よって、定常状態におけるマイコン側のバッテリーの無
駄な消費を抑える。また、ラテラルＰＮＰトランジスタ
Ｑ１のベース幅、即ち第１の半導体領域（１６）と第３
の半導体領域（１８）との離間距離を選択することによ
り、ＰＮＰトランジスタＱ１のＢＶCEOを変更してサイ
リスタのブレークオーバー電圧ＶFを変更できる。さら
に、ＰＮＰトランジスタＱ１のベース幅を変更すること
によって、保持電流ＩHを調整することができる。ブレ
ークオーバー電圧はこのサイリスタが組み込まれる半導
体集積回路の電源電圧（ＶCC）より大きくする。
イリスタがＯＦＦ状態のアノード・カソード間の順方向
電流を抑制する働きをする。この電流を抑制することに
よって、定常状態におけるマイコン側のバッテリーの無
駄な消費を抑える。また、ラテラルＰＮＰトランジスタ
Ｑ１のベース幅、即ち第１の半導体領域（１６）と第３
の半導体領域（１８）との離間距離を選択することによ
り、ＰＮＰトランジスタＱ１のＢＶCEOを変更してサイ
リスタのブレークオーバー電圧ＶFを変更できる。さら
に、ＰＮＰトランジスタＱ１のベース幅を変更すること
によって、保持電流ＩHを調整することができる。ブレ
ークオーバー電圧はこのサイリスタが組み込まれる半導
体集積回路の電源電圧（ＶCC）より大きくする。
【００１５】尚、本願のサイリスタは正側サージパルス
に対して有効に動作するよう構成したものである。その
ため、負側サージパルスに対しては、図５の従来例と同
様に保護ダイオードを逆バイアス接続する。この場合、
サイリスタとは別の島領域に、島領域をアノードとし基
板をカソードとするＰＮダイオードを形成し、第１の電
極（２０）を前記アノードに接続する。
に対して有効に動作するよう構成したものである。その
ため、負側サージパルスに対しては、図５の従来例と同
様に保護ダイオードを逆バイアス接続する。この場合、
サイリスタとは別の島領域に、島領域をアノードとし基
板をカソードとするＰＮダイオードを形成し、第１の電
極（２０）を前記アノードに接続する。
【００１６】
【発明の効果】以上説明した通り、本発明によれば、自
らの電源電圧（ＶCC）を越える制御信号が印加されるよ
うな外部入力端子（３０）においても、前記制御信号を
内部回路に伝達でき、且つ正側サージパルスが印加され
た場合に半導体集積回路を静電破壊から防止できる利点
を有する。
らの電源電圧（ＶCC）を越える制御信号が印加されるよ
うな外部入力端子（３０）においても、前記制御信号を
内部回路に伝達でき、且つ正側サージパルスが印加され
た場合に半導体集積回路を静電破壊から防止できる利点
を有する。
【００１７】また、第１と第２の抵抗体Ｒ１Ｒ２を設け
ることにより、順方向電流を抑制してバッテリーの無駄
な消費を防止できる利点を有する。さらに、ＰＮＰトラ
ンジスタＱ１のベース幅を変えることにより、様々な動
作電圧を有する機器に即対応できる利点をも有する。
ることにより、順方向電流を抑制してバッテリーの無駄
な消費を防止できる利点を有する。さらに、ＰＮＰトラ
ンジスタＱ１のベース幅を変えることにより、様々な動
作電圧を有する機器に即対応できる利点をも有する。
【図１】本発明を説明するための平面図である。
【図２】図１のＡＡ線断面図である。
【図３】本発明の静電破壊保護素子の等価回路図であ
る。
る。
【図４】本発明の静電破壊保護素子のブレークオーバー
電圧特性図である。
電圧特性図である。
【図５】従来例を説明するための回路図である。
【図６】従来例を説明するための断面図である。
Claims (5)
- 【請求項１】 一導電型の半導体基板上に形成した逆導
電型のエピタキシャル層と、 前記エピタキシャル層を貫通する分離領域によって形成
した島領域と、 前記島領域の表面に形成した一導電型の第１の半導体領
域と、 前記第１の半導体領域の表面に形成した逆導電型の第２
の半導体領域と、 前記第２の半導体領域とは離れた島領域の表面に形成し
た一導電型の第３の島領域と、 前記第３の半導体領域表面にコンタクトし、外部入力端
子に接続されると共に内部回路に接続される第１の電極
と、 前記第２の半導体領域表面にコンタクトする接地電極
と、 前記第３の半導体領域に一端が接続され前記島領域に他
端が接続される第１の抵抗体と、 前記第１の半導体領域に一端が接続され他端が接地され
る第２の抵抗体とを具備することを特徴とする半導体集
積回路。 - 【請求項２】 前記第１と第２の抵抗体は前記島領域の
表面に形成した一導電型の拡散領域であることを特徴と
する請求項第１項記載の半導体集積回路。 - 【請求項３】 前記第１と第２の抵抗体は夫々前記第１
の半導体領域と前記第３の半導体領域に連結した一導電
型の拡散領域であることを特徴とする請求項第１項記載
の半導体集積回路。 - 【請求項４】 前記分離領域に接地電位が与えられ、前
記第２の抵抗体は前記第１の半導体領域と前記分離領域
とを橋絡する拡散領域であることを特徴とする請求項第
２項記載の半導体集積回路。 - 【請求項５】 前記外部入力端子に前記半導体集積回路
の電源電圧Ｖｃｃを超えるような制御信号が印可される
ことを特徴とする請求項第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094281A JP2599037B2 (ja) | 1991-04-24 | 1991-04-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094281A JP2599037B2 (ja) | 1991-04-24 | 1991-04-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04324641A JPH04324641A (ja) | 1992-11-13 |
| JP2599037B2 true JP2599037B2 (ja) | 1997-04-09 |
Family
ID=14105876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094281A Expired - Lifetime JP2599037B2 (ja) | 1991-04-24 | 1991-04-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599037B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1065020A (ja) * | 1996-08-21 | 1998-03-06 | Oki Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823472A (ja) * | 1981-08-05 | 1983-02-12 | Toshiba Corp | 半導体装置 |
-
1991
- 1991-04-24 JP JP3094281A patent/JP2599037B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04324641A (ja) | 1992-11-13 |
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