JPH0468785B2 - - Google Patents
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- Publication number
- JPH0468785B2 JPH0468785B2 JP58074474A JP7447483A JPH0468785B2 JP H0468785 B2 JPH0468785 B2 JP H0468785B2 JP 58074474 A JP58074474 A JP 58074474A JP 7447483 A JP7447483 A JP 7447483A JP H0468785 B2 JPH0468785 B2 JP H0468785B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- conductivity type
- protection
- internal circuit
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 9
- 230000015556 catabolic process Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 description 16
- 230000001681 protective effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Description
【発明の詳細な説明】
本発明は集積回路のサブストレート電位と端子
間に加わる静電気あるいはサージ電圧に対する保
護素子に関するものである。
間に加わる静電気あるいはサージ電圧に対する保
護素子に関するものである。
集積回路の検査工程あるいは組立工程等で加わ
る静電気により、集積回路の内部端子が破壊する
ことがある。従来この対策として第１図の様に内
部素子９と直列に保護抵抗１０′を接続し内部素
子９に流れるピーク電流を制限するか、第２図の
様に内部素子９に並列に保護ダイオード１２′を
接続し、内部素子９に加わる電圧を制限する方法
が知られている。
る静電気により、集積回路の内部端子が破壊する
ことがある。従来この対策として第１図の様に内
部素子９と直列に保護抵抗１０′を接続し内部素
子９に流れるピーク電流を制限するか、第２図の
様に内部素子９に並列に保護ダイオード１２′を
接続し、内部素子９に加わる電圧を制限する方法
が知られている。
しかし、第１図の保護抵抗１０′による方法で
は集積回路の動作を損う程度の抵抗値が必要な場
合や、内部素子９が酸化膜コンデンサのように電
界で破壊する素子に対しては保護効果がない欠点
を有する。
は集積回路の動作を損う程度の抵抗値が必要な場
合や、内部素子９が酸化膜コンデンサのように電
界で破壊する素子に対しては保護効果がない欠点
を有する。
また第２図の保護ダイオード１２′による方法
では保護ダイオード１２′が順方向で動作する場
合は保護効果は充分認められるが、逆方向に対し
ては内部素子の耐圧が保護ダイオード１２′の耐
圧に比べ著しく低い場合は保護効果がない欠点を
有する。またこの欠点を解消するために保護ダイ
オード１２′のブレークダウン電圧を回路動作を
損わない範囲で低くする構成をとると、保護ダイ
オード１２′自体の破壊耐量が問題になり破壊耐
量確保のため接合面積が増大し、接合容量や、リ
ーク電流により集積回路の機能を損う場合や、高
い動作電圧の端子については保護効果が不充分と
いう欠点を有する。
では保護ダイオード１２′が順方向で動作する場
合は保護効果は充分認められるが、逆方向に対し
ては内部素子の耐圧が保護ダイオード１２′の耐
圧に比べ著しく低い場合は保護効果がない欠点を
有する。またこの欠点を解消するために保護ダイ
オード１２′のブレークダウン電圧を回路動作を
損わない範囲で低くする構成をとると、保護ダイ
オード１２′自体の破壊耐量が問題になり破壊耐
量確保のため接合面積が増大し、接合容量や、リ
ーク電流により集積回路の機能を損う場合や、高
い動作電圧の端子については保護効果が不充分と
いう欠点を有する。
本発明は保護ダイオードによるこの様な欠点を
改良したもので、保護ダイオードが逆方向となる
サージに対しては電流制限回路を追加して、内部
素子の電流を制限するものである。
改良したもので、保護ダイオードが逆方向となる
サージに対しては電流制限回路を追加して、内部
素子の電流を制限するものである。
次に図面を参照して本発明をより詳細に説明す
る。第３図は本発明の保護素子の動作を説明する
等価回路である。第３図において、集積回路の端
子に正のサージが加わつた場合はサージ電流によ
る抵抗１０の電圧降下分により、トランジスタ１
１を動作させて、サージを吸収し内部素子９を流
れる電流を制限する。また負のサージが加わつた
場合は、第２図と同様にダイオード１２の順方向
で内部素子９９に加わる電圧を制限する。
る。第３図は本発明の保護素子の動作を説明する
等価回路である。第３図において、集積回路の端
子に正のサージが加わつた場合はサージ電流によ
る抵抗１０の電圧降下分により、トランジスタ１
１を動作させて、サージを吸収し内部素子９を流
れる電流を制限する。また負のサージが加わつた
場合は、第２図と同様にダイオード１２の順方向
で内部素子９９に加わる電圧を制限する。
本発明においては端子に正のサージが加わつた
場合の保護素子の動作を第３図の抵抗１０の抵抗
により設定しているため保護素子の耐圧を低く設
定する必要がなく、高い動作電圧の端子に適用し
ても保護効果は変らない。
場合の保護素子の動作を第３図の抵抗１０の抵抗
により設定しているため保護素子の耐圧を低く設
定する必要がなく、高い動作電圧の端子に適用し
ても保護効果は変らない。
また集積回路に加わるサージパルスは数百ボル
トとされているが、第１図の保護回路では数百ボ
ルトのサージに対し保護抵抗１０′によりピーク
電流値を制限する必要があるのに対し、第３図の
保護抵抗１０は１ボルト程度の電圧降下で保護回
路を動作させるので、抵抗値を低く設定すること
ができる。
トとされているが、第１図の保護回路では数百ボ
ルトのサージに対し保護抵抗１０′によりピーク
電流値を制限する必要があるのに対し、第３図の
保護抵抗１０は１ボルト程度の電圧降下で保護回
路を動作させるので、抵抗値を低く設定すること
ができる。
第４図は本発明の一実施例による保護素子の構
成を示す図で、第４図において１はＰ型半導体基
板１および、構成素子を分離するために選択的に
拡散されたＰ型絶縁領域、２は半導体基板１′上
に形成され独立に分離されたＮ型エピタキシヤル
領域、３はエピタキシヤル領域２の表面に選択的
に形成されたＰ型拡散領域でNPNトランジスタ
のベース拡散工程で形成できる。４はエピタキシ
ヤル領域２および拡散領域３に選択的に形成され
たＮ形拡散領域で、このＮ形拡散領域４とエピタ
キシヤル領域２とのそれぞれの一部はＰ形拡散領
域３により分離されている。また、このＮ形拡散
領域４はNPNトランジスタのエミツタ拡散工程
で形成される。５は半導体表面に保護する絶縁
膜、６は集積回路の外部端子に接続する配線と、
Ｐ形拡散領域３およびＮ形拡散領域４の一端とを
接続する電極、７は集積回路の内部素子に接続す
る配線と、Ｎ形拡散領域４の他端を接続する電
極、８は集積回路の基板１′に電位を与えるため
の電極部であり、通常集積回路のグランド端子に
接続されている。
成を示す図で、第４図において１はＰ型半導体基
板１および、構成素子を分離するために選択的に
拡散されたＰ型絶縁領域、２は半導体基板１′上
に形成され独立に分離されたＮ型エピタキシヤル
領域、３はエピタキシヤル領域２の表面に選択的
に形成されたＰ型拡散領域でNPNトランジスタ
のベース拡散工程で形成できる。４はエピタキシ
ヤル領域２および拡散領域３に選択的に形成され
たＮ形拡散領域で、このＮ形拡散領域４とエピタ
キシヤル領域２とのそれぞれの一部はＰ形拡散領
域３により分離されている。また、このＮ形拡散
領域４はNPNトランジスタのエミツタ拡散工程
で形成される。５は半導体表面に保護する絶縁
膜、６は集積回路の外部端子に接続する配線と、
Ｐ形拡散領域３およびＮ形拡散領域４の一端とを
接続する電極、７は集積回路の内部素子に接続す
る配線と、Ｎ形拡散領域４の他端を接続する電
極、８は集積回路の基板１′に電位を与えるため
の電極部であり、通常集積回路のグランド端子に
接続されている。
Ｎ形拡散領域４の電極６，７間で、第３図の抵
抗１０を構成し、絶縁分離領域１とエピタキシヤ
ル領域２とのPN接合により第３図のダイオード
１２を構成し、各領域３，２，１をそれぞれエミ
ツタ、ベース、コレクターとするPNPトランジ
スタ１１を構成している。またエピタキシヤル領
域２により絶縁分離領域１とＰ形拡散領域３との
一部を分離することにより、保護動作時にPNP
トランジスタのベースバイアスを深くできる様に
構成したものである。
抗１０を構成し、絶縁分離領域１とエピタキシヤ
ル領域２とのPN接合により第３図のダイオード
１２を構成し、各領域３，２，１をそれぞれエミ
ツタ、ベース、コレクターとするPNPトランジ
スタ１１を構成している。またエピタキシヤル領
域２により絶縁分離領域１とＰ形拡散領域３との
一部を分離することにより、保護動作時にPNP
トランジスタのベースバイアスを深くできる様に
構成したものである。
以上説明した様に本発明により、集積回路のサ
ブストレート電位（電源のマイナス電位）と任意
の端子に加わる正、負両方向のサージに対し、集
積回路の機能を損うことなく、内部の素子を保護
することができる。
ブストレート電位（電源のマイナス電位）と任意
の端子に加わる正、負両方向のサージに対し、集
積回路の機能を損うことなく、内部の素子を保護
することができる。
第１図および第２図は従来の保護素子の例を示
す回路図、第３図は本発明の保護素子の等価回
路、第４図は本発明の一実施例を示す断面図を表
わす。 １……Ｐ型絶縁分離領域、２……Ｎ型エピタキ
シヤル領域、３……Ｐ型拡散領域、４……Ｎ型拡
散領域、５……絶縁膜、６……外部端子に接続さ
れる配線、７……内部回路に接続される配線、８
……基板に電位を与える配線、９……内部素子、
１０，１０′……抵抗、１１……PNPトランジス
タ、１２……ダイオード。
す回路図、第３図は本発明の保護素子の等価回
路、第４図は本発明の一実施例を示す断面図を表
わす。 １……Ｐ型絶縁分離領域、２……Ｎ型エピタキ
シヤル領域、３……Ｐ型拡散領域、４……Ｎ型拡
散領域、５……絶縁膜、６……外部端子に接続さ
れる配線、７……内部回路に接続される配線、８
……基板に電位を与える配線、９……内部素子、
１０，１０′……抵抗、１１……PNPトランジス
タ、１２……ダイオード。
Claims (1)
- １ 第１導伝型の半導体基板上に形成された内部
回路と外部端子との間に設けられ前記半導体基板
と前記外部端子との間に印加されるサージ電圧に
よる前記内部回路の静電破壊を防止する静電破壊
保護素子において、前記半導体基板上に前記内部
回路から電気的に分離され前記半導体基板とPN
接合をもつて形成された第２導伝型の第１半導体
領域と、この第１半導体領域にPN接合をもつて
選択的に形成された前記第１導伝型の第２半導体
領域と、一端部はPN接合をもつて前記第２半導
体領域に包まれて形成され他端部は前記第１半導
体領域と接触して形成された前記第２導伝型の第
３半導体領域と、この第３半導体領域の前記一端
部と前記第２半導体領域との間のPN接合を短絡
して前記外部端子に導出された第１配線と、前記
第３半導体領域の前記他端部に接触して前記内部
回路に導出された第２配線とを有することを特徴
とする静電破壊保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7447483A JPS59200454A (ja) | 1983-04-27 | 1983-04-27 | 静電破壊保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7447483A JPS59200454A (ja) | 1983-04-27 | 1983-04-27 | 静電破壊保護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59200454A JPS59200454A (ja) | 1984-11-13 |
| JPH0468785B2 true JPH0468785B2 (ja) | 1992-11-04 |
Family
ID=13548288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7447483A Granted JPS59200454A (ja) | 1983-04-27 | 1983-04-27 | 静電破壊保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200454A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691188B2 (ja) * | 1988-05-18 | 1994-11-14 | 三洋電機株式会社 | 静電破壊防止装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114380A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS55113358A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-04-27 JP JP7447483A patent/JPS59200454A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114380A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS55113358A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59200454A (ja) | 1984-11-13 |
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