JP3059906B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、誘導性負荷を駆動する
ための第１の出力トランジスタと、前記誘導性負荷の中
間端子に接続された第２の出力トランジスタとを具備
し、モータの速度切替回路を行う集積回路の特に寄生効
果防止に関する。

【０００２】

【従来の技術】図６は３層のブラシレスモータドライバ
回路の例を示す回路図である。同図においては、３つの
誘導性負荷の一端ｕ２、ｖ２、ｗ２が各々第１の出力ト
ランジスタＱ１、Ｑ２，Ｑ３のコレクタに接続され、誘
導性負荷の他端が電源電位ＶＣＣに接続され、第１の出
力トランジスタＱ１〜Ｑ３のエミッタは接地されてい
る。この回路は、第１の出力トランジスタＱ１のベース
に印加される制御信号によって第１の出力トランジスタ
がＯＮしてモータを１２０度回転させ、次いで第１の出
力トランジスタＱ２のベースに印可される制御信号によ
って第１の出力トランジスタＱ２がＯＮしてモータをさ
らに１２０度回転させる、というような動作を行う。

【０００３】前記モータの回転速度を倍にしたい場合、
誘導性負荷に倍の動作電流を流せばよい。そこで誘導性
負荷の各々に中間端子ｕ１、ｖ１、ｗ１を設け、該中間
端子ｕ１、ｖ１、ｗ１の各々に第２の出力トランジスタ
Ｑ４〜Ｑ６を配置し、誘導性負荷のインダクタンスを半
分にすることによって倍の動作電流を流し、その結果モ
ータの回転速度を倍にするということを行っている。こ
の時の第１の出力トランジスタＱ１〜Ｑ３はＯＦＦ動作
である。

【０００４】上記のような回路を集積回路化する場合、
出力トランジスタＱ１〜Ｑ６の全てを１チップ化したい
のは当然の指向である。ところが、集積回路は多数の素
子を共存させるため、以下の如き不具合が明らかになっ
た。図７（Ａ）は第１の出力トランジスタＱ１〜Ｑ３の
うち１つがＯＮした状態での端子ｕ２、ｖ２、ｗ２と中
間端子ｕ１、ｖ１、ｗ１の電位の変化を示す波形図であ
る。第２の出力トランジスタＱ４〜Ｑ６は全てＯＦＦで
ある。端子ｕ２、ｖ２、ｗ２の電位は第１の出力トラン
ジスタＱ１がＯＮした状態で０Ｖ（第１の出力トランジ
スタＱ１の飽和電圧を０として）、ＯＦＦした状態でＶ
ＣＣであるが、モータは停止した瞬間にＶＣＣと同じ大
きさの逆方向の起電圧を生じるので、その波形は最大値
で２倍のＶＣＣ、最小値で０Ｖとなる。この時の中間端
子ｕ１、ｖ１、ｗ１の電位は、誘導性負荷が１／２で分
断されているいるとすれば、同じくＶＣＣを中心とした
最大値３／２・ＶＣＣ、最小値１／２・ＶＣＣの波形と
なる。

【０００５】図７（Ｂ）は第２の出力トランジスタＱ３
〜Ｑ６のうち１つがＯＮした状態での端子ｕ２、ｖ２、
ｗ２と中間端子ｕ１、ｖ１、ｗ１の電位の変化を示す波
形図である。この時の第１の出力トランジスタＱ１〜Ｑ
３は全てＯＦＦである。中間端子ｕ１、ｖ２、ｗ２の電
位は第２出力トランジスタＱ４がＯＮした状態で０Ｖ
（第２の出力トランジスタＱ１の飽和電圧を０として）
であるので、同様にその波形の最大値は２倍のＶＣＣ、
最小値は０Ｖとなる。

【０００６】ところで、中間端子ｕ１によって分断され
た誘導性負荷Ｌ１、Ｌ２（図６に図示）は、１個の負荷
を構成するために接近して配置されたものであるから、
誘導性負荷Ｌ１に発生した電界の影響によって当然に誘
導性負荷Ｌ２の両端にも電位差を発生させる。方向も同
一である。今、誘導性負荷Ｌ１に２倍のＶＣＣの電位差
が発生すれば誘導性負荷Ｌ２にも２倍のＶＣＣの電位差
が発生するので、結局端子ｕ２、ｖ２、ｗ２における電
位波形は、ＶＣＣを中心として、最大値で４倍のＶＣ
Ｃ、最小値でマイナス２倍のＶＣＣという波形になる。

【０００７】図８は集積回路に組み込まれるＮＰＮトラ
ンジスタを示す断面図である。Ｐ型半導体基板１の上に
形成したＮ型エピタキシャル層を分離領域２で分離して
島領域３を形成し、島領域３をコレクタとして、島領域
３の表面にＰ型のベース領域４とＮ＋型のエミッタ領域
５、そしてＮ＋型のコレクタコンタクト領域６を形成し
たものである。半導体基板１には接合分離のために接地
電子ＧＮＤが印可される。図６の回路図に従えば、第１
の出力トランジスタＱ１はエミッタ領域５が接地され、
コレクタコンタクト領域６に誘導性負荷の端子ｕ２が接
続されるこのような構成の集積回路は、半導体基板１ま
たは分離領域２と島領域３とのＰＮ接合で寄生ダイオー
ドＤが形成されることが避けられない。従って図９の等
価回路図に示すように、第１の出力トランジスタＱ１の
コレクタと接地電位との間に寄生ダイオードＤが挿入さ
れることになる。

【０００８】かかる等価回路に、図７（Ｂ）の波形図に
従って端子ｕ２にマイナス２倍のＶＣＣが印可される
と、寄生ダイオードＤがＯＮし、端子ｕ２の電位を０．
７Ｖ（寄生ダイオードＤの順方向電圧）でクランプする
ことになる。そのため誘導性負荷Ｌ１に発生している電
界に影響を与え、モータを正常に回転させることが不可
能となってしまう。このほか、寄生ダイオードＤを流れ
る電流によって寄生効果が発生し、他の回路の誤動作や
破壊という問題も生じることになる。

【０００９】

【発明が解決しようとする課題】このように、第１と第
２の出力トランジスタをも集積化することは極めて困難
な問題であり、そのため従来は第１の出力トランジスタ
Ｑ１〜Ｑ３を個別素子で構成するなど、電子機器の大型
化につながるという欠点があった。

【００１０】

【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、ＮＰＮトランジスタの島領域を
エミッタ、エミッタ領域をコレクタとして用いるような
逆方向のＮＰＮトランジスタで第１の出力トランジスタ
を構成することにより、第１の出力トランジスタをも集
積化した、上記速度切替回路を具備するモータドライバ
用ＩＣを提供するものである。

【００１１】また、島領域をエミッタとして構成するた
めに、保護用のダイオード等を接続し、且つ保護用の素
子を第１の出力トランジスタと同じ島領域内に配置する
ことにより、第１の出力トランジスタの動作を保証する
ものである。

【００１２】

【作用】本発明によれば、島領域１２をエミッタとして
構成することにより、島領域１２と基板１０との寄生ダ
イオードＤがエミッタと接地電位ＧＮＤとの間に接続さ
れるので、端子ｕ２の電位をクランプすることがない。
また、第１の出力トランジスタＱ１のベース・コレクタ
間に保護ダイオードＺＤを挿入することにより、エミッ
タ領域１４が出力端子に直接接続された第１の出力トラ
ンジスタＱ１の静電破壊を防止し、保護ダイオードＺＤ
を第１の出力トランジスタＱ１と同じ島領域１２に形成
することで寄生ダイオードが挿入されることを阻止す
る。

【００１３】そして、第１の出力トランジスタＱ１のベ
ース・エミッタ間に抵抗とショットキーバリアダイオー
ドＳＢＤを挿入することにより、リーク電流による第１
の出力トランジスタＱ１の誤動作を防止し、ショットキ
ーバリアダイオードＳＢＤを第１の出力トランジスタＱ
１と同じ島領域１２に形成することで寄生ダイオードＤ
が挿入されることを阻止する。

【００１４】

【実施例】以下に本発明を図面を参照しながら詳細に説
明する。図１は本発明を説明するための断面図、図２は
平面図、図３は誘導性負荷のうち１層分の回路を示した
回路図である。本発明の第１の出力トランジスタは、構
造的には従来のＮＰＮトランジスタと全く同じである。
即ち図１を参照して、Ｐ型の半導体基板１０の上に形成
したＮ型のエピタキシャル層をＰ＋型の分離領域１１で
接合分離して複数の島領域１２を形成し、１つの島領域
１２の表面にＰ型のベース領域１３を形成し、ベース領
域１３の表面にＮ＋型のエミッタ領域１４を形成するも
のである。１５は基板１０表面に形成したＮ＋型の埋め
込み層、１６は島領域１２表面からＮ＋埋め込み層１５
に達するＮ＋型コレクタ導出領域、１７は酸化膜、１８
は各拡散領域にコンタクトするアルミ電極である。

【００１５】図２を参照して、エミッタ領域１４はベー
ス領域１３の表面に梯子型のパターンで形成され、中央
付近のベース領域表面が露出した部分にベースのコンタ
クト孔１９ａを介してベースの電極がコンタクトする。
ベースコンタクト孔１９ａを挟むようにしてエミッタの
コンタクト孔１９ｂが両側に位置し、エミッタコンタク
ト孔１９ｂを介してエミッタ電極がエミッタ領域１４に
コンタクトする。さらにベース領域１３を挟むようにし
て両側にコレクタ導出領域１６が配置され、コレクタの
コンタクト孔１９ｃを介してコレクタ電極がコンタクト
する。前記ベース、エミッタ、及びコレクタ電極は図示
していないが、図２の各コンタクトホール１９ａ、１９
ｂ、１９ｃに沿うようにしてストライプ状に、交互に配
置されている。そして、所望のエミッタ接合面積が得ら
れるようにベース領域１３とコレクタ導出領域１６とを
交互に配置してエミッタ面積を拡張し、各領域を電極で
並列接続して１つの高出力型トランジスタを構成する。

【００１６】本発明の第１の出力トランジスタの構成が
従来のものと異なるのは、エミッタ領域１４をコレクタ
とし、島領域１２をエミッタとして接続することにあ
る。図１を参照して、エミッタ領域１４は電極により半
導体チップ周辺部分に配置された外部接続パッドに接続
され、該接続パッドは、外部接続リードによってＩＣの
外部に導出されている。コレクタ導出領域１６には同じ
く電極によって接地電位ＧＮＤが与えられ、基板１０に
も同じく接地電位が印可される。ベース領域１３には該
第１の出力トランジスタＱ１をＯＮ／ＯＦＦするための
制御信号が印可される。前記外部接続リードにより外部
に導出されたエミッタ領域は、回路図に従い誘導性負荷
の端子ｕ２に接続される。誘導性負荷の他端は例えば電
池の１．５Ｖの電源電位ＶＣＣに接続される。

【００１７】同一半導体チップ上の異なる島領域１２に
は第２の出力トランジスタＱ４が第１の出力トランジス
タＱ１と同じ構成で形成され、但しエミッタ領域をエミ
ッタとして接地電子ＧＮＤに、島領域をコレクタとして
出力端子に接続され、該出力端子は誘導性負荷の中間端
子ｕ１に接続される。同様にして、第１の出力トランジ
スタＱ２、Ｑ３と第２の出力トランジスタＱ５、Ｑ６が
それぞれ独立した島領域１２に形成される。

【００１８】上記のように通常とは逆方向で構成した第
１の出力トランジスタＱ１は、島領域１２がエミッタで
接地されるので、基板１０又は分離領域１１と島領域１
２とのＰＮ接合が寄生ダイオードとして回路的に寄与し
ない。従って端子ｕ２の電位が負側に大きくふられたと
しても、従来のように波形をクランプする素子は存在し
なくなるので、誘導性負荷を正常に駆動することができ
る。第２の出力トランジスタＱ４〜Ｑ６は、コレクタが
マイナスＶＣＣ以下には振られないので従来と同じく正
方向の接続でよい。

【００１９】ところで、ＮＰＮトランジスタを逆方向で
接続した場合、エミッタとコレクタが逆になるので通常
のものより電流増幅率は低下する。電流増幅率は、簡単
に言うとエミッタから注入した小数キャリアがどのくら
いの割合でコレクタに達するかで決まり、それはコレク
タの回収効率で大きく左右される。出力トランジスタ
は、他の小信号用のトランジスタに比べて数十〜数百倍
のエミッタ面積を有する。その為前記コレクタでの回収
効率は小信号用トランジスタに比べて比較的大きく、順
方向の電流増幅率が１５０〜２００程度のトランジスタ
では、逆方向で使用すると５０〜７０程度の電流増幅率
が得られる。この値は、電流駆動用のトランジスタとし
て十分な値を持つ。

【００２０】ＮＰＮトランジスタを逆方向で使用した場
合の弊害として、エミッタ領域１４が直に接続パッドに
接続されるので、パッドに加わるサージなどによりエミ
ッタ領域１４とベース領域１３との高不純物濃度のＰＮ
接合が破壊されやすいと言う問題点が生じる。この問題
点に対しては、保護用のツェナーダイオードを接続す
る。図３を参照して、第１の出力トランジスタＱ１のベ
ースは定電流源Ｉ１に接続され、定電流源Ｉ１が供給す
るベース電流によって第１の出力トランジスタがＯＮ動
作するようになっている。第１の出力トランジスタは、
エミッタ領域１４をコレクタとして用いるので、エミッ
タを表す矢印を端子ｕ２に接続するように表記してあ
る。保護ダイオードＺＤ１は、アノードをエミッタ領域
１４（端子ｕ２）に、カソードをベース領域１３に接続
する。保護ダイオードＺＤ１のブレークダウン電圧は第
１の出力トランジスタＱ１のエミッタ領域１４とベース
領域１３とのＰＮ接合のブレークダウン電圧より小さい
ものにすることにより、端子ｕ２に過大電圧が加わった
ときに保護ダイオードＺＤ１が先にブレークダウンし
て、第１の出力トランジスタＱ４を保護する。尚、図３
において、抵抗Ｒ２は第２の出力トランジスタＱ４のバ
イアス抵抗、Ｉ２は第２の出力トランジスタのベース電
流を供給する定電流源である。

【００２１】ＮＰＮトランジスタを逆方向で使用した場
合の別の弊害として、第１の出力トランジスタＱ１がＯ
ＦＦ時で端子ｕ２に負電位が印可された場合、つまり第
２の出力トランジスタＱ４がＯＮしている時に、接地電
位ＧＮＤからトランジスタのバイアス抵抗Ｒ１を流れる
リーク電流により、第１の出力トランジスタＱ１がエミ
ッタ領域１４をエミッタとした順方向でＯＮして、モー
タを誤動作させるという問題点が発生する。

【００２２】この問題点に対しては、バイアス抵抗Ｒ１
と直列にショットキーバリアダイオードＳＢＤを接続す
ることにより解決する。同じく図３を参照して、バイア
ス抵抗Ｒ１は第１の出力トランジスタＱ１のベース・エ
ミッタ間に接続されており、定電流源Ｉ１が流す電流に
よって第１の出力トランジスタＱ１のベース・エミッタ
間電圧ＶＢＥを発生させ、第１の出力トランジスタＱ１
をＯＮさせるものである。ショットキーバリアダイオー
ドＳＢＤはアノードをバイアス抵抗Ｒ１の一端に接続
し、カソードを接地電位ＧＮＤに接続する。ショットキ
ーバリアダイオードはＰＮ接合とは異なり順方向電圧が
０．２Ｖ程度であるので、バイアス抵抗Ｒ１と組み合わ
せて第１の出力トランジスタＱ１のバイアス回路を構成
することが可能である。そして、ショットキーバリアダ
イオードＳＢＤは逆方向への電流を阻止するので、接地
電位ＧＮＤからバイアス抵抗Ｒ１を介して第１の出力ト
ランジスタＱ１のベースに流れ込むリーク電流を阻止す
ることができる。従って第１の出力トランジスタＱ１の
誤動作を防止できる。

【００２３】上記保護ダイオードＺＤは、独立した島領
域には形成しない。図４を参照して、例えば保護ダイオ
ードＺＤを独立した島領域１２に形成した場合、島領域
１２には何らかのバイアスを与える必要があり、通常は
ダイオードＤの高電位側、即ちカソードと同じ電位を与
える。すると、島領域１２と基板１０または分離領域１
１とのＰＮ接合が寄生ダイオードとなり、寄生ダイオー
ドのカソード側が端子ｕ２に接続されるので、結局図６
又は図８に示した寄生ダイオードＤと同じものが端子ｕ
２と接地電位ＧＮＤとの間に接続され、図７（Ｂ）に示
したように負側の波形をクランプすることになる。ショ
ットキーバリアダイオードＳＢＤ、およびバイアス抵抗
Ｒ１についても同様のことが起こり得る。そこで本発明
では、保護ダイオードＺＤ等の素子を第１の出力トラン
ジスタＱ１を形成した島領域１１内に形成する。

【００２４】図２の平面図、および図５の断面図を参照
して、保護ダイオードＺＤ、ショットキーバリアダイオ
ードＳＢＤ、およびバイアス抵抗Ｒ１は、第１の出力ト
ランジスタＱ１を形成した島領域１２の外周部分に配置
される。保護ダイオードＺＤは、Ｐ＋型のアノード領域
２０、アノード領域２０の表面に形成したエミッタ拡散
によるＮ＋型のカソード領域２１からなる。２２はベー
ス拡散によるＰ型の拡散領域である。ショットキーバリ
アダイオードＳＢＤは、島領域１２をカソードとし、シ
ョットキー電極２３をアノードとする。２４はＮ＋型の
カソードコンタクトである。バイアス抵抗Ｒ１は、イオ
ン注入により形成したＰ型の抵抗領域２５と、両端のＰ
型拡散領域２６とで形成される。回路図に従い、各電極
によって、カソード領域２１が端子ｕ２に、アノード領
域２０が抵抗領域２５の一端に、抵抗領域２５の他端が
ショットキー電極２３に、カソードコンタクト領域２４
が接地電位ＧＮＤに接続される。

【００２５】島領域１２が接地されているので、上記３
つの素子のＰ型の拡散領域に０．７Ｖ以上の電位の信号
が印可されるとＰＮ接合がＯＮして誤動作を招く。しか
しながら、電源電位ＶＣＣがニッカド電池のように１．
２Ｖ程度であれば、定電流源Ｉ１の電圧ドロップ分を考
慮すればＯＮするような電位は印可されない。従って誤
動作も生じない。

【００２６】この様に、上記３つの素子を個々の島領域
に収納せず、第１の出力トランジスタと同じ島領域１２
内に収納したので、チップサイズを低減し、アルミ配線
の配線も簡単になる。そして、負側の波形をクランプす
る素子が生じないので、もーとの正常な駆動が可能であ
る。尚、第１の出力トランジスタＱ２、Ｑ３についても
同様に、上記の３つの素子が各々の島領域内に収納され
る。

【００２７】

【発明の効果】以上に説明したように、本発明に依れば
ＮＰＮトランジスタを逆方向で接続するという簡単な構
成で、モータの速度切替回路の第１の出力トランジスタ
Ｑ１、Ｑ２、Ｑ３と第２の出力トランジスタＱ４、Ｑ
５、Ｑ６を全て集積回路化できる利点を有する。電子機
器側からすれば、外付け部品を減らせるので、機器の小
型化とコストダウンに寄与できる利点を有するさらに、
保護ダイオードＺＤにより逆接続した第１の出力トラン
ジスタＱ１の静電破壊を防止できる利点を有する。

【００２８】さらに、ショットキーバリアダイオードＳ
ＢＤにより逆接続した第１の出力トランジスタＱ１の順
方向の誤動作を防止できるという利点がある。

【図面の簡単な説明】

【図１】本発明を説明するための断面図である。

【図２】本発明を説明するための平面図である。

【図３】本発明を説明するための回路図である。

【図４】本発明を説明するための断面図である。

【図５】本発明を説明するための断面図である。

【図６】モータドライバ回路を示す回路図である。

【図７】電位の波形図である。

【図８】従来例を説明するための断面図である。

【図９】従来例を説明するための等価回路図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/82

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 誘導性負荷を駆動する第１の出力トラン
   ジスタと、前記誘導性負荷の中間端子に接続する第２の
   出力トランジスタとを集積化した半導体集積回路であっ
   て、 前記第１と第２の出力トランジスタは、一導電型の半導
   体基板の上に形成した逆導電型のエピタキシャル層を分
   離して形成した島領域と、 前記島領域の表面に形成した一導電型のベース領域と、 前記ベース領域の表面に形成した逆導電型のエミッタ領
   域とを具備し、 前記第１の出力トランジスタは、前記島領域をエミッタ
   として接地し、前記エミッタ領域をコレクタとして前記
   誘導性負荷の一端に接続し、 前記第２の出力トランジスタは、前記島領域を前記誘導
   性負荷の中間端子に接続し、前記エミッタ領域を接地し
   たことを特徴とする半導体集積回路。
2. 【請求項２】 前記第１の出力トランジスタの前記ベー
   ス領域と前記エミッタ領域との間に保護ダイオードを接
   続したことを特徴とする請求項１に記載の半導体集積回
   路。
3. 【請求項３】 前記第１の出力トランジスタの前記ベー
   ス領域と前記島領域との間に、直列接続した抵抗とショ
   ットキーバリアダイオードを接続したことを特徴とする
   請求項１記載の半導体集積回路。
4. 【請求項４】 前記第１の出力トランジスタを形成した
   島領域の表面に、抵抗素子と、ダイオード素子と、ショ
   ットキーバリアダイオード素子とを形成し、 前記第１の出力トランジスタの前記ベース領域と前記エ
   ミッタ領域との間に前記ダイオード素子を接続し、 前記第１の出力トランジスタの前記ベース領域と前記島
   領域との間に、前記抵抗素子と前記ショットキーバリア
   ダイオード素子とを直列接続して接続したことを特徴と
   する請求項１記載の半導体集積回路。