JP2929292B2 - 半導体装置 - Google Patents
半導体装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
寄生素子による回転誤動作、IC破壊の防止に好適なIC構
造に関する。
第5図に示すようにp型基板12上に形成したn型エピタ
キシャル層5をp型アイソレーション(素子分離)拡散
層6で互いに分離し、島となったn型エピタキシャル層
の表面に小信号の素子、たとえばnpnトランジスタ、ラ
テラルpnpトランジスタ等を形成し、他の島の表面には
パワートランジスタを形成していた。
は、特開昭59−217368公報にその一例が図示(同公報の
第6図,第7図)されている。いずれの場合も、p型ア
イソレーション拡散層はp型基板に接続されて基板と同
電位、乃至逆バイアスとするため最低電位となってい
る。
離式であるため、アイソレーション層が回路上の最低電
位となることが必須条件である。したがって何らかの原
因でアイソレーション層より低電位の島(n型エピタキ
シャル層)が生じた場合、第5図を参照し島と島との間
で寄生npnトランジスタ(Q2)が動作し、さらにそれが
トリガとなって寄生サイリスタ(Q1)が動作して回路誤
動作あるいはIC破壊を生ぜしめるという問題点があっ
た。(第5図参照) 上記原因として特に重要なものの1つはソレノイド負
荷のアンダーシュートによる出力パワートランジスタの
島の負電位低下がある。
間に接続させる構成)でソレノイドを駆動する場合、負
荷のアンダーシュートが、寄生ダイオード(出力端子に
接続される電位島とp型分離層で形成されるダイオー
ド)のために約−1Vでクランプされてしまう。このため
ソレノイドに蓄積されたエネルギーを吸収するために要
する時間(即ち出力が負電位から復帰する時間)が大き
くなり、スイッチング速度を上げることが出来ない。
(第9図参照) 本発明の一つの目的はアイソレーション層より低電位
となる島が存在しても回路誤動作あるいはIC破壊を生ぜ
しめないIC構造を提供することにある。
の間で寄生ダイオードを生じないトランジスタを提供す
ることにある。
る可能性のある島の周囲のアイソレーション層を他の素
子のアイソレーション層と電気的に分離することにより
達成される。上記分離はアイソレーションp層を貫くn
型拡散層によりn型基板に達するように行なう。これに
より上記島の四方及び下部のp型分離層は他のアイソレ
ーション層と完全に切離される。
となる可能性のある島の周囲のアイソレーション層と島
の電位を同電位として動作させることにより達成され
る。さらに上記の島と同電位とするアイソレーション層
は通常動作では最低電位とならないため、他のアイソレ
ーション層と分離された構造とする。
電位となる島の周囲のp型アイソレーション層は、他の
アイソレーション層と切離されており、さらにそれらの
間にあるn型分離層をアイソレーション層より高電位と
し、逆バイアスしておくことによって、島が負電位とな
っても上記逆バイアスのために他の回路素子への影響は
完全に防止できる。従って回路誤動作は生じない。
レーションp層は島と同電位にしてあるために、寄生pn
ダイオードが導通することはない。
乃至第5図にそって説明する。基板1としてn型、比抵
抗0.02Ωcmのウェーハを用意し、将来、出力パワートラ
ンジスタとなる部分と小信号回路部となる境界部分に選
択的にn+型拡散層2を形成する。これは不純物源を拡散
係数の比較的大きいリンを導入し拡散したものとする
(第1図)。
層3を形成する。続いてp型エピタキシャル層3上にア
ンチモンを不純物源とするn+埋込層4を小信号素子部分
も含めて形成するう。この際の熱拡散により一部に注入
したリンを不純物とするn+型拡散層2はp型エピタキシ
ャル層3中に拡がり、上部はn+埋込層4とつながること
になる。すなわちパワートランジスタとなる部分のp型
エピタキシャル層3aと小信号回路部となる部分のp型エ
ピタキシャル層3bが分離される(第2図)。
中にp型素子分離拡散層6及びコレクタ打抜n+型拡散層
7を選択的に形成する(第3図)。
ごとき小信号npnトランジスタ、ラテラルpnpトランジス
タ、パワーnpnトランジスタを含むバイポーラICが完成
する。
型拡散層である。10は表面酸化膜、11はAl電極である。
ノリシック構造のバイポーラIC(第5図)と対照させて
その作用効果を説明する。
のアンダーシュートによってパワートランジスタのコレ
クタが負電位となると、隣接したラテラルpnpトランジ
スタの島との間で寄生npnトランジスタQ1が動作する。
さらにこの寄生npnトランジスタはラテラルpnpトランジ
スタに構造上存在する寄生サブpnpトランジスタQ2と正
帰還ループを形成し寄生サイリスタを形成して破壊に至
る。
ラICでは、パワートランジスタとラテラルpnpトランジ
スタの間にn型層5が存在し、さらにその島が電源電位
Vccとなっていることにより、パワートランジスタの島
が負電位となってもラテラルpnpには全く影響がない。
すなわち回路誤動作は生じない。
完成図である。
て形成されたn型エピタキシャル層5を素子分離間作層
6により分離した島領域5内に小信号npnトランジス
タ、寄生フリーのnpnトランジスタと、出力トランジス
タとして横形MOSFETを形成した例である。
プロセスを使用する。さらに電極形成工程においては上
記トランジスタの島5と素子分離層6が電気的に接続す
るパターン形成を行う。
イポーラIC(第7図)と対照してその作用効果を説明す
る。
スイッチであり、負荷はソレノイド(1mH)とする。
めるとソレノイドの蓄積エネルギーのために出力は負電
位までアンダーシュートする。このとき、第7図で示す
従来型は出力端子に接続された島とp型分離層とで形成
される寄生ダイオードD1が導通してしまい、出力のアン
ダーシュートは約−1Vでクランプされてしまう。このた
めソレノイドの蓄積エネルギーを吸収するために要する
時間、即ち出力の負電位から復帰時間は1〜2m secと大
きく、スイッチング速度は0.5KHz程度が限界となる(第
9図下段(b)参照)。
島に接続されるトランジスタはその周囲のp型分離層6
の電位を島電位とAl電極14により同電位にしてあるた
め、寄生ダイオードは導通せず、したがって出力のアン
ダーシュートは約−20Vまで低下し、これにより負電位
からの復帰時間は0.2〜0.3m secにまで小さくなる(第
9図上段(a)参照)。なお上記のアンダーシュートの
値−20Vは、第6図には表示していないが、外付けのパ
ワーツエナーダイオードでクランプして決めている。さ
らに上記トランジスタのp型分離層は該トランジスタ以
外のp型分離層とn型拡散層2及びn+埋込層4によって
分離しており、該トランジスタのp型分離層がいかなる
電位となっても回路動作上問題とならない。
で問題となっていた、スイッチングの際、出力が負電位
に低下することにより生ずる回路誤動作あるいは破壊を
ほぼ完全に防止することができる。
ドスイッチICで問題となっていた、出力側電位の負電位
から復帰時間を、約5分の1に下せしめることができ、
したがって動作スイッチング周波数も約5倍とすること
ができる。
構造を得るための一部工程断面図、 第4図は本発明の一実施例を示すバイポーラICの断面
図、 第5図は第4図と対比するための従来型のバイポーラIC
の断面図、 第6図は本発明の他の一実施例を示すバイポーラICの断
面図、 第7図は第6図と対比するための従来型のバイポーラIC
の断面図、 第8図はハイサイドスイッチの内部回路図、 第9図(a)(b)は出力スイッチング波形を示す曲線
図であって、(a)は本発明を用いた場合、(b)は従
来の場合の各波形を示す。 1……n型基板、2……n+拡散層、3……p型エピタキ
シャル層、4……n+埋込層、5……n型エピタキシャル
層、6……p型分離拡散層、7……pウェル拡散層、8
……ベース拡散層、9……エミッタ拡散層、10……酸化
膜、11……Al配線、12……ポリシリコンゲート、13……
p型基板、14……Al電極。
Claims (3)
- 【請求項1】一つの半導体基体に、側面及び底面を半導
体基体と異なる導電型の分離領域により囲まれた複数の
島領域が形成され、 上記島領域のうち少なくとも一つは他の島領域に形成さ
れた素子に印加される電位よりも低い電位が印加され得
る素子が形成された第1の島領域であり、 上記第1の島領域を囲む分離領域は他の島領域を囲む分
離領域と異なる電位をとり得るよう電気的に分離され、
かつ当該第1の島領域の電位と同電位となるように構成
されていることを特徴とする半導体装置。 - 【請求項2】一つの半導体基体に、側面及び底面を半導
体基体と異なる導電型の分離領域により囲まれた複数の
島領域が形成され、 上記島領域のうち少なくとも一つはアンダーシュートを
生じさせる負荷に接続される端子を有するトランジスタ
が形成されかつ該端子と同電位となる第1の島領域であ
り、 上記第1の島領域を囲む分離領域は該第1の島領域以外
の島領域を囲む分離領域と異なる電位をとり得るよう電
気的に分離され、かつ 上記第1の島領域を囲む分離領域はその電位が当該第1
の島領域と同電位に設定されかつ上記負荷によるアンダ
ーシュート発生時に該第1の島領域以外の島領域を囲む
分離領域よりも低電位となり得るように構成されている
ことを特徴とする半導体装置。 - 【請求項3】上記第1の島領域は上記負荷が接続される
端子を有するバイポーラ・トランジスタが形成された島
領域であるとともに、 上記アンダーシュートを生じさせる負荷はソレノイドで
あり、かつ該ソレノイドは上記第1の島領域以外の島領
域の一つに形成されたパワーMOSトランジスタの出力部
に接続され、 上記第1の島領域の端子は上記パワーMOSトランジスタ
の出力部と電気的に接続されることを特徴とする請求項
2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63208435A JP2929292B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63208435A JP2929292B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0258350A JPH0258350A (ja) | 1990-02-27 |
JP2929292B2 true JP2929292B2 (ja) | 1999-08-03 |
Family
ID=16556161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63208435A Expired - Lifetime JP2929292B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2929292B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3513610B2 (ja) * | 1996-04-19 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3513609B2 (ja) * | 1996-04-19 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6315065U (ja) * | 1986-07-11 | 1988-02-01 |
-
1988
- 1988-08-24 JP JP63208435A patent/JP2929292B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0258350A (ja) | 1990-02-27 |
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