JPH07321307A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＯＳトランジスタ構造のゲート・ドレイン
間に、ドレインからのサージから素子を保護するダイオ
ードを形成するに当り、トランジスタの動作特性えを損
なわず、且つ、ダイオード逆耐圧を自在に設定できるよ
うにする。 【構成】 パワーＭＯＳトランジスタ１のゲートとドレ
インとの間には、これらを互いに接続させるダイオード
５が形成される。このダイオード５は、半導体基板１１
上に酸化膜１３ｂを介して形成されたポリシリコン層１
４にｐ形，ｎ形不純物を導入して構成される。ダイオー
ド５を構成する不純物拡散層１４ａ〜１４ｃと、トラン
ジスタ１を構成する基板側の拡散層１１ｂ，１１ｄとは
絶縁膜１３ｂで絶縁されているので、これらの間で寄生
サイリスタが生じることがなくなる。又、ダイオード５
は、トランジスタ１とは別の製造工程で不純物導入が行
われるので、設計自由度が増し、ダイオードの逆耐圧設
定が自在になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体技術、更には保
護回路を具えた半導体装置に適用して特に有効な技術に
関し、例えば縦型パワーＭＯＳトランジスタのドレイン
に発生したサージ電圧に対する保護回路に利用して有用
な技術に関する。

【０００２】

【従来の技術】パワーＭＯＳトランジスタ、イントリシ
ック・ゲート・バイポーラ・トランジスタ（ＩＧＢＰ）
等、ゲート酸化膜を有するＭＯＳ構造の半導体素子は、
電子機器のモータの動作制御、インバータ、自動車用エ
ンジン制御等に用いられることがある。この場合、電源
ラインから電子機器に供給される電源が突然切れると、
ＭＯＳデバイスのドレイン側に一時的に多大な電圧が生
じ、これがサージ電流を引き起こす。このようにサージ
が発生すると、ドレイン・ソース間に生じる電圧によっ
て、これらの間に形成されているｐｎ接合が破壊され
る。

【０００３】このため、従来、ドレイン・ゲート間に、
ダイオードを接続しておき、サージがドレイン側で発生
したときに、ｐｎ接合破壊が生じる前に、このダイオー
ドを介してゲート電極に電流を流してＭＯＳトランジス
タをオンさせ、サージ電流をオン状態のトランジスタを
介して基板側に流す回路構成がとられていた。この場
合、上記ダイオードは、ＭＯＳトランジスタと同一基板
にｎ⁺形拡散層／ｐ形拡散層／ｎ^-拡散層を形成し、この
ｐｎ接合面にて構成されて、双方向にサージ電流が流れ
得るようにしていた。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、上記のように、ＭＯＳ
トランジスタと同一の半導体基板に、ダイオードを構成
するためにｎ⁺／ｐ／ｎ^-を形成した場合、これに隣接し
て形成されるＭＯＳＦＥＴの不純物導入層との間で、寄
生サイリスタ構造ができてしまい、一旦、このサイリス
タがオンすると、電流が流れ続けると云うようにデバイ
ス構造上の不具合が生じる。又、上記ドレイン・ゲート
間に接続されるダイオードの逆耐圧は、使用される機器
の種類によっては、ドレイン・ソース間の耐圧と同程度
にする必要がある。しかし、上記のように、半導体基板
にダイオードを形成する場合（特に、ｎ⁺／ｐ／ｎ^-構
造）、製造プロセス上の制約によって、所望の逆耐圧が
得られないと云う不具合がある。

【０００５】本発明は、かかる事情に鑑みてなされたも
ので、ＭＯＳトランジスタ構造を有する半導体デバイス
のゲート電極とドレイン電極との間に、サージ電圧から
素子を保護するダイオードを形成するに当たって、トラ
ンジスタの動作特性に影響を与えないようにし、且つ、
ダイオードの逆耐圧を自在に設定できる構造の半導体装
置を提供することをその主たる目的とする。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の半導体装置は、ＭＯＳトラ
ンジスタを有する半導体デバイスのゲート電極とドレイ
ン電極との間に、ドレイン側にサージが発生した場合に
当該トランジスタをオンさせるダイオードを、基板上に
絶縁膜を介して形成されたポリシリコン層に不純物を導
入して形成するようにしたものである。

【０００７】

【作用】ドレイン側にサージが発生したときに、当該ト
ランジスタをオンさせるダイオードが、基板から絶縁さ
れて形成されているので、このダイオードと、基板に形
成されたＭＯＳトランジスタ構造をなすの拡散層との間
で、寄生サイリスタが生じることがなくなる。又、ダイ
オードを構成する不純物導入層が、基板から絶縁された
ポリシリコン層に形成されているため、基板に形成され
る素子の製造プロセス上の制限を受けることなくその逆
耐圧を自在に設定できる。

【０００８】

【実施例】

（第１実施例）以下、本発明の一実施例を添付図面を参
照して説明する。図１は、本実施例のパワーＭＯＳトラ
ンジスタのゲート電極（ボンディングパッド）部分を破
断して示した斜視図、図２はその平面図、図３はパワー
ＭＯＳトランジスタの構造を示す回路図である。

【０００９】本実施例のパワーＭＯＳトランジスタ１に
は、図３に示すように、そのゲート１Ｇと、ドレイン１
Ｄとの間に、サージ電圧から素子を保護するためのダイ
オード５が接続されている。このダイオード５は、負荷
に供給されている電源が突然に遮断されてドレイン側に
サージが生じたときに、ゲートに電圧をかけてトランジ
スタ１をオンさせるものである。これにより、発生した
サージ電流は、オンしたトランジスタを介してグランド
（GND）に流れるため、ドレイン・ソース間に大きな電
圧がかかることがなく、ドレイン・ソース間のｐｎ接合
（ダイオードＤ）が破壊されることがなくなる。尚、図
３の回路は、負荷２側に正のサージ電圧が生じた場合の
構造である。

【００１０】図１に、本実施例のパワーＭＯＳトランジ
スタの具体的なデバイス構造を示す。同図に示すよう
に、パワーＭＯＳトランジスタ１は、ｎ形半導体基板１
１に形成されたｐ形拡散層１１ｂ，１１ｂ、該拡散層１
１ｂ，１１ｂ内に形成されたｎ⁺形拡散層（ソース層）
１１ｄ，１１ｄ、及び、基板１１上に酸化膜（ゲート絶
縁膜）１３ａを介して形成されたポリシリコンからなる
ゲート層１９によって構成されている。このように構成
されたトランジスタ１は、そのゲート層１９がゲート電
極（ボンディングパッド）１６ｂに接続され、ソース層
１１ｄ，１１ｄがソース電極１６ａに接続されている。

【００１１】一方、保護ダイオード５は、上記したゲー
ト層１９と同一工程で形成されるポリシリコン層１４に
形成される。ダイオード５のアノード電極を構成するｎ
⁺拡散層１４ｂは、ゲート電極（パッド）１６ｂに接続
され、カソード電極を構成するｎ⁺拡散層１４ｃは、補
助電極１６ｃに接続される。この補助電極１６ｃは、基
板１１（ドレイン）に設けられた高濃度不純物導入層１
１ｃに接続される。

【００１２】ところで、上記ダイオード５が形成される
ポリシリコン層１４は、ゲート電極１６ｂの内側に形成
された補助電極１６ｃの形に沿ってリング状に形成され
ている（図２の斜線部分）。そして、このリング状のポ
リシリコン層１４の内周部に、上記したｎ⁺拡散層１４
ｂが形成され、その外周部にｎ⁺拡散層１４ｃが形成さ
れている。そして、ｎ⁺拡散層１４ｂとｎ⁺拡散層１４ｃ
との間には、リング状のｐ形拡散層、ｎ形拡散層が交互
に形成され、このｐ形，ｎ形拡散層によってダイオード
５が構成される。

【００１３】しかして、ダイオード５は、上記補助電極
１６ｃに沿ったリング状のｐ形拡散層、ｎ形拡散層の数
（ｐｎ接合面の数）によって、その逆耐圧が決定され
る。かりに、１つのｐｎ接合面で構成されるダイオード
の逆耐圧が７Ｖであるならば、図示例のように、ｐ形拡
散層，ｎ形拡散層，ｐ形拡散層，ｎ形拡散層，ｐ形拡散
層と云う具合いに、拡散層を交互に並べることにより、
ｐｎ接合が３つ直列に接続されることとなり、その逆耐
圧を２１Ｖに設定することができる。このように保護ダ
イオード５を、ゲート電極用のボンディングパッドの下
側に形成することで、他の基板上に形成した従来の構造
に比べて、チップ効率が高められる。

【００１４】次に、上記した半導体構造の製造プロセス
のうち、当該保護ダイオードに係る主要なプロセスにつ
いて説明する。上記構造のデバイスを製造するに当たっ
ては、 半導体基板１１に各種の拡散層（１１ａ，１１ｂ，１
１ｃ，１１ｄ）が形成された後、その全面に厚い酸化膜
１３を堆積させ、これを選択的に所定の膜厚までエッチ
ングして、ゲート酸化膜１３ａが形成される領域の膜厚
を薄くする。このときボンディングパッド部に対応する
部分（１３ｂ）及びチップ周辺部（図には現れていな
い）の酸化膜は、厚く残される。 上記エッチングによって、膜厚が厚い部分と薄い部分
とに分けられた酸化膜上に、ポリシリコン層１４を堆積
させる。これをエッチングして、当該ポリシリコン層１
４をゲート層１９とダイオード形成部（１４ａ，１４
ｂ，１４ｃ）とに分離する。 上記ダイオード形成部（１４ａ）に、先ずｐ形不純物
を所定の形状に沿って導入し、上記したリング状のｐ形
拡散層を形成する。このｐ形不純物の濃度によって１つ
のｐｎ接合の耐圧（例えば７Ｖ）が決定される。 次いで、上記ポリシリコン層（１４ａ，１４ｂ，１４
ｃ）の残りの部分にｎ形不純物を高濃度に導入し、その
上に層間絶縁膜１５を堆積させる。この層間絶縁膜１５
にコンタクトホールを設けて、ｎ⁺形拡散層１４ｂ，１
４ｃを、夫々、アルミ電極（ゲート電極１６ｂ，補助電
極１６ｃ）にオーミック接続させる。 以上のように、本実施例のダイオード５が形成されるポ
リシリコン層は、ゲート層１９と同一工程で形成される
ため、ポリシリコン層の製造プロセスを追加する必要が
ない。

【００１５】（第２実施例）次に、本発明の第２実施例
について、図４，図５を用いて説明する。この第２実施
例では、図４に示すように、ダイオード５を構成するポ
リシリコン層２４に、ドレインに接続されるｎ⁺形拡散
層２４ｃ（カソード）を形成し、このｎ⁺形拡散層２４
ｃを、半導体基板２１に形成されたドレイン側のｎ⁺形
拡散層２１ｂに接続させたものである。このようにダイ
オード（５）のカソードを構成するｎ⁺形拡散層２４ｃ
を、基板に形成されたドレイン電極とを直接接続させる
ことにより、上記した第１実施例の補助電極（１６ｃ）
が不要となる。

【００１６】即ち、上記ダイオードのカソードを構成す
るｎ⁺形拡散層２４ｃと半導体基板側のドレインとは、
ポリシリコン層２４の下面で接続され、アノードを構成
するｎ⁺拡散層２４ｂとゲート電極２６とはポリシリコ
ン層２４の上面で接続されることとなり、そのレイアウ
ト設計の自由度が増す。このため、上記したダイオード
（５）を図５に示すように、ボンディングパッド（ゲー
ト電極２６）が形成される領域２６Ａの全面に敷設する
ことができる。この場合、ポリシリコン層２４には、ゲ
ート電極２６とオーミック接続される島状のｎ⁺形拡散
層２４ｂ，２４ｂ…が多数形成され（図５の左下り斜線
部分）、これを囲むようにリング状にｎ形及びｐ形の不
純物導入層が形成されて、ｎ⁺形拡散層２４ｂ，２４ｂ
…の数に応じて多数のダイオードが構成される。上記リ
ング状の不純物導入層の外側には上記ドレインと導電接
続されるｎ⁺形拡散層２４ｃが形成される（図５の右下
り斜線部分）。

【００１７】このように、ゲートとドレインとの間に
は、図５に示すように、多数のダイオードが並列に接続
されることとなり、コンタクトホール２５ａを介してｎ
⁺形拡散層２４ｂがゲート電極２６に接続され、コンタ
クトホール２３ａを介してｎ⁺形拡散層２４ｃがドレイ
ン電極２２側に接続されることとなる。

【００１８】上記のように多数のダイオードを、ゲート
・ドレイン間に、並列に接続して、図３に示すダイオー
ド（５）を構成した場合、ダイオードのｐｎ接合面が大
きくなり、サージが発生したときに、このダイオード
（５）の両端にかかる電圧が低く抑えられ、ドレイン・
ソース間にかかる電圧も大きくなることがなく、サージ
に対する保護効果が高められる。

【００１９】尚、ゲート電極２６を構成するアルミ層
は、膜厚が厚くされて、ボンディングパッドの下に形成
されたｐｎ接合面を、ボンディング時にかかる加重に耐
えられるようになっている。

【００２０】以上説明したように、本実施例のパワーＭ
ＯＳトランジスタでは、ゲートとドレインとの間に接続
される、サージ電圧から素子を保護するためのダイオー
ド５が、基板１１上に絶縁膜１３を介して形成されたポ
リシリコン層１４に設けられているので、ダイオード５
を構成するポリシリコン層上の拡散層と、トランジスタ
１を構成する基板側の拡散層（例えば１１ｂ，１１ｄ）
との間で寄生サイリスタが生じることがなく、その動作
特性が向上する。又、ダイオード５を構成する不純物導
入層が、トランジスタを構成する不純物導入層と別の層
に形成されるので、その設計自由度が増し、ダイオード
の逆耐圧を任意に設定することができる。又、第２実施
例のように、ボンディングパッドの下に多数のダイオー
ドを敷設し、これを並列に接続して１つのダイオードを
構成することで、全体としてのｐｎ接合面の面積が大き
くなり、サージ電流が流れるときのダイオードの抵抗値
が下がって、ドレイン・ソース間の電圧が大きくなるこ
とがなく、ｐｎ接合面が保護される。

【００２１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、ダイオード５は、３つのリング状ｐ形拡
散層と、２つのｎ形拡散層によって形成されているが、
設定したい逆耐圧の値に応じて、その数を増減してもよ
い。

【００２２】又、第２実施例では、ゲート電極にオーミ
ック接続されるｎ⁺形拡散層２４ｂを島状に形成した例
を示したが、これをストライプ形、リング状等の他の形
状としてもよい。

【００２３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である縦型パ
ワーＭＯＳトランジスタに適用した場合について説明し
たが、この発明はそれに限定されるものでなく、イント
リシック・ゲート・バイポーラ・トランジスタ（ＩＧＢ
Ｐ）等、ゲート酸化膜を有するＭＯＳ構造の他の半導体
素子一般に利用することができる。

【００２４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ゲート電極とドレイン電極との
間に形成された保護ダイオードを構成する拡散層が、当
該ＭＯＳトランジスタを構成する拡散層と絶縁されてい
るので、寄生サイリスタが生じることがなくなる。又、
設計自由度が高くなって、逆耐圧の設定が自在になる。

【図面の簡単な説明】

【図１】第１実施例のパワーＭＯＳトランジスタのゲー
ト電極（ボンディングパッド）部分を破断して示した斜
視図である。

【図２】第１実施例のパワーＭＯＳトランジスタのゲー
ト電極部分を示す平面図である。

【図３】本実施例のパワーＭＯＳトランジスタの構造を
示す回路図である。

【図４】第２実施例のパワーＭＯＳトランジスタのゲー
ト電極部分の断面図である。

【図５】第２実施例のゲート電極用ボンディングパッド
の下に形成されたダイオードの形状を示す平面図であ
る。

【符号の説明】

１ パワーＭＯＳトランジスタ ５ ダイオード １４ ダイオード（５）が形成されたポリシリコン層 １４ａ ダイオード形成部 １６ｂ ゲート電極（ボンディングパッド） １６ｃ 補助電極 １９ ゲート層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳトランジスタ構造を有する半導体
   デバイスのゲート電極とドレイン電極との間にこれらを
   互いに接続させる、ダイオードが形成された半導体装置
   において、当該半導体基板上に絶縁膜を介してポリシリ
   コン層が形成され、このポリシリコン層に不純物を導入
   して上記ダイオードが構成されていることを特徴とする
   半導体装置。
2. 【請求項２】 上記ポリシリコン層は、ダイオードの一
   方の電極をなす高濃度不純物導入層がゲート電極とオー
   ミック接続され、他方の電極をなす高濃度不純物導入層
   が、アルミ電極を介してドレインに導電接続されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 上記ポリシリコン層は、ゲート電極用の
   ボンディングパッドが形成される領域に対応する半導体
   基板上の領域に、絶縁膜を介して形成され、上記ポリシ
   リコン層には上記ゲート電極とオーミック接続される島
   状の高濃度不純物導入層が多数形成され、該高濃度不純
   物導入層を囲むようにリング状に形成されたｎ形及びｐ
   形の不純物導入層にて上記ダイオードが構成されている
   ことを特徴とする請求項１に記載の半導体装置。