JP2557984B2 - 半導体装置の入力保護回路 - Google Patents
半導体装置の入力保護回路Info
- Publication number
- JP2557984B2 JP2557984B2 JP1196000A JP19600089A JP2557984B2 JP 2557984 B2 JP2557984 B2 JP 2557984B2 JP 1196000 A JP1196000 A JP 1196000A JP 19600089 A JP19600089 A JP 19600089A JP 2557984 B2 JP2557984 B2 JP 2557984B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type
- layer
- protection circuit
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 《産業上の利用分野》 この発明は、半導体装置の入力保護回路に関する。
《従来の技術》 従来、この種の回路としては第６図に示すものが知ら
れている（特願昭62−259595号参照）。
れている（特願昭62−259595号参照）。
同図において、１はＮ型基板であり、Ｎ型基板１の主
面には、P+拡散層2,N+基板コンタクト領域３および２個
のＰウェル4,5が形成されているとともにＰウェル４の
表面部一端側の部分にはP+ウェルコンタクト領域６が形
成されている。また、Ｐウェル４内にはダイオード用の
N+拡散層７が形成されており、他のＰウェル５内にはN+
拡散層８が形成され、このN+拡散層８の上に絶縁膜９を
介して多結晶シリコン電極11が形成されている。また、
12はシリコン酸化膜である。
面には、P+拡散層2,N+基板コンタクト領域３および２個
のＰウェル4,5が形成されているとともにＰウェル４の
表面部一端側の部分にはP+ウェルコンタクト領域６が形
成されている。また、Ｐウェル４内にはダイオード用の
N+拡散層７が形成されており、他のＰウェル５内にはN+
拡散層８が形成され、このN+拡散層８の上に絶縁膜９を
介して多結晶シリコン電極11が形成されている。また、
12はシリコン酸化膜である。
一方、第７図は第６図の等価回路図であるが、P+拡散
層２で抵抗13が形成され、その一端に入力端子14が接続
されている。
層２で抵抗13が形成され、その一端に入力端子14が接続
されている。
また、P+拡散層２とＮ型基板１とのPN接合で、第１の
ダイーオード15が構成され、そのカソードがN+基板コン
タクト領域３を介して電源VDDに接続されている。
ダイーオード15が構成され、そのカソードがN+基板コン
タクト領域３を介して電源VDDに接続されている。
Ｐウェル４とN+拡散層７とのPN接合で第２のダイオー
ド16が構成され、そのカソードは抵抗13の他端に接続さ
れ、アノードはP+ウェルコンタク領域６を介して低電位
点VSSに接続されている。また、N+拡散層8,絶縁膜９お
よび多結晶シリコン電極11のMOSキャパシタによりコン
デンサ17が構成され、その一端は抵抗13の他端に接続さ
れ、コンデンサ17の他端は低電位点VSSに接続されてい
る。そして、このコンデンサ17と抵抗13とでフィルタ回
路が構成され、その出力線路18が、出力端子20を介して
Ｎ型基板１の他の部位に形成された図示省略のCMOSに接
続されている。
ド16が構成され、そのカソードは抵抗13の他端に接続さ
れ、アノードはP+ウェルコンタク領域６を介して低電位
点VSSに接続されている。また、N+拡散層8,絶縁膜９お
よび多結晶シリコン電極11のMOSキャパシタによりコン
デンサ17が構成され、その一端は抵抗13の他端に接続さ
れ、コンデンサ17の他端は低電位点VSSに接続されてい
る。そして、このコンデンサ17と抵抗13とでフィルタ回
路が構成され、その出力線路18が、出力端子20を介して
Ｎ型基板１の他の部位に形成された図示省略のCMOSに接
続されている。
そして通常の動作時には、入力端子14から入った信号
は、抵抗13を介してCMOSに伝わる。この時、第1,第２の
ダイオード15,16は、共に逆バイアスされていて非導通
状態とされている。
は、抵抗13を介してCMOSに伝わる。この時、第1,第２の
ダイオード15,16は、共に逆バイアスされていて非導通
状態とされている。
入力端子14から電源電圧VDDよりも高い電圧のノイズ
等が入力された場合は、第１のダイオード15が順バイア
スされ、ノイズはＮ型基板１中を通って電源VDDにバイ
パスされる。
等が入力された場合は、第１のダイオード15が順バイア
スされ、ノイズはＮ型基板１中を通って電源VDDにバイ
パスされる。
また、低電位VSSよりも低い電圧のノイズ等が入力さ
れた場合は、第２のダイオード16が順バイアスされ、ノ
イズはＰウェル４を通って低電位点VSSにバイパスされ
る。
れた場合は、第２のダイオード16が順バイアスされ、ノ
イズはＰウェル４を通って低電位点VSSにバイパスされ
る。
《発明が解決しようとする課題》 しかしながら、上記の如き従来の半導体装置の入力保
護回路にあっては、入力端子14から電源電圧VDDよりも
高い電圧のノイズ等が入力された場合、上記の如くP+拡
散層２とＮ型基板１とのPN接合で形成される第１のダイ
オード15が順バイアスされ、ノイズはＮ型基板１中を通
って電源側VDDにバイパスされるが、この時、P+拡散層
２からＮ型基板１に向かって多量の正孔（少数キャリ
ア）が注入される。この注入された正孔は、Ｎ型基板１
中を拡散し、他のＰウェルに到達してそのＰウェルの電
位変動を引き起こし、寄生バイポーラトランジスタ、ま
たは寄生サイリスタをON状態に転じさせるいわゆるラッ
チアップ現象のトリガとなるおそれがある。
護回路にあっては、入力端子14から電源電圧VDDよりも
高い電圧のノイズ等が入力された場合、上記の如くP+拡
散層２とＮ型基板１とのPN接合で形成される第１のダイ
オード15が順バイアスされ、ノイズはＮ型基板１中を通
って電源側VDDにバイパスされるが、この時、P+拡散層
２からＮ型基板１に向かって多量の正孔（少数キャリ
ア）が注入される。この注入された正孔は、Ｎ型基板１
中を拡散し、他のＰウェルに到達してそのＰウェルの電
位変動を引き起こし、寄生バイポーラトランジスタ、ま
たは寄生サイリスタをON状態に転じさせるいわゆるラッ
チアップ現象のトリガとなるおそれがある。
このラッチアップ現象の発生を防止するためには、P+
拡散層２はＮ型基板１上においてCMOS等の半導体装置の
形成部位から十分離れた位置に形成する等の手段を講じ
て寄生バイポーラトランジスタ等を動作しにくくしてや
る必要があるが、このような手段をとると、チップ面積
の増大をもたらすという問題点があった。
拡散層２はＮ型基板１上においてCMOS等の半導体装置の
形成部位から十分離れた位置に形成する等の手段を講じ
て寄生バイポーラトランジスタ等を動作しにくくしてや
る必要があるが、このような手段をとると、チップ面積
の増大をもたらすという問題点があった。
この発明は、上記課題に鑑み、ラッチアップ現象の発
生を防止でき、かつチップ面積を小さくすることができ
る半導体装置の入力保護回路を提供することを目的とす
る。
生を防止でき、かつチップ面積を小さくすることができ
る半導体装置の入力保護回路を提供することを目的とす
る。
《課題を解決するための手段》 この発明は、上記目的を達成するために、半導体基板
上に形成される半導体装置の入力保護回路において、 第１導電型の半導体基板主面に形成された第１導電型
高濃度拡散層と、 上記第１導電型高濃度拡散層上に該第１導電型高濃度拡
散層より低い不純物濃度を有して抵抗として形成され、
かつ入出力端子が接続される第２導電型の半導体層と、 上記第２導電型の半導体層内であって上記第１導電型高
濃度拡散層との接合面に、上記第１導電型高濃度拡散層
より低い不純物濃度を有するとともに上記第２導電型の
半導体層より高い不純物濃度を有して形成された第１導
電型の半導体層と、を有し、 上記第２導電型の半導体層に接続された出力端子に半
導体装置を接続することにより１つの基板上に入力保護
回路と半導体装置が形成されることを特徴とする。
上に形成される半導体装置の入力保護回路において、 第１導電型の半導体基板主面に形成された第１導電型
高濃度拡散層と、 上記第１導電型高濃度拡散層上に該第１導電型高濃度拡
散層より低い不純物濃度を有して抵抗として形成され、
かつ入出力端子が接続される第２導電型の半導体層と、 上記第２導電型の半導体層内であって上記第１導電型高
濃度拡散層との接合面に、上記第１導電型高濃度拡散層
より低い不純物濃度を有するとともに上記第２導電型の
半導体層より高い不純物濃度を有して形成された第１導
電型の半導体層と、を有し、 上記第２導電型の半導体層に接続された出力端子に半
導体装置を接続することにより１つの基板上に入力保護
回路と半導体装置が形成されることを特徴とする。
《作用》 この発明では、第１導電型高濃度拡散層上に形成され
た第２導電型の半導体層が第１導電型高濃度拡散層より
低い不純物濃度を有して抵抗として形成され、第１導電
型の半導体層が第２導電型の半導体層内であって第１導
電型高濃度拡散層との接合面に、第１導電型高濃度拡散
層より低い不純物濃度を有するとともに第２導電型の半
導体層より高い不純物濃度を有して形成されるようにし
たので、電源電圧より高い電圧のノイズが入力された場
合、上記第１導電型の半導体層内に正孔（少数キャリ
ア）の拡散を妨げる向きの内臓電界が発生する。このた
め、第１導電型高濃度拡散層領域へ注入される正孔の量
が低く抑えられ、ラッチアップ現象のトリガとなること
が抑止される。
た第２導電型の半導体層が第１導電型高濃度拡散層より
低い不純物濃度を有して抵抗として形成され、第１導電
型の半導体層が第２導電型の半導体層内であって第１導
電型高濃度拡散層との接合面に、第１導電型高濃度拡散
層より低い不純物濃度を有するとともに第２導電型の半
導体層より高い不純物濃度を有して形成されるようにし
たので、電源電圧より高い電圧のノイズが入力された場
合、上記第１導電型の半導体層内に正孔（少数キャリ
ア）の拡散を妨げる向きの内臓電界が発生する。このた
め、第１導電型高濃度拡散層領域へ注入される正孔の量
が低く抑えられ、ラッチアップ現象のトリガとなること
が抑止される。
《実施例の説明》 次に本発明の実施例を図面に基いて説明する。
第１図は本発明が適用された第１の実施例の縦断面図
であり、第２図は第１図の等価回路図である。
であり、第２図は第１図の等価回路図である。
第１図においてＮ型基板１の主面一側端部にはN+拡散
層30が形成され、このN+拡散層30上にはさらに選択エピ
タキシャル法等によりＰ型半導体層31が形成されてい
る。そして、このＰ型半導体層31中であってN+拡散層30
との接合面側には、N+拡散層30内のＮ型不純物を上方拡
散させることにより、Ｎ型半導体層31Aが形成されてい
る。
層30が形成され、このN+拡散層30上にはさらに選択エピ
タキシャル法等によりＰ型半導体層31が形成されてい
る。そして、このＰ型半導体層31中であってN+拡散層30
との接合面側には、N+拡散層30内のＮ型不純物を上方拡
散させることにより、Ｎ型半導体層31Aが形成されてい
る。
また、この例では、上記Ｐ型半導体層31で抵抗34が形
成され、その一端は入力端子14側に接続されるととも
に、上記抵抗34を形成するＰ型半導体層31とＮ型半導体
層31AとのPN接合で第１のダイオード35が形成され、そ
のカソードがN+基板コンタクト領域３を介して電源VDD
に接続されている。
成され、その一端は入力端子14側に接続されるととも
に、上記抵抗34を形成するＰ型半導体層31とＮ型半導体
層31AとのPN接合で第１のダイオード35が形成され、そ
のカソードがN+基板コンタクト領域３を介して電源VDD
に接続されている。
なお、上記以外の他の構成は上記従来例と全く同一な
ので同一符号を付し、その説明を省略する。
ので同一符号を付し、その説明を省略する。
ところで、この実施例では、通常の動作時には、入力
端子14から入力された信号は、抵抗34を介してCMOSに伝
わる。このとき、第1,第２のダイオード35,16はともに
逆バイアスされて非導通状態とされている。
端子14から入力された信号は、抵抗34を介してCMOSに伝
わる。このとき、第1,第２のダイオード35,16はともに
逆バイアスされて非導通状態とされている。
一方、入力端子14から電源電圧VDDよりも高い電圧の
ノイズ等が入力された場合、第１のダイオード35が順バ
イアスされ、ノイズはＮ型基板１中を通って電源側VDD
にバイパスされる。
ノイズ等が入力された場合、第１のダイオード35が順バ
イアスされ、ノイズはＮ型基板１中を通って電源側VDD
にバイパスされる。
ところで、この場合、Ｐ型半導体層31をエミッタ、Ｎ
型半導体層31AおよびN+拡散層30をベース、内部ロジッ
クのＰウェルをコレクタとする寄生ラテラルPNPトラン
ジスタ40が形成される。
型半導体層31AおよびN+拡散層30をベース、内部ロジッ
クのＰウェルをコレクタとする寄生ラテラルPNPトラン
ジスタ40が形成される。
この場合、まず寄生PNPトランジスタ40のエミッタを
形成するＰ型半導体層31の不純物濃度を下げることは容
易である。これによりまずＮ型基板１中に注入される正
孔の量を制限することができる。
形成するＰ型半導体層31の不純物濃度を下げることは容
易である。これによりまずＮ型基板１中に注入される正
孔の量を制限することができる。
また、寄生PNPトランジスタ40のベース領域を構成す
るＮ型半導体層31A内であってＰ型半導体層31の接合部
近傍にはN+型の高濃度領域が存在し、エミッタを構成す
るＰ型半導体層31から注入された正孔の拡散を妨げる向
きの内蔵電界が発生する。そして、上記N+型の高濃度領
域によって、Ｐ型エミッタからベース側へ注入された正
孔は再結合されてしまう。このため、エミッタを単結晶
で形成し、エミッタ・ベース接合部近傍のベース領域中
に高濃度領域がない上記従来例に比して、エミッタ領域
からベース領域への正孔の移動が妨げられ、エミッタ電
流の内に占める正孔電流の割合すなわちエミッタ注入効
率が下がり、電流増幅率hFEが小さくなる。
るＮ型半導体層31A内であってＰ型半導体層31の接合部
近傍にはN+型の高濃度領域が存在し、エミッタを構成す
るＰ型半導体層31から注入された正孔の拡散を妨げる向
きの内蔵電界が発生する。そして、上記N+型の高濃度領
域によって、Ｐ型エミッタからベース側へ注入された正
孔は再結合されてしまう。このため、エミッタを単結晶
で形成し、エミッタ・ベース接合部近傍のベース領域中
に高濃度領域がない上記従来例に比して、エミッタ領域
からベース領域への正孔の移動が妨げられ、エミッタ電
流の内に占める正孔電流の割合すなわちエミッタ注入効
率が下がり、電流増幅率hFEが小さくなる。
このため、第１のダイオード35が順バイアスされても
内部ロジックのＰウェルへ流れる正孔の量、すなわち寄
生ラテラルPNPトランジスタのコレクタ電流が低く抑え
られ、ラッチアップ現象のトリガとなることが抑止され
る。また、これにより入力保護回路とCMOS等の半導体装
置の形成部位との間隔を短くすることができ、同一基板
上に入力保護回路とCMOS等の半導体装置を形成できると
ともにチップ面積も小さくできる。
内部ロジックのＰウェルへ流れる正孔の量、すなわち寄
生ラテラルPNPトランジスタのコレクタ電流が低く抑え
られ、ラッチアップ現象のトリガとなることが抑止され
る。また、これにより入力保護回路とCMOS等の半導体装
置の形成部位との間隔を短くすることができ、同一基板
上に入力保護回路とCMOS等の半導体装置を形成できると
ともにチップ面積も小さくできる。
次に、本発明の第２の実施例を説明する。
第３図は第２の実施例の縦断面図であり、第４図は第
３図の等価回路図である。
３図の等価回路図である。
ところで、この第２の実施例が上記第１の実施例と異
なるのは、N+拡散層30上には、Ｐ型多結晶シリコン41が
形成されて、このＰ型多結晶シリコン41中であってN+拡
散層30との接合面側にはＮ型多結晶シリコン41Aが形成
されていることである。
なるのは、N+拡散層30上には、Ｐ型多結晶シリコン41が
形成されて、このＰ型多結晶シリコン41中であってN+拡
散層30との接合面側にはＮ型多結晶シリコン41Aが形成
されていることである。
そして、この例では、Ｐ型多結晶シリコン41で抵抗44
が形成され、このＰ型多結晶シリコン41とＮ型多結晶シ
リコン41AとのPN接合で第１のダイオード（過電圧バイ
パスダイオード）45が形成されている。
が形成され、このＰ型多結晶シリコン41とＮ型多結晶シ
リコン41AとのPN接合で第１のダイオード（過電圧バイ
パスダイオード）45が形成されている。
ところで、この実施例では、Ｐ型多結晶シリコン41を
エミッタ、Ｎ型多結晶シリコン41AおよびN+拡散層30を
ベース、内部ロジックのＰウェルをコレクタとする寄生
ラテラルPNPトランジスタ50が形成され、エミッタ・ベ
ース接合は多結晶シリコン中にある。一方、多結晶シリ
コンより形成されるエミッタ・ベース接合近傍には、上
記第１の実施例の場合に比して正孔の再結合中心が多く
存在する。このためＰ型エミッタからベースへ注入され
た正孔は上記第１の実施例に比べてより多く再結合され
てしまい、本実施例によって形成される寄生ラテラルPN
Pトランジスタ50では、さらにエミッタ領域からベース
領域への正孔の移動が妨げられ、電磁増幅率hFEもさら
に小さくなる。このため、この実施例では第１の実施例
に比してよりラッチアップ現象が抑止され、チップ面積
も小さくすることができる。
エミッタ、Ｎ型多結晶シリコン41AおよびN+拡散層30を
ベース、内部ロジックのＰウェルをコレクタとする寄生
ラテラルPNPトランジスタ50が形成され、エミッタ・ベ
ース接合は多結晶シリコン中にある。一方、多結晶シリ
コンより形成されるエミッタ・ベース接合近傍には、上
記第１の実施例の場合に比して正孔の再結合中心が多く
存在する。このためＰ型エミッタからベースへ注入され
た正孔は上記第１の実施例に比べてより多く再結合され
てしまい、本実施例によって形成される寄生ラテラルPN
Pトランジスタ50では、さらにエミッタ領域からベース
領域への正孔の移動が妨げられ、電磁増幅率hFEもさら
に小さくなる。このため、この実施例では第１の実施例
に比してよりラッチアップ現象が抑止され、チップ面積
も小さくすることができる。
次に、上記実施例に示した半導体装置の入力保護回路
の製造方法について説明するが、ここでは第２の実施例
に示した入力保護回路の製造方法について第５図を参照
しながら説明する。
の製造方法について説明するが、ここでは第２の実施例
に示した入力保護回路の製造方法について第５図を参照
しながら説明する。
まず、同図（ａ）に示す如く、Ｎ型基板１の主面上に
シリコン酸化膜12を形成する。次に、該形成されたシリ
コン酸化膜12のうち、拡散層形成部分30,3,7,6,8の部分
のシリコン酸化膜12を除去する。その後、Ｎ型基板１の
主面に２つのＰウェル4,5を形成し、さらに上記シリコ
ン酸化膜12の除去部分にN+拡散層30,3,7,8およびP+拡散
層６を設ける。また、N+拡散層８上には絶縁膜９を介し
て多結晶シリコン電極11を蒸着形成する。
シリコン酸化膜12を形成する。次に、該形成されたシリ
コン酸化膜12のうち、拡散層形成部分30,3,7,6,8の部分
のシリコン酸化膜12を除去する。その後、Ｎ型基板１の
主面に２つのＰウェル4,5を形成し、さらに上記シリコ
ン酸化膜12の除去部分にN+拡散層30,3,7,8およびP+拡散
層６を設ける。また、N+拡散層８上には絶縁膜９を介し
て多結晶シリコン電極11を蒸着形成する。
次に、同図（ｂ）に示す如く、N+拡散層30上に多結晶
シリコン層を選択エピタキシャル法によって形成し、さ
らに該多結晶シリコン層にＰ型不純物を注入してＰ型多
結晶シリコン41を形成する。
シリコン層を選択エピタキシャル法によって形成し、さ
らに該多結晶シリコン層にＰ型不純物を注入してＰ型多
結晶シリコン41を形成する。
こうして、N+拡散層30上にＰ型多結晶シリコン41が形
成されると、この状態で熱処理を行ない、N+拡散層30中
のＮ型不純物をＰ型多結晶シリコン41中に上方拡散さ
せ、同図（ｃ）に示す如く、Ｐ型多結晶シリコン41中で
あってN+拡散層30との接合面側にＮ型多結晶シリコン41
Aを形成する。
成されると、この状態で熱処理を行ない、N+拡散層30中
のＮ型不純物をＰ型多結晶シリコン41中に上方拡散さ
せ、同図（ｃ）に示す如く、Ｐ型多結晶シリコン41中で
あってN+拡散層30との接合面側にＮ型多結晶シリコン41
Aを形成する。
最後に、同図（ｄ）に示す如く、Ｐ型多結晶シリコン
41の一側を入力端子14に、他側を出力線路18を介して出
力端子20に接続し、該出力線路18にN+拡散層7,多結晶シ
リコン電極11を接続する。また、N+拡散層３を電源側V
DDに、P+拡散層６とN+拡散層８を低電位点VSSに接続す
る。
41の一側を入力端子14に、他側を出力線路18を介して出
力端子20に接続し、該出力線路18にN+拡散層7,多結晶シ
リコン電極11を接続する。また、N+拡散層３を電源側V
DDに、P+拡散層６とN+拡散層８を低電位点VSSに接続す
る。
こうして、第２の実施例に示した入力保護回路が製造
されることになる。
されることになる。
なお、第１の実施例に示した入力保護回路を製造する
には、第５図（ｃ）において、N+拡散層30上にＰ型多結
晶シリコン41を形成する代わりにＰ型半導体層31を形成
し、しかる後に熱処理を行ない、これによってN+拡散層
30中のＮ型不純物をＰ型半導体31中に上方拡散し、N+拡
散層30との接合面側にＮ型半導体層31Aを形成すれば良
い。
には、第５図（ｃ）において、N+拡散層30上にＰ型多結
晶シリコン41を形成する代わりにＰ型半導体層31を形成
し、しかる後に熱処理を行ない、これによってN+拡散層
30中のＮ型不純物をＰ型半導体31中に上方拡散し、N+拡
散層30との接合面側にＮ型半導体層31Aを形成すれば良
い。
《発明の効果》 本発明に係る半導体装置の入力保護回路は、第１導電
型高濃度拡散層上に形成された第２導電型の半導体層が
第１導電型高濃度拡散層より低い不純物濃度を有して抵
抗として形成され、第１導電型の半導体層が第２導電型
の半導体層内であって第１導電型高濃度拡散層との接合
面に、第１導電型高濃度拡散層より低い不純物濃度を有
するとともに第２導電型の半導体層より高い不純物濃度
を有して形成されるようにしたので、電源電圧より高い
電圧のノイズが入力された場合でもラッチアップ現象の
発生を防止でき、かつチップ面積を小さくすることがで
きる半導体装置の入力保護回路を得ることができる等の
効果を有する。
型高濃度拡散層上に形成された第２導電型の半導体層が
第１導電型高濃度拡散層より低い不純物濃度を有して抵
抗として形成され、第１導電型の半導体層が第２導電型
の半導体層内であって第１導電型高濃度拡散層との接合
面に、第１導電型高濃度拡散層より低い不純物濃度を有
するとともに第２導電型の半導体層より高い不純物濃度
を有して形成されるようにしたので、電源電圧より高い
電圧のノイズが入力された場合でもラッチアップ現象の
発生を防止でき、かつチップ面積を小さくすることがで
きる半導体装置の入力保護回路を得ることができる等の
効果を有する。
第１図は本発明が適用された第１の実施例の縦断面図、
第２図は第１図の等価回路図、第３図は第２の実施例の
縦断面図、第４図は第３図の等価回路図、第５図は第２
の実施例に係る半導体装置の入力保護回路の製造方法の
説明図、第６図は従来例の縦断面図、第７図は第６図の
等価回路図である。 １……Ｎ型基板 ３……N+基板コンタクト領域 4,5……Ｐウェル ６……P+ウェルコンタクト領域 7,8……N+拡散層 ９……絶縁膜 11……多結晶シリコン電極 12……シリコン酸化膜 14……入力端子 16……第２のダイオード 18……出力線路 20……出力端子 30……N+拡散層 31……Ｐ型半導体層 31A……Ｎ型半導体層 13,34,44……抵抗 15,35,45……第１のダイオード 40,50……寄生ラテラルPNPトランジスタ 41……Ｐ型多結晶シリコン 41A……Ｎ型多結晶シリコン
第２図は第１図の等価回路図、第３図は第２の実施例の
縦断面図、第４図は第３図の等価回路図、第５図は第２
の実施例に係る半導体装置の入力保護回路の製造方法の
説明図、第６図は従来例の縦断面図、第７図は第６図の
等価回路図である。 １……Ｎ型基板 ３……N+基板コンタクト領域 4,5……Ｐウェル ６……P+ウェルコンタクト領域 7,8……N+拡散層 ９……絶縁膜 11……多結晶シリコン電極 12……シリコン酸化膜 14……入力端子 16……第２のダイオード 18……出力線路 20……出力端子 30……N+拡散層 31……Ｐ型半導体層 31A……Ｎ型半導体層 13,34,44……抵抗 15,35,45……第１のダイオード 40,50……寄生ラテラルPNPトランジスタ 41……Ｐ型多結晶シリコン 41A……Ｎ型多結晶シリコン
Claims (1)
- 【請求項１】半導体基板上に形成される半導体装置の入
力保護回路において、 第１導電型の半導体基板主面に形成された第１導電型高
濃度拡散層と、 上記第１導電型高濃度拡散層上に該第１導電型高濃度拡
散層より低い不純物濃度を有して抵抗として形成され、
かつ入出力端子が接続される第２導電型の半導体層と、 上記第２導電型の半導体層内であって上記第１導電型高
濃度拡散層との接合面に、上記第１導電型高濃度拡散層
より低い不純物濃度を有するとともに上記第２導電型の
半導体層より高い不純物濃度を有して形成された第１導
電型の半導体層と、を有し、 上記第２導電型の半導体層に接続された出力端子に半導
体装置を接続することにより１つの基板上に入力保護回
路と半導体装置が形成されることを特徴とする半導体装
置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196000A JP2557984B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196000A JP2557984B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体装置の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360152A JPH0360152A (ja) | 1991-03-15 |
| JP2557984B2 true JP2557984B2 (ja) | 1996-11-27 |
Family
ID=16350554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196000A Expired - Fee Related JP2557984B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557984B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006111319A (ja) * | 2004-10-15 | 2006-04-27 | Toyo Seikan Kaisha Ltd | サックバックノズル |
| JP5292067B2 (ja) * | 2008-11-20 | 2013-09-18 | シャープ株式会社 | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431289A (en) * | 1977-08-15 | 1979-03-08 | Fujitsu Ltd | Semiconductor device |
| JPS6364358A (ja) * | 1986-09-05 | 1988-03-22 | Nissan Motor Co Ltd | Ｃｍｏｓ半導体装置 |
-
1989
- 1989-07-28 JP JP1196000A patent/JP2557984B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431289A (en) * | 1977-08-15 | 1979-03-08 | Fujitsu Ltd | Semiconductor device |
| JPS6364358A (ja) * | 1986-09-05 | 1988-03-22 | Nissan Motor Co Ltd | Ｃｍｏｓ半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360152A (ja) | 1991-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6747294B1 (en) | Guard ring structure for reducing crosstalk and latch-up in integrated circuits | |
| KR100208632B1 (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| KR20020052954A (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| JPS63254762A (ja) | Ｃｍｏｓ半導体装置 | |
| US20070241421A1 (en) | Semiconductor structure and method of manufacture | |
| JPH0669501A (ja) | 集積回路における静電的放電に対してパッドを保護するためのダイオード構造 | |
| US4922317A (en) | CMOS device having Schottky diode for latch-up prevention | |
| JPH07297373A (ja) | 誘導性負荷要素に対する集積ドライバ回路装置 | |
| US8188568B2 (en) | Semiconductor integrated circuit | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| JPH0282533A (ja) | バイポーラ・トランジスタ | |
| DK157468B (da) | Diode til monolitisk integreret kreds | |
| JP2557984B2 (ja) | 半導体装置の入力保護回路 | |
| JP3909741B2 (ja) | 半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法 | |
| CN112447703A (zh) | 静电放电防护元件 | |
| US20040120085A1 (en) | Semiconductor device with surge protection circuit | |
| JPH1074958A (ja) | 半導体集積回路およびその製造方法 | |
| JPH01106464A (ja) | ラッチアップおよび静電放電保護構造 | |
| JPH11168181A (ja) | 静電放電の保護回路、これを備えるトランジスタおよび半導体素子 | |
| JPS6050062B2 (ja) | 半導体集積回路装置 | |
| US6624502B2 (en) | Method and device for limiting the substrate potential in junction isolated integrated circuits | |
| JPH0474478A (ja) | ダイオード | |
| JPH09502573A (ja) | 温度補償された電圧制限部を形成するためのラテラルな半導体構造 | |
| JP2000232203A (ja) | ラテラルバイポーラ型入出力保護装置 | |
| JPS61276340A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |