JPH01106464A - ラッチアップおよび静電放電保護構造 - Google Patents
ラッチアップおよび静電放電保護構造Info
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- JPH01106464A JPH01106464A JP63229696A JP22969688A JPH01106464A JP H01106464 A JPH01106464 A JP H01106464A JP 63229696 A JP63229696 A JP 63229696A JP 22969688 A JP22969688 A JP 22969688A JP H01106464 A JPH01106464 A JP H01106464A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリコン集積回路ＣＭＯＳインバータのラッチ
アップ（ｌａｔｃｈｕｐ）および静電放電（ＥＳＤ）保
護構造に関する。
アップ（ｌａｔｃｈｕｐ）および静電放電（ＥＳＤ）保
護構造に関する。
従来の技術
ＥＳＤ入力保護のため、入力側において逆バイアスダイ
オードを利用する集積回路ＣＭＯＳインベータの構造は
、一般的にパラシティツク（ｐａｒａ−ｓｉｔｉｃ）・
バイポーラ型・トランジスタを有する。
オードを利用する集積回路ＣＭＯＳインベータの構造は
、一般的にパラシティツク（ｐａｒａ−ｓｉｔｉｃ）・
バイポーラ型・トランジスタを有する。
非常に細い線、たとえば３ミクロン以下の線を用いるＣ
ＭＯＳ回路においては、バイポーラ型・トランジスタは
シリコン制御整流器（ＳＣＲ）を形成し、それがオン状
態にラッチすれば、０Ｍ０８回路が非動作状態に「凍結
」される。トランジスタすなわちＳＣＲは、インバータ
の電力供給線を互いに接続し、過剰な電流をデバイスか
ら放出するが、それによりデバイスがオーバヒートされ
破損される恐れがある。従って、ラッチアップおよびＥ
ＳＤからの保護が問題となる。
ＭＯＳ回路においては、バイポーラ型・トランジスタは
シリコン制御整流器（ＳＣＲ）を形成し、それがオン状
態にラッチすれば、０Ｍ０８回路が非動作状態に「凍結
」される。トランジスタすなわちＳＣＲは、インバータ
の電力供給線を互いに接続し、過剰な電流をデバイスか
ら放出するが、それによりデバイスがオーバヒートされ
破損される恐れがある。従って、ラッチアップおよびＥ
ＳＤからの保護が問題となる。
発明が解決しようとする課題
従来においては、０Ｍ０８回路の保護構造は、ラッチア
ップの保護もしくはＥＳＤの保護のいずれか一方のみが
設けられており、両者が同時に設けられている構成がな
かった。本発明に係る構造においては、集積回路ＣＭＯ
Ｓインバータを、ラッチアップおよびＥＳＤの両者に対
し、同時に保護することが可能な構成となっている。
ップの保護もしくはＥＳＤの保護のいずれか一方のみが
設けられており、両者が同時に設けられている構成がな
かった。本発明に係る構造においては、集積回路ＣＭＯ
Ｓインバータを、ラッチアップおよびＥＳＤの両者に対
し、同時に保護することが可能な構成となっている。
実施例
以下、添付図に従い本発明の構成を詳述する。
第１図は公知のＣＭＯＳインバータの回路図を示し、Ｐ
−型ＦＥＴ（電界効果トランジスタ）ｌを有し、そのソ
ースおよびドレインはそれぞれＮ−型ＦＥＴ２のドレイ
ンおよびソースに直列に接続されている。すなわち、ト
ランジスタｌのソースは＋側型源Ｖｄｄに接続され、Ｆ
ＥＴ２のソースはアース（−側の電源Ｖ ｓｓ）に接続
されている一方、これらトランジスタのゲートは互いに
接続され、さらにインバータの入力へとつながっており
、これらトランジスタのドレインは互いに接続され、イ
ンバータの出力端につながっている。
−型ＦＥＴ（電界効果トランジスタ）ｌを有し、そのソ
ースおよびドレインはそれぞれＮ−型ＦＥＴ２のドレイ
ンおよびソースに直列に接続されている。すなわち、ト
ランジスタｌのソースは＋側型源Ｖｄｄに接続され、Ｆ
ＥＴ２のソースはアース（−側の電源Ｖ ｓｓ）に接続
されている一方、これらトランジスタのゲートは互いに
接続され、さらにインバータの入力へとつながっており
、これらトランジスタのドレインは互いに接続され、イ
ンバータの出力端につながっている。
過剰な正または負の電圧（ＥＳＤ）から入力を保護する
ため、入力端とＶｄｄとの間、及び入力端とＶｓｓとの
間に一対のダイオードがそれぞれ挿入されている。ダイ
オード３はそのアノードが入力に接続される一方、その
カソードがＶｄｄに接続され、又、ダイオード４はその
アノードがＶｓｓに接続されると共に、そのカソードは
入力に接続される。
ため、入力端とＶｄｄとの間、及び入力端とＶｓｓとの
間に一対のダイオードがそれぞれ挿入されている。ダイ
オード３はそのアノードが入力に接続される一方、その
カソードがＶｄｄに接続され、又、ダイオード４はその
アノードがＶｓｓに接続されると共に、そのカソードは
入力に接続される。
通常の状態においては、ダイオード３および４は逆バイ
アスされた状態にある。しかしながら、過剰な静電圧が
入力端子に表われると、ダイオード３は正方向バイアス
された形となり、入力電流を供給源Ｖｄｄへと逃がす。
アスされた状態にある。しかしながら、過剰な静電圧が
入力端子に表われると、ダイオード３は正方向バイアス
された形となり、入力電流を供給源Ｖｄｄへと逃がす。
もし、過剰な負電圧が入力に表われれば、ダイオード４
は正方向バイアス状態となり、供給源Ｖｓｓから入力へ
と導通路を形成する。
は正方向バイアス状態となり、供給源Ｖｓｓから入力へ
と導通路を形成する。
ダイオード３は集積回路で形成され、分布されたダイオ
ード３．・・・、３Ａを形成し、入力から直列接続され
た直列抵抗５が用いられ、インバータに入力される過剰
電流に対して保護の助けをすると共に、ラッチアップ保
護の効果も発揮する。
ード３．・・・、３Ａを形成し、入力から直列接続され
た直列抵抗５が用いられ、インバータに入力される過剰
電流に対して保護の助けをすると共に、ラッチアップ保
護の効果も発揮する。
ところが、ダイオード３．・・・、３ＡがＮ−型トラン
ジスタの近傍に設けられている場合、もしくはダイオー
ド４がＰ−型トランジスタの近傍に設けられている場合
、ＳＣＲ構造が構成される。第２図、第３図は集積回路
の断面図を示し、特に上述した構成にしたがって形成さ
れたバイポーラ・トランジスタを示し、第４図に示す回
路を構成する。
ジスタの近傍に設けられている場合、もしくはダイオー
ド４がＰ−型トランジスタの近傍に設けられている場合
、ＳＣＲ構造が構成される。第２図、第３図は集積回路
の断面図を示し、特に上述した構成にしたがって形成さ
れたバイポーラ・トランジスタを示し、第４図に示す回
路を構成する。
第４図において、２つのトランジスタＱ！及びＱ２はＳ
ＣＲを構成し、ＰＮＰ）ランジスタＱｌのベースはＰＮ
Ｐ ）ランジスタＱ２のコレクタに接続され、トランジ
スタＱｌのコレクタはトランジスタＱ２のベースに接続
され、この接続点はＳＣＨのゲートを構成する。トラン
ジスタＱ！のエミッタはＳＣＲのアノードに相当し、ト
ランジスタＱ２のエミッタはＳＣＨのカソードに相当す
る。
ＣＲを構成し、ＰＮＰ）ランジスタＱｌのベースはＰＮ
Ｐ ）ランジスタＱ２のコレクタに接続され、トランジ
スタＱｌのコレクタはトランジスタＱ２のベースに接続
され、この接続点はＳＣＨのゲートを構成する。トラン
ジスタＱ！のエミッタはＳＣＲのアノードに相当し、ト
ランジスタＱ２のエミッタはＳＣＨのカソードに相当す
る。
トランジスタＱ２のベースに十分な電流が流れそれをオ
ン状態にすると、トランジスタＱ２はトランジスタＱｌ
のベースエミッタ間を介してコレクタ電流を発生させる
。この結果、Ｑｌもオン状態となり、トランジスタＱ２
のベースにより多くの。
ン状態にすると、トランジスタＱ２はトランジスタＱｌ
のベースエミッタ間を介してコレクタ電流を発生させる
。この結果、Ｑｌもオン状態となり、トランジスタＱ２
のベースにより多くの。
電流を流す結果となる。これによりトランジスタＱ２は
さらにオン状態に引っ張られ、より多（のベース電流を
トランジスタＱ１に供給する。これにより、たとえゲー
ト電流が中断されてもこの正帰還構成により導通状態が
維持される。したがって、ＳＣＲはオン状態にラッチさ
れる。
さらにオン状態に引っ張られ、より多（のベース電流を
トランジスタＱ１に供給する。これにより、たとえゲー
ト電流が中断されてもこの正帰還構成により導通状態が
維持される。したがって、ＳＣＲはオン状態にラッチさ
れる。
次に、第２図および第３図を参照しながら上述のＳＣＨ
の形成について説明する。
の形成について説明する。
以下、説明においては、従来の半導体技術用語を用いる
。例えば、Ｐ＋で示された部分は、Ｐ−で示された領域
よりも高い密度の不純物でドーピングが行なわれている
ことを示す。また、Ｎ十領域はＮ−領域よりも高い密度
の不純物でドーピングがなされていることを示す。
。例えば、Ｐ＋で示された部分は、Ｐ−で示された領域
よりも高い密度の不純物でドーピングが行なわれている
ことを示す。また、Ｎ十領域はＮ−領域よりも高い密度
の不純物でドーピングがなされていることを示す。
第２図において、従来のＰ型ＭＯＳＦＥＴＩのＰ＋ソー
スおよびドレインの拡散領域６．７はバラスティク・ラ
テラル（ｐａｒａｓｔｉｃ １ａｔｅｒａｌ）Ｐ Ｎ
Ｐトランジスタ８のエミッタを形成する。また、集積回
路のＮ−がドープされた基板９はトランジスタのベース
として作用する。
スおよびドレインの拡散領域６．７はバラスティク・ラ
テラル（ｐａｒａｓｔｉｃ １ａｔｅｒａｌ）Ｐ Ｎ
Ｐトランジスタ８のエミッタを形成する。また、集積回
路のＮ−がドープされた基板９はトランジスタのベース
として作用する。
基板内に形成されたＰ−井戸領域ｌＯおよび基板表面上
に点在するＮ十領域によりダイオード４が形成される。
に点在するＮ十領域によりダイオード４が形成される。
図示しない位置において、Ｐ−井戸領域ｌＯはＶｓｓと
接続されている。入力端子はＮ十領域１１と接続され、
その結果ダイオードのカソード（Ｎ＋）は入力に接続さ
れると共に、そのアノード（Ｐ−）はＶｓｓに接続され
る。しかしながら、このダイオードはバラスティク垂直
（ｐａｒａｓｔｉｃｖｅｒｉｃａｌ）Ｎ Ｐ Ｎ トラ
ンジスタ１２を形成し、そのエミッタはＮ十領域！ｌに
より構成されると共に、そのベースはＰ−領域ｌＯで形
成され、そのコレクタはＮ−がドープされた基＠９で構
成される。
接続されている。入力端子はＮ十領域１１と接続され、
その結果ダイオードのカソード（Ｎ＋）は入力に接続さ
れると共に、そのアノード（Ｐ−）はＶｓｓに接続され
る。しかしながら、このダイオードはバラスティク垂直
（ｐａｒａｓｔｉｃｖｅｒｉｃａｌ）Ｎ Ｐ Ｎ トラ
ンジスタ１２を形成し、そのエミッタはＮ十領域！ｌに
より構成されると共に、そのベースはＰ−領域ｌＯで形
成され、そのコレクタはＮ−がドープされた基＠９で構
成される。
トランジスタ８のコレクタはトランジスタ１２のベース
の拡散領域の共通に形成されると共に、トランジスタ８
のベースはトランジスタＩ２のコレクタが形成されてい
るＮ−ドープ基板９において共通に構成されているので
、２つのトランジスタ８および１２は互いに接続されて
いる。上述した構成は第４図に示すＳＣＲと同等な構成
となる。
の拡散領域の共通に形成されると共に、トランジスタ８
のベースはトランジスタＩ２のコレクタが形成されてい
るＮ−ドープ基板９において共通に構成されているので
、２つのトランジスタ８および１２は互いに接続されて
いる。上述した構成は第４図に示すＳＣＲと同等な構成
となる。
すなわち、トランジスタ８はトランジスタＱ！に対応し
、トランジスタ１２はトランジスタＱ２に対応する。
、トランジスタ１２はトランジスタＱ２に対応する。
もし、入力電圧がＶｓｓからＳＣＲラッチアップ電圧を
引いた電圧よりもさらに低い場合、ＳＣＲのゲート・カ
ソード間において正方向バイアスがかけられＳＣＲをオ
ン状態にする。この状態は入力状態が維持されるかぎり
、もしくは入力回路において最小限の保持電流が供給さ
れる限り、保持される。
引いた電圧よりもさらに低い場合、ＳＣＲのゲート・カ
ソード間において正方向バイアスがかけられＳＣＲをオ
ン状態にする。この状態は入力状態が維持されるかぎり
、もしくは入力回路において最小限の保持電流が供給さ
れる限り、保持される。
もしＮ−型ＭＯＳＦＥＴＩ、例えばトランジスタ２が近
傍に形成されれば、より危険な状態が発生する可能性が
大きい。この種トランジスタは、Ｎ−がドープされた基
板９内にＰ−井戸部が形成され、そのソースおよびドレ
イン領域１４．１５は、基板の表面からＰ−井戸部１３
にＮ＋がドープされて構成される。Ｐ−井戸部１３はト
ランジスタ８の第２コレクタとして作用する。更に、バ
ラスティクＮＰＮバイポーラ型トランジスタ１６が形成
され、そのＰ−領域１３はベースを構成し、Ｎ十領域１
４および１５はエミッタを構成し、Ｎ−基板９はコレク
タを形成する。従って、トランジスタ１６のベースとト
ランジスタ８のコレクタは互いにＰ−井戸部１３を介し
て接続され、トランジスタ８のベースおよびトランジス
タ１６のコレクタは互いに基板９を介して接続される。
傍に形成されれば、より危険な状態が発生する可能性が
大きい。この種トランジスタは、Ｎ−がドープされた基
板９内にＰ−井戸部が形成され、そのソースおよびドレ
イン領域１４．１５は、基板の表面からＰ−井戸部１３
にＮ＋がドープされて構成される。Ｐ−井戸部１３はト
ランジスタ８の第２コレクタとして作用する。更に、バ
ラスティクＮＰＮバイポーラ型トランジスタ１６が形成
され、そのＰ−領域１３はベースを構成し、Ｎ十領域１
４および１５はエミッタを構成し、Ｎ−基板９はコレク
タを形成する。従って、トランジスタ１６のベースとト
ランジスタ８のコレクタは互いにＰ−井戸部１３を介し
て接続され、トランジスタ８のベースおよびトランジス
タ１６のコレクタは互いに基板９を介して接続される。
第２８ＣＲは以上のようにして形成される。
入力端子が負になると、トランジスタ８および１２で形
成される第１ＳＣＨのゲートは上述のごとくオン状態に
なる。しかしながら、トランジスタ８の第２コレクタが
Ｐ−井戸部１３に電流を注入するので、トランジスタ８
および１６で形成される第２ＳＣＲがラッチされる。そ
して、この構成が電源ＶｄｄとＶｓｓとの間に接続され
、これにより、過剰な破壊的電流が流れるおそれがある
。
成される第１ＳＣＨのゲートは上述のごとくオン状態に
なる。しかしながら、トランジスタ８の第２コレクタが
Ｐ−井戸部１３に電流を注入するので、トランジスタ８
および１６で形成される第２ＳＣＲがラッチされる。そ
して、この構成が電源ＶｄｄとＶｓｓとの間に接続され
、これにより、過剰な破壊的電流が流れるおそれがある
。
第３図はダイオード３の構成を示し、Ｎ−、がドープさ
れた基板９に面し、基板９内でＰ＋がドープされた領域
１７に形成される。従って、Ｐ十領域！７はダイオード
３のアノードを形成し、そこに入力端が接続され、Ｎ−
がドープされた基板９にダイオード３のカソードが形成
される（ここに外部からＶｄｄが接続される）。
れた基板９に面し、基板９内でＰ＋がドープされた領域
１７に形成される。従って、Ｐ十領域！７はダイオード
３のアノードを形成し、そこに入力端が接続され、Ｎ−
がドープされた基板９にダイオード３のカソードが形成
される（ここに外部からＶｄｄが接続される）。
近傍には、Ｎ型ＭＯＳＦＥＴ、例えばトランジスタ２が
基板９内に形成され、それはＰ−井戸部１３内の領域１
４．１５においてＮ＋が拡散されて構成される。Ｐ−井
戸領域１３はバラスティクＮＰＮバイポーラ型トランジ
スタ１８のベースを形成し、Ｎ＋が拡散された領域１４
．１５はエミッタを形成し、Ｎ−基板９はコレクタを形
成する。
基板９内に形成され、それはＰ−井戸部１３内の領域１
４．１５においてＮ＋が拡散されて構成される。Ｐ−井
戸領域１３はバラスティクＮＰＮバイポーラ型トランジ
スタ１８のベースを形成し、Ｎ＋が拡散された領域１４
．１５はエミッタを形成し、Ｎ−基板９はコレクタを形
成する。
Ｐ−井戸部Ｉ３はバラスティクＰＮＰバイポーラ型トラ
ンジスタ１９のコレクタを形成し、Ｎ−領域９はベース
を形成し、Ｐ十領域１７はエミッタを形成する。近傍に
設けたＰ−型ＭＯ９ＦＥＴ。
ンジスタ１９のコレクタを形成し、Ｎ−領域９はベース
を形成し、Ｐ十領域１７はエミッタを形成する。近傍に
設けたＰ−型ＭＯ９ＦＥＴ。
例えばトランジスタＩは、Ｐ＋が拡散された領域２０お
よび２１によりそのソースおよびドレインが形成され、
Ｐ＋がドープされた領域２ｏによりＰＮＰトランジスタ
１９の第２エミツタが形成される。
よび２１によりそのソースおよびドレインが形成され、
Ｐ＋がドープされた領域２ｏによりＰＮＰトランジスタ
１９の第２エミツタが形成される。
Ｐ−井戸領域Ｉ３を共有することにより、トランジスタ
１８のベースがトランジスタ１９のコレクタに接続され
、そして、基板９を共有することによりトランジスタ！
８のコレクタがトランジスタ１９のベースに接続される
。従って、第４図を用いて説明したものと同様なＳＣＲ
が構成される。
１８のベースがトランジスタ１９のコレクタに接続され
、そして、基板９を共有することによりトランジスタ！
８のコレクタがトランジスタ１９のベースに接続される
。従って、第４図を用いて説明したものと同様なＳＣＲ
が構成される。
この場合、トランジスタＩ８はトランジスタＱ２に対応
し、トランジスタ！９は、トランジスタＱｌに対応する
。ラッチ・アップ構成は上述したものと同様な構成を有
する。更に、トランジスタ！９のエミッタはソース２０
を介してＶｄｄに接続されると共に、トランジスタ１８
のエミッタはソース１５を介してＶｓｓに接続されるこ
とにより、ＳＣＲは電源ＶｄｄおよびＶｓｓ間に接続さ
れる。
し、トランジスタ！９は、トランジスタＱｌに対応する
。ラッチ・アップ構成は上述したものと同様な構成を有
する。更に、トランジスタ！９のエミッタはソース２０
を介してＶｄｄに接続されると共に、トランジスタ１８
のエミッタはソース１５を介してＶｓｓに接続されるこ
とにより、ＳＣＲは電源ＶｄｄおよびＶｓｓ間に接続さ
れる。
従って、ダイオード３および４を構成することによりＥ
ＳＤ損傷を避けることができる一方、バラスティクバイ
ポーラ型トランジスタが形成され、回路のラッチアップ
を行うことが可能となる。
ＳＤ損傷を避けることができる一方、バラスティクバイ
ポーラ型トランジスタが形成され、回路のラッチアップ
を行うことが可能となる。
ラッチアップを避けるため第５図に示す回路構成が試み
られている。Ｐ−井戸領域１３において１、 Ｎ＋がド
ープされた領域２２が形成され、それは（絶縁領域２３
により領域１１から離間されており、この構成により、
いわゆるＮフィールド構造が形成される・フィールド・
プレートＩＩＡが絶縁層２３の上に延在し、入力に接続
されている。バラスティクトランジスタ１２Ａ（例えば
、第２図のトランジスタ１３）のエミッタはＮ十領域２
２で形成され、そのベースはＰ−領域１３で形成され、
そのコレクタはＮ−領域で形成される。他方、Ｎ＋領域
２２はトランジスタ１２の第２エミツタを構成している
ものと解される。
られている。Ｐ−井戸領域１３において１、 Ｎ＋がド
ープされた領域２２が形成され、それは（絶縁領域２３
により領域１１から離間されており、この構成により、
いわゆるＮフィールド構造が形成される・フィールド・
プレートＩＩＡが絶縁層２３の上に延在し、入力に接続
されている。バラスティクトランジスタ１２Ａ（例えば
、第２図のトランジスタ１３）のエミッタはＮ十領域２
２で形成され、そのベースはＰ−領域１３で形成され、
そのコレクタはＮ−領域で形成される。他方、Ｎ＋領域
２２はトランジスタ１２の第２エミツタを構成している
ものと解される。
近傍のＮ十領域２２、もしくはそれから離れたＰ＋がド
ープされた領域２３は基板端子の上表面からＰ−領域１
３内に含まれる。電源Ｖｓｓは導体２３に接続され、そ
れはさらにＰ十領域２３およびＮ十領域２２に接続され
ている。
ープされた領域２３は基板端子の上表面からＰ−領域１
３内に含まれる。電源Ｖｓｓは導体２３に接続され、そ
れはさらにＰ十領域２３およびＮ十領域２２に接続され
ている。
フィールド・プレートＩＩＡは、ターンオン電圧を下げ
るようバイポーラ型トランジスタ１２またはトランジス
タ１２および１２Ａの特性を改善する。電源ＶｓｓがＮ
十領域２２及びＰ−領域１３で構成されるエミッタ・ベ
ース接合のアノード側に接続されているので、エミッタ
・ベース接合は逆゛バイアスされることになる。しかし
ながら、ＶｓｓがＰ十領域２３を介してＰ−領域１３に
接続されているので、トランジスタ１２（もしくは１２
Ａ）のベースはＶｓｓと同じ電位に保たれることとなる
。
るようバイポーラ型トランジスタ１２またはトランジス
タ１２および１２Ａの特性を改善する。電源ＶｓｓがＮ
十領域２２及びＰ−領域１３で構成されるエミッタ・ベ
ース接合のアノード側に接続されているので、エミッタ
・ベース接合は逆゛バイアスされることになる。しかし
ながら、ＶｓｓがＰ十領域２３を介してＰ−領域１３に
接続されているので、トランジスタ１２（もしくは１２
Ａ）のベースはＶｓｓと同じ電位に保たれることとなる
。
これにより、トランジスタ１２Ａの第２エミツタ・ベー
ス接合の回路を短絡し、そのトランジスタを活動的なバ
ラスティク成分としてそのトランジスタを削除する。
ス接合の回路を短絡し、そのトランジスタを活動的なバ
ラスティク成分としてそのトランジスタを削除する。
従って、第５図に示す構成が第２図に示される構成とと
もに用いられる場合は、トランジスタ８および１２はＳ
ＣＲを構成せず、これらのトランジスタによるラッチア
ップは実現されない。
もに用いられる場合は、トランジスタ８および１２はＳ
ＣＲを構成せず、これらのトランジスタによるラッチア
ップは実現されない。
入力側に加えられる負極性のＥＳＤの場合、トランジス
タ１２のエミッタ・ベース接合は順方向バイアスされて
、入力および供給源Ｖｓｓとの間の導通路は非常に小さ
なインピーダンスを有することとなり、これによりＣＭ
ＯＳ回路の入力を保護されることが可能となる。入力側
における正極性の静電的放電については、しかしながら
、Ｎ十領域１１が２つのバイポーラ型トランジスタのコ
レクタとして作用し、同様にドープされた基板領域のエ
ミッタ特性が悪いのでその動作は非常に複雑なものとな
る。ラッチアップもしくはＥＳＤ減退モードの特性は、
ほかにどのような構造があるのかによって決定される。
タ１２のエミッタ・ベース接合は順方向バイアスされて
、入力および供給源Ｖｓｓとの間の導通路は非常に小さ
なインピーダンスを有することとなり、これによりＣＭ
ＯＳ回路の入力を保護されることが可能となる。入力側
における正極性の静電的放電については、しかしながら
、Ｎ十領域１１が２つのバイポーラ型トランジスタのコ
レクタとして作用し、同様にドープされた基板領域のエ
ミッタ特性が悪いのでその動作は非常に複雑なものとな
る。ラッチアップもしくはＥＳＤ減退モードの特性は、
ほかにどのような構造があるのかによって決定される。
しかしながら、Ｎ＋領域１１からＰ−井戸部１３の接合
により、ラッチアップはネガティブ・センスで、開始さ
れる。
により、ラッチアップはネガティブ・センスで、開始さ
れる。
従って、第５図に示す構成では、負のＥＳＤに対しては
低電圧の分路を設けることができるが、１つの５ＣＲ（
第２図におけるトランジスタ８および１２）を省くこと
ができ、トランジスタ８および１３によりラッチアップ
に対する保護を行うことができない。
低電圧の分路を設けることができるが、１つの５ＣＲ（
第２図におけるトランジスタ８および１２）を省くこと
ができ、トランジスタ８および１３によりラッチアップ
に対する保護を行うことができない。
従って、一般的従来においては、ラッチアップ保護が十
分なされていないものかＥＳＤ保護が十分なされていな
いものかのいずれか一方を選ぶ必要があった。
分なされていないものかＥＳＤ保護が十分なされていな
いものかのいずれか一方を選ぶ必要があった。
本発明は上述の構成よりも良好なＥＳＤ保護を与えると
ともに、ラッチアップ保護も維持することのできるもの
を提案するものである。第６図は本発明に係るＣＭＯＳ
インバータチップの断面図を示す。
ともに、ラッチアップ保護も維持することのできるもの
を提案するものである。第６図は本発明に係るＣＭＯＳ
インバータチップの断面図を示す。
本発明においてはＮフィールドデバイスが形成され、そ
のソースおよびドレインはＮ十領域２４およびＮ十領域
２５で形成され、それらは基板９内においてＰ−井戸部
１３内で基板の表面において互いに離間して形成される
。Ｎ十領域２４への入力導体は、Ｎ十領域２４．２５間
に延在する絶縁領域の上を延在し、金属で形成されるフ
ィールド・プレート２６で構成され、Ｎフィールド駆動
用のフィールド・プレートを構成する。
のソースおよびドレインはＮ十領域２４およびＮ十領域
２５で形成され、それらは基板９内においてＰ−井戸部
１３内で基板の表面において互いに離間して形成される
。Ｎ十領域２４への入力導体は、Ｎ十領域２４．２５間
に延在する絶縁領域の上を延在し、金属で形成されるフ
ィールド・プレート２６で構成され、Ｎフィールド駆動
用のフィールド・プレートを構成する。
本発明においては、Ｐ＋がドープされた領域が基板の表
面からＰ−井戸部１３に形成され、Ｎ＋領域２４の近傍
もしくはそれから離間して形成される。入力端子は表面
においてＰ十領域２７に接続されろ。本発明においては
さらに、Ｎ十領域２５が電圧源Ｖｄｄに接続される。
面からＰ−井戸部１３に形成され、Ｎ＋領域２４の近傍
もしくはそれから離間して形成される。入力端子は表面
においてＰ十領域２７に接続されろ。本発明においては
さらに、Ｎ十領域２５が電圧源Ｖｄｄに接続される。
上述の構成により、Ｐ十領域２７を介して設けた入力は
Ｐ−領域１３と短絡されている。従って、第２図もしく
は第５図におけるトランジスタ１２に相当する垂直型の
ＮＰＮトランジスタ２８が形成され、そのエミッタはＮ
十領域２４で構成され、そのベースはＰ−井戸部１３で
形成されおよびＮ−基板９で形成され、そのベース・エ
ミッタ接合点は短絡されている。
Ｐ−領域１３と短絡されている。従って、第２図もしく
は第５図におけるトランジスタ１２に相当する垂直型の
ＮＰＮトランジスタ２８が形成され、そのエミッタはＮ
十領域２４で構成され、そのベースはＰ−井戸部１３で
形成されおよびＮ−基板９で形成され、そのベース・エ
ミッタ接合点は短絡されている。
横方向に延在されて描かれたＮＰＮ）ランジスタ２９は
、そのエミッタがＮ＋領域２４で形成され、そのコレク
タがＮ十領域２５で形成され、そのベースがＰ−井戸部
１３で形成され、さらにそのベース・エミッタ接合はＰ
＋でドープされた領域２７により短絡されている。Ｎ十
領域２５はまたトランジスタ２８の第２コレクタを形成
する。
、そのエミッタがＮ＋領域２４で形成され、そのコレク
タがＮ十領域２５で形成され、そのベースがＰ−井戸部
１３で形成され、さらにそのベース・エミッタ接合はＰ
＋でドープされた領域２７により短絡されている。Ｎ十
領域２５はまたトランジスタ２８の第２コレクタを形成
する。
トランジスタ２８および２９のベースおよびエミッタは
効果的に短絡されているので、例えばトランジスタ１（
第２図）のような近傍に設けたＰＮＰトランジスタと共
にＳＣＲを形成することはできない。
効果的に短絡されているので、例えばトランジスタ１（
第２図）のような近傍に設けたＰＮＰトランジスタと共
にＳＣＲを形成することはできない。
しかしながら、入力へ負の静電放電が行なわれる場合、
十分な充電キャリアを供給することができない故、Ｐ十
領域２７はバイアスが省がれた状態となる。この時点で
構成をみれば、あたかもＰ＋領域が存在しないように思
われる。横方向のバイポーラ型トランジスタ２９のＢＶ
ＣＥＯが構造破壊点にまで達すると、入力、領域２５お
よび電源供給源Ｖｄｄとの間に導通が発生する。この状
態は、トランジスタ２９のベース抵抗が単位面積当り１
５，０００オームよりも大きいような状態のとき発生す
る。これは実験的装置において入力端子での電圧が約１
５ボルト以上である場合に生ずることが判明した。
十分な充電キャリアを供給することができない故、Ｐ十
領域２７はバイアスが省がれた状態となる。この時点で
構成をみれば、あたかもＰ＋領域が存在しないように思
われる。横方向のバイポーラ型トランジスタ２９のＢＶ
ＣＥＯが構造破壊点にまで達すると、入力、領域２５お
よび電源供給源Ｖｄｄとの間に導通が発生する。この状
態は、トランジスタ２９のベース抵抗が単位面積当り１
５，０００オームよりも大きいような状態のとき発生す
る。これは実験的装置において入力端子での電圧が約１
５ボルト以上である場合に生ずることが判明した。
正方向のＥＳＤ電圧については、Ｐ−井戸部１３はＮ−
基板９と共にダイオードの作用を行い、それは正方向に
バイアスされる。しかしながら、もし十分な電圧に再び
達成すれば、Ｐ十領域２７は十分な充電キャリアを供給
することができず、二次崩壊が発生する。
基板９と共にダイオードの作用を行い、それは正方向に
バイアスされる。しかしながら、もし十分な電圧に再び
達成すれば、Ｐ十領域２７は十分な充電キャリアを供給
することができず、二次崩壊が発生する。
バラスチックトランジスタ２８．２９はエミッタにおい
て短絡されていると共に、各トランジスタについて順方
向バイアスの接続の可能性はないので、入力側に１５ボ
ルトかそれ以上のバイアスがかかるまでは負方向へのラ
ッチアップは可能でない。また、バラスチックトランジ
スタは共に逆方向にバイアスされるので正方向へのラッ
チアップは可能でない。
て短絡されていると共に、各トランジスタについて順方
向バイアスの接続の可能性はないので、入力側に１５ボ
ルトかそれ以上のバイアスがかかるまでは負方向へのラ
ッチアップは可能でない。また、バラスチックトランジ
スタは共に逆方向にバイアスされるので正方向へのラッ
チアップは可能でない。
以上説明したように、上記実施例においてはＮ−がドー
プされた基板を用いたＮ型デバイスについて説明したが
、逆のタイプのデバイスすなわちＰ型デバイス（例えば
Ｐ型フィールドデバイス）を用いることも可能である。
プされた基板を用いたＮ型デバイスについて説明したが
、逆のタイプのデバイスすなわちＰ型デバイス（例えば
Ｐ型フィールドデバイス）を用いることも可能である。
本発明の好ましい実施例においては、基板を低抵抗基板
、例えば低抵抗アンチモンがドープされたシリコン基板
にエピタキシャル領域成長をさせたものを用いるのが好
ましい。あるプロトタイプではエピタキシャル層は１２
ミクロンであり、Ｎ−型で、！０〜１５オーム・ＣＲの
抵抗率を有していた。また、このプロトタイプにおいて
はシリコン基板上に最小２〜３ミクロンの幅の線が用い
られた。従来の処理工程により、本発明は従来のドーパ
ント拡散ステップや酸化アイソレーションやインシュレ
ーションそして従来の金属導体形成法により形成された
。
、例えば低抵抗アンチモンがドープされたシリコン基板
にエピタキシャル領域成長をさせたものを用いるのが好
ましい。あるプロトタイプではエピタキシャル層は１２
ミクロンであり、Ｎ−型で、！０〜１５オーム・ＣＲの
抵抗率を有していた。また、このプロトタイプにおいて
はシリコン基板上に最小２〜３ミクロンの幅の線が用い
られた。従来の処理工程により、本発明は従来のドーパ
ント拡散ステップや酸化アイソレーションやインシュレ
ーションそして従来の金属導体形成法により形成された
。
ここで特筆すべき点は本発明においては公知文献ｒＡ
ＣＭＯ８ＶＬＳＩ ＩＮＰＵＴ ＰＲＯＴＥＣＴＩＯＮ
Ｊ、 （ＤＩＦＩＤＥ１昔者 Ｃ，Ｍ、ＬＩＮ、 ＥＯ
８／ＥＳＤ ＳＹＮＰＯ３ＩＵＭ ＰＲＯＣＥＥＤＩＮ
ＧＳ。
ＣＭＯ８ＶＬＳＩ ＩＮＰＵＴ ＰＲＯＴＥＣＴＩＯＮ
Ｊ、 （ＤＩＦＩＤＥ１昔者 Ｃ，Ｍ、ＬＩＮ、 ＥＯ
８／ＥＳＤ ＳＹＮＰＯ３ＩＵＭ ＰＲＯＣＥＥＤＩＮ
ＧＳ。
ｖｏｌ、ＥＯ８−６，Ｐ、２０２〜２０９．１９８４年
９月）に説明された接点注入機構（ｃｏｎｔａｃｔ １
ｎｊｅｃｔｉｏｎ ｍｉｃｈａｎｉｓｍ）を減少させ
る点にある。
９月）に説明された接点注入機構（ｃｏｎｔａｃｔ １
ｎｊｅｃｔｉｏｎ ｍｉｃｈａｎｉｓｍ）を減少させ
る点にある。
要約すれば、本発明に係るシリコン集積回路ＣＭＯＳイ
ンバータの保護装置の好ましい実施例では、第１極性を
有する基板と、該基板の表面から形成され、第２極性を
有する井戸部と、該表面から、第１極性を有する井戸部
に形成した第１領域と、該井戸部よりもより高い導通度
を有し、該表面に形成され、第１領域に隣接して形成さ
れると共に、第２極性を有する井戸部内に設けた領域と
、該第１領域と第２極性を有する領域とから離れた位置
にあって、該表面から第１極性を有する井戸部内に形成
された第２領域と、ＣＭＯ９構造の出力に接続するため
、該第１領域および第２極性の領域に接続されている第
１導体部と、該第２領域の極性と同様な極性を有する電
源に接続するため、表面において、該第２領域に接続さ
れている第２導体部とを有し、該第１導体部は第２領域
上を絶縁されて延在し、フィールド・プレートを構成す
ることを特徴とする。
ンバータの保護装置の好ましい実施例では、第１極性を
有する基板と、該基板の表面から形成され、第２極性を
有する井戸部と、該表面から、第１極性を有する井戸部
に形成した第１領域と、該井戸部よりもより高い導通度
を有し、該表面に形成され、第１領域に隣接して形成さ
れると共に、第２極性を有する井戸部内に設けた領域と
、該第１領域と第２極性を有する領域とから離れた位置
にあって、該表面から第１極性を有する井戸部内に形成
された第２領域と、ＣＭＯ９構造の出力に接続するため
、該第１領域および第２極性の領域に接続されている第
１導体部と、該第２領域の極性と同様な極性を有する電
源に接続するため、表面において、該第２領域に接続さ
れている第２導体部とを有し、該第１導体部は第２領域
上を絶縁されて延在し、フィールド・プレートを構成す
ることを特徴とする。
以上詳述したように本発明は初期の目的を達成する有益
なものである。
なものである。
第１図はＣＭＯＳインバータの概略図で、一般的なＥＳ
Ｄ保護のためのダイオードが入力側に設けられているこ
とを示す概略図、第２図はＣＭＯＳ集積回路インバータ
の入力部の断面図で、第１図に示すＥＳＤ保護ダイオー
ドの１つと共同して形成されたバラスチックバイポーラ
型トランジスタを示す断面図、第３図はＣＭＯＳ集積回
路インバータの入力部の断面図で、第１図に示す２つ目
のＥＳＤ保護ダイオードと共同して形成されたバラスチ
ックバイポーラ型トランジスタの断面図、第４図は一対
のバイポーラ型トランジスタにより形成されるＳＣＲの
概略図、第５図は公知のＣＭＯＳ集積回路インバータの
入力部を示す断面図、第６図は本発明に係るＣＭＯＳ集
積回路の入力部を示す断面図である。 ９・・基板、 １３・・Ｐ−井戸部、２４．２５
・・Ｎ十領域、 ２６・・フィールド・プレート、 ２７・・Ｐ十領域、 ２８．２９・・ＮＰＮトランジスタ。 第４図 第５図 第６図 り
Ｄ保護のためのダイオードが入力側に設けられているこ
とを示す概略図、第２図はＣＭＯＳ集積回路インバータ
の入力部の断面図で、第１図に示すＥＳＤ保護ダイオー
ドの１つと共同して形成されたバラスチックバイポーラ
型トランジスタを示す断面図、第３図はＣＭＯＳ集積回
路インバータの入力部の断面図で、第１図に示す２つ目
のＥＳＤ保護ダイオードと共同して形成されたバラスチ
ックバイポーラ型トランジスタの断面図、第４図は一対
のバイポーラ型トランジスタにより形成されるＳＣＲの
概略図、第５図は公知のＣＭＯＳ集積回路インバータの
入力部を示す断面図、第６図は本発明に係るＣＭＯＳ集
積回路の入力部を示す断面図である。 ９・・基板、 １３・・Ｐ−井戸部、２４．２５
・・Ｎ十領域、 ２６・・フィールド・プレート、 ２７・・Ｐ十領域、 ２８．２９・・ＮＰＮトランジスタ。 第４図 第５図 第６図 り
Claims (1)
- 【特許請求の範囲】 １、シリコン集積回路ＣＭＯＳインバータの保護手段で
あって、第１極性を有する基板と、該基板の表面から形
成され、第２極性を有する井戸部と、 該表面から、第１極性を有する井戸部に形成した第１領
域と、 該井戸部よりもより高い導通度を有し、該表面に形成さ
れ、第１領域に隣接して形成されると共に、第２極性を
有する井戸部内に設けた領域と、該第１領域と第２極性
を有する領域とから離れた位置にあって、該表面から第
１極性を有する井戸部内に形成された第２領域と、 ＣＭＯＳ構造の出力に接続するため、該第１領域および
第２極性の領域に接続されている第１導体部と、 該第２領域の極性と同様な極性を有する電源に接続する
ため、表面において、該第２領域に接続されている第２
導体部とを有し、 該第１導体部は第２領域上を絶縁されて延在し、フィー
ルド・プレートを構成することを特徴とするラッチアッ
プおよび静電放電保護構造。 ２、請求の範囲第１項記載のものであって、該基板は基
本構造上にエピタキシャル層を成長させて構成したこと
を特徴とするラッチアップおよび静電放電保護構造。 ３、請求の範囲第１項または第２項のいずれかに記載の
ものであって、該基板は基本構造上にエピタキシャル層
を成長させて構成すると共に、該井戸部の抵抗率は１５
，０００オーム・単位面積よりも大きく、該井戸部から
外部にあるエピタキシャル層は、該井戸部よりも大きな
抵抗率を有することを特徴とするラッチアップおよび静
電放電保護構造。 ４、請求の範囲第１項記載のものであって、基板はＮ−
型極性を有すると共に、井戸部はＰ−型極性を有し、該
第１、第２領域はＮ＋極性を有し、第２極性を有する領
域はＰ＋極性を有することを特徴とするラッチアップお
よび静電放電保護構造。 ５、請求の範囲第１項記載のものであって、該基板は基
本構造の上にエピタキシャル層を成長させて構成する一
方、該基板はＮ−型極性を有すると共に、井戸部はＰ−
型極性を有し、該第１、第２領域はＮ＋極性を有し、第
２極性を有する領域はＰ＋極性を有することを特徴とす
るラッチアップおよび静電放電保護構造。 ６、請求の範囲第１項または第２項のいずれかに記載の
ものであって、該基板は基本構造上にエピタキシャル層
を成長させて構成すると共に、該井戸部の抵抗率は１５
，０００オーム・単位面積よりも大きく、該井戸部から
外部にあるエピタキシャル層は、該井戸部よりも大きな
抵抗率を有し、更に、該基板はＮ−型極性を有すると共
に、井戸部はＰ−型極性を有し、該第１、第２領域はＮ
＋極性を有し、第２極性を有する領域はＰ＋極性を有す
ることを特徴とするラッチアップおよび静電放電保護構
造。 ７、シリコン集積回路ＣＭＯＳインバータのラッチアッ
プおよび静電保護構造であって、パラスティク・バイポ
ーラ型素子と、インバータの入力と通常は過剰のバイア
スが加わっている正負の入力端との間に接続されている
集積ダイオード手段とを有し、該集積回路はＮ−でドー
プされた基板で構成され、該基板の表面からＰ−でドー
プされて形成された井戸部によりーつのダイオードが形
成され、該Ｐ−がドープされた井戸部に延在する第１Ｎ
＋ドープ領域と、該Ｎ＋ドープ領域にインバータの入力
として接続する手段を有するものにおいて、基板表面上
を延在している絶縁手段により該第１Ｎ＋ドープ領域か
ら離れていると共に、Ｐ−がドープされた井戸部に延在
する第２Ｎ＋ドープ領域と、 該絶縁手段上に延在し、入力と接続されて、第１、第２
Ｎ＋ドープ領域と共に構成する導電フィールド・プレー
トと、第２Ｎ＋ドープ領域に正極性の電源を供給する手
段と、 該基板表面からＰ−井戸部に延在し、該第１Ｎ＋ドープ
領域近傍に位置するＰ＋ドープ領域と、該第１Ｎ＋ドー
プ領域とＰ＋ドープ領域とを表面上において互いに接続
する導電手段とを有することを特徴とするシリコン集積
回路ＣＭＯＳインバータのラッチアップおよび静電保護
構造。 ８、請求の範囲第７項記載のものであって、該基板は、
大きくて、低抵抗を有する支持構造の上に、Ｎ−がドー
プされて形成されたエピタキシャル層よりなり、該Ｐ−
井戸部の抵抗率は１５，０００オーム・単位面積よりも
大きいことを特徴とするシリコン集積回路ＣＭＯＳイン
バータのラッチアップ静電保護構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA000547801A CA1289267C (en) | 1987-09-24 | 1987-09-24 | Latchup and electrostatic discharge protection structure |
| CA547,801 | 1987-09-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106464A true JPH01106464A (ja) | 1989-04-24 |
| JP2873008B2 JP2873008B2 (ja) | 1999-03-24 |
Family
ID=4136515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229696A Expired - Fee Related JP2873008B2 (ja) | 1987-09-24 | 1988-09-13 | ラッチアップ防止および，静電放電保護装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2873008B2 (ja) |
| CA (1) | CA1289267C (ja) |
| DE (1) | DE3832253C2 (ja) |
| GB (1) | GB2210197B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039502U (ja) * | 1989-06-12 | 1991-01-29 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2649830B1 (fr) * | 1989-07-13 | 1994-05-27 | Sgs Thomson Microelectronics | Structure de circuit integre cmos protege contre les decharges electrostatiques |
| US5212618A (en) * | 1990-05-03 | 1993-05-18 | Linear Technology Corporation | Electrostatic discharge clamp using vertical NPN transistor |
| DE10026742B4 (de) * | 2000-05-30 | 2007-11-22 | Infineon Technologies Ag | In beide Richtungen sperrendes Halbleiterschaltelement |
| US6583476B1 (en) * | 2002-06-28 | 2003-06-24 | Micrel, Inc. | Electrostatic discharge protection for integrated semiconductor devices using channel stop field plates |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5869124A (ja) * | 1981-10-20 | 1983-04-25 | Toshiba Corp | 半導体集積回路 |
-
1987
- 1987-09-24 CA CA000547801A patent/CA1289267C/en not_active Expired - Lifetime
-
1988
- 1988-07-14 GB GB8816796A patent/GB2210197B/en not_active Expired
- 1988-09-13 JP JP63229696A patent/JP2873008B2/ja not_active Expired - Fee Related
- 1988-09-22 DE DE19883832253 patent/DE3832253C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039502U (ja) * | 1989-06-12 | 1991-01-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2210197A (en) | 1989-06-01 |
| GB8816796D0 (en) | 1988-08-17 |
| CA1289267C (en) | 1991-09-17 |
| DE3832253A1 (de) | 1989-04-27 |
| DE3832253C2 (de) | 2000-07-13 |
| JP2873008B2 (ja) | 1999-03-24 |
| GB2210197B (en) | 1990-12-19 |
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