JPS5943829B2 - 相補型電界効果トランジスタ集積回路デバイス - Google Patents
相補型電界効果トランジスタ集積回路デバイスInfo
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- JPS5943829B2 JPS5943829B2 JP56501471A JP50147181A JPS5943829B2 JP S5943829 B2 JPS5943829 B2 JP S5943829B2 JP 56501471 A JP56501471 A JP 56501471A JP 50147181 A JP50147181 A JP 50147181A JP S5943829 B2 JPS5943829 B2 JP S5943829B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】
発明の背景
本発明は相補型電界効果トランジスタ集積回路構造、更
に特にそのような構造中の寄生ｐｎｐｎ要素の除去に係
る。
に特にそのような構造中の寄生ｐｎｐｎ要素の除去に係
る。
相補型金属一酸化物−半導体（ＣＭＯＳ）トランジスタ
を用いた集積回路は、よく知られている。
を用いた集積回路は、よく知られている。
同じ基板チップ上にｐおよびｎチャネル増加姿態トラン
ジスタを組合せたそのような回路は、動作特性がよく、
停止状態での消費電力が小さく、耐雑音性が高くかつ単
一のパワー供給で動作する。これらの望まし（・特性の
ため、ＣＭＯＳ回路はランダムアクセスメモリおよびマ
イクロプロセツサのような各種の用途に現在広く使われ
ている。現在、単一のチツプ上にきわめて高いデバイス
の充てん密度を有するＣＭＯＳ回路が開発されつつある
。ＣＭＯＳ回路に付随した問題の一つは、通常のＣＭＯ
Ｓ構造の固有の一部である寄生活性要素が、回路のパワ
ー供給端子間に、非常に大きな電流を流す可能性がある
ことである。
ジスタを組合せたそのような回路は、動作特性がよく、
停止状態での消費電力が小さく、耐雑音性が高くかつ単
一のパワー供給で動作する。これらの望まし（・特性の
ため、ＣＭＯＳ回路はランダムアクセスメモリおよびマ
イクロプロセツサのような各種の用途に現在広く使われ
ている。現在、単一のチツプ上にきわめて高いデバイス
の充てん密度を有するＣＭＯＳ回路が開発されつつある
。ＣＭＯＳ回路に付随した問題の一つは、通常のＣＭＯ
Ｓ構造の固有の一部である寄生活性要素が、回路のパワ
ー供給端子間に、非常に大きな電流を流す可能性がある
ことである。
通常のＣＭＯＳ構造において、ｐチヤネルデバイスはｎ
基板ウエハの表面中に形成されｎチヤネルデバイスは基
板中に形成されたｐ形゛１タブ１領域中表面中に形成さ
れる。ｐチヤネルデバイスとｎチヤネルデバイスが近接
して置かれたとき、ｐチヤネルデバイスのｐ形ソースお
よびドレイン領域、ｎ形バルク基板領域、ｐ形バルクｔ
１タブ１１領域およびｎチヤネルデバイスのｎ形ソース
およびドレイン領域は、Ｐｎｐｌ構造を形成し、それは
シリコン制御整流器（ＳＣＲ）として動作しうる。この
寄生ＳＣＲはトランジスタのソースおよびドレイン領域
上に存在するある種の極性および大きさの雑音信号によ
り、１１ラツチアツプ１１状態として知られる自已持続
型高導電状態にトリガされ得る。たとえば、掛けがねは
パワー供給電圧の大きさより大きい電圧を有し、ＣＭＯ
Ｓ回路の外部端子が拾う雑音過渡パルスにより、トリガ
され得る。一度トリガされると、寄生ＳＣＲはＣＭＯＳ
回路のパワー供給電圧が除去されるか著しく小さくなる
までラツチアツプ状態にとどまる。ラツチアツプ状態の
結果として、ＣＭＯＳ回路は一時的に機能が損なわれる
か、場合によつては、永久的に回路が破損する。ラツチ
アツプ問題のもう一つの特徴は、充てん密度をより高く
するため、ｐチヤネルおよびｎチヤネルデバイス間の間
隔およびデバイスの寸法それ自身が小さく作られれば作
られるほど、寄生ＳＣＲはより簡単にトリガされるよう
になる。その結果、通常のＣＭＯＳ回路の充てん密度が
増すにつれ、回路はラツチアツプ状態により入りやすく
なる。従つて、ラツチアツプ問題はまた、通常のＣＭＯ
Ｓ構造で実現し得る最大充てん密度に対する制限を課す
。従来ＣＭＯＳ回路におけるラツチアツプ問題に対する
周知の解決は、ＳＣＲ構造それ自身を完全に除去するこ
とより、寄生のＳＣＲをよりトリガしにくくすることに
向けられてきた。
基板ウエハの表面中に形成されｎチヤネルデバイスは基
板中に形成されたｐ形゛１タブ１領域中表面中に形成さ
れる。ｐチヤネルデバイスとｎチヤネルデバイスが近接
して置かれたとき、ｐチヤネルデバイスのｐ形ソースお
よびドレイン領域、ｎ形バルク基板領域、ｐ形バルクｔ
１タブ１１領域およびｎチヤネルデバイスのｎ形ソース
およびドレイン領域は、Ｐｎｐｌ構造を形成し、それは
シリコン制御整流器（ＳＣＲ）として動作しうる。この
寄生ＳＣＲはトランジスタのソースおよびドレイン領域
上に存在するある種の極性および大きさの雑音信号によ
り、１１ラツチアツプ１１状態として知られる自已持続
型高導電状態にトリガされ得る。たとえば、掛けがねは
パワー供給電圧の大きさより大きい電圧を有し、ＣＭＯ
Ｓ回路の外部端子が拾う雑音過渡パルスにより、トリガ
され得る。一度トリガされると、寄生ＳＣＲはＣＭＯＳ
回路のパワー供給電圧が除去されるか著しく小さくなる
までラツチアツプ状態にとどまる。ラツチアツプ状態の
結果として、ＣＭＯＳ回路は一時的に機能が損なわれる
か、場合によつては、永久的に回路が破損する。ラツチ
アツプ問題のもう一つの特徴は、充てん密度をより高く
するため、ｐチヤネルおよびｎチヤネルデバイス間の間
隔およびデバイスの寸法それ自身が小さく作られれば作
られるほど、寄生ＳＣＲはより簡単にトリガされるよう
になる。その結果、通常のＣＭＯＳ回路の充てん密度が
増すにつれ、回路はラツチアツプ状態により入りやすく
なる。従つて、ラツチアツプ問題はまた、通常のＣＭＯ
Ｓ構造で実現し得る最大充てん密度に対する制限を課す
。従来ＣＭＯＳ回路におけるラツチアツプ問題に対する
周知の解決は、ＳＣＲ構造それ自身を完全に除去するこ
とより、寄生のＳＣＲをよりトリガしにくくすることに
向けられてきた。
これらの解には、ｐチヤネルデバイスをｎチヤネルデバ
イスから分離するため、高ドープｐ形またはｎ形ガード
リングを用いること、ｐ形１゛タブ１１領域下に高濃度
ドープｐ形埋め込み層を使用することおよびＣＭＯＳ回
路の最初の材料として、高濃度ドープｎ形基板上にｎ形
エピタキシヤル層を用（・ることが含まれる。しかし、
上の各技術により寄生ＳＣＲのトリガ閾値レベルが増し
ても、高充てん密度を達成するためデバイス間隔と寸法
が小さくなると、トリガ閾値レベルが減少し打ち消され
る。
イスから分離するため、高ドープｐ形またはｎ形ガード
リングを用いること、ｐ形１゛タブ１１領域下に高濃度
ドープｐ形埋め込み層を使用することおよびＣＭＯＳ回
路の最初の材料として、高濃度ドープｎ形基板上にｎ形
エピタキシヤル層を用（・ることが含まれる。しかし、
上の各技術により寄生ＳＣＲのトリガ閾値レベルが増し
ても、高充てん密度を達成するためデバイス間隔と寸法
が小さくなると、トリガ閾値レベルが減少し打ち消され
る。
従つて、従来知られている各解は、現在の充てん密度で
はＣＭＯＳ回路のラツチアツプ防止に適しているが、現
在開発されているより充てん密度の高い回路に対しては
あまり適さない。従つて、デバイスの充てん密度が高℃
・場合でもラツチアツプにはならないＣＭＯＳ構造を実
現させる必要性が明らかにある。発明の概要 従つて、本発明の目的の一つは通常のＣＭＯＳ構造にお
けるラッチアップ問題の原因となる寄生ＰｎＩ］１構造
を除去するＣＭＯＳ集積回路構造にある。
はＣＭＯＳ回路のラツチアツプ防止に適しているが、現
在開発されているより充てん密度の高い回路に対しては
あまり適さない。従つて、デバイスの充てん密度が高℃
・場合でもラツチアツプにはならないＣＭＯＳ構造を実
現させる必要性が明らかにある。発明の概要 従つて、本発明の目的の一つは通常のＣＭＯＳ構造にお
けるラッチアップ問題の原因となる寄生ＰｎＩ］１構造
を除去するＣＭＯＳ集積回路構造にある。
更に、ラツチアツプ問題により課されるｐおよびｎチヤ
ネルデバイス間の間隔およびデバイス領域の寸法に対す
る制限を除去することにより、ＣＭＯＳ集積回路の充て
ん密度を増すことが本発明のもう一つの目的である。
ネルデバイス間の間隔およびデバイス領域の寸法に対す
る制限を除去することにより、ＣＭＯＳ集積回路の充て
ん密度を増すことが本発明のもう一つの目的である。
具体例に従うと、ＣＭＯＳ集積回路デバイスは表面から
延びるｎ形バルク領域および表面から延びるｐ形゛タブ
ｊ；領域、表面に隣接した一対の相補トランジスタから
成り、対の一つはｎ形バルク領域中に配置された分離ソ
ースおよびドレインを有するｐチヤネルデバイスであり
、対の他方はｐ形バルク領域中に配置された分離された
ソースおよびドレインを有するｐ形デバイスである。
延びるｎ形バルク領域および表面から延びるｐ形゛タブ
ｊ；領域、表面に隣接した一対の相補トランジスタから
成り、対の一つはｎ形バルク領域中に配置された分離ソ
ースおよびドレインを有するｐチヤネルデバイスであり
、対の他方はｐ形バルク領域中に配置された分離された
ソースおよびドレインを有するｐ形デバイスである。
以上のようなＣＭＯＳ集積回路デバイスにおいて、相補
トランジスタ対の少くとも一つには、非注入ソースおよ
びドレインがあり、それによりラツチアツプを起こす寄
生条件が避けられることを特徴とする。たとえば、相補
トランジスタ対の少なくとも一つには、それぞれがシヨ
ツトキ一障壁接続から成るソースおよびドレインが設け
られる。
トランジスタ対の少くとも一つには、非注入ソースおよ
びドレインがあり、それによりラツチアツプを起こす寄
生条件が避けられることを特徴とする。たとえば、相補
トランジスタ対の少なくとも一つには、それぞれがシヨ
ツトキ一障壁接続から成るソースおよびドレインが設け
られる。
そのような形態では、ｐチャネルトランジスタのｐ形ソ
ースおよびドレイン領域ある（・はｎチャネルトランジ
スタのｎ形ソースおよびドレイン領域の一方または両方
が取り除かれ、それらが適当なシヨツトキ一障壁接続に
置きかえられたことにより、寄生Ｐｎｐｎ構造は存在し
ない。
ースおよびドレイン領域ある（・はｎチャネルトランジ
スタのｎ形ソースおよびドレイン領域の一方または両方
が取り除かれ、それらが適当なシヨツトキ一障壁接続に
置きかえられたことにより、寄生Ｐｎｐｎ構造は存在し
ない。
【図面の簡単な説明】
本発明は添付した図面に関連して以下で詳細に述べる説
明から、より理解されるであろう。 第１図は通常のＣＭＯＳ構造でインバータ回路を含み、
通常のＣＭＯＳ構造に付随した寄生要素をも概略的に示
すシリコンチツプの断面図、第２図は周知のＣＭＯＳイ
ンバータ回路のダイアグラムの概略図、第３図は第１図
の構造の寄生要素により構成される等価回路のダイアグ
ラムの概略図、第４図は本発明のＣＭＯＳ構造で、第２
図のインバータ回路を含み、示された構造に付随した寄
生要素も概略的に示すシリコンチツプの断面図、第５図
は第４図の構造の寄生要素により構成される等価回路の
ダイアグラムを概略的に示す図である。詳細な説明第１
図を参照すると、ラツチアツプ問題の原因となる種の通
常のＣＭＯＳ構造が示されて℃・る。 説明のため、第１図に示された構造は、第２図に概略的
に示されたＣＭＯＳインバータ回路を含む。回路は周知
のセルフアライメントシリコンゲート技術を用いて形成
される。インバータ回路の電界効果トランジスタＱ１お
よびＱ２の相補対が、シリコン基板１０上に形成される
。基板は共通の表面１３からともに延びるｎ形バルク領
域１１およびｐ形１１タブ８領域１２を有する。高濃度
ドープｎ形領域１４および金属電極１５は、ＶＤＤ供給
端子からｎ形バルク領域１１へのオーム性電極接続をす
る。同様に、高濃度ドープｐ形領域１６および金属電極
１７は、ＶＳＳ供給端子からｐ形゜７タブ１１領域１２
へのオーム性電極接続をする。通常、回路の最も高いバ
イアス電圧は、ＶＤＤ端子に供給され、回路の最も低い
バイアス電圧はＶＳＳ端子に供給される。ｐチヤネルト
ランジスタＱ１はｎ形バルク領域１１中に形成された高
ドープソースおよびドレイン領域１８および１９とゲー
ト絶縁（ＳｉＯ２）層２１と重なる多結晶シリコンゲー
ト電極２０から成る。 ソース領域１８は金属路２２を通してＶＤＤ供給端子に
接続され、ドレイン領域１９は出力端子へ、またゲート
電極２０は入力端子に接続されている。ｎ−チヤネルト
ランジスタはソースおよびドレイン領域２４および２５
、ゲート絶縁層２７に重なつた多結晶シリコンゲート電
極２６から成る。 ソース領域２４は金属路２８を経てＶＳＳ供給端子に接
続され、ドレイン領域２５は出力端子接続され、ゲート
電極２７は入力端子に接続されている。適当に形成され
た電界絶縁（ＳｌＯ２）層２３は、シリコン表面１３お
よび金属路２２および２８間の電気的絶縁をする。 従来技術のＣＭＯＳ構造の固有の一部である寄生要素が
概略的に第１図に示されている。 それらは領域１８および１９により形成される２個のエ
ミツタ、領域１１により形成されたベースおよび領域１
２により成されたコレクタを有するＰｎｐバイポーラト
ランジスタＴ１、領域２４及び２５により形成された２
個のエミツタ、領域１２の一部で形成されたベースおよ
び領域１１により形成されたコレクタを有するＮｐｎバ
イポーラトランジスタを含む。ＣＭＯＳ回路の動作中、
ＶＤＤ供給電圧はＴ１のエミツタおよび領域１４および
Ｔ１のベース間の領域１１を貫ぬく抵抗を表す抵抗Ｒ１
を通してＴ１のベースへ直接供給される。ＶＳＳ供給電
圧はＴ２のエミツタの一つおよび領域１６とＴ２のベー
スを貫ぬく抵抗を表す抵抗Ｒ２を通して、Ｔ２のベース
に直接供給される。第３図を参照すると、第１図の構造
の寄生要素により形成された回路が概略的に示されて℃
・る。 この回路はアノード３０がＶＤＤ供給源に接続され、カ
ソードがＶＳＳ供給源に接続され、アノードゲート３２
およびカソードゲート３３の両方が共通端子に接続され
たシリコン制御整流器（ＳＣＲ）の周知の等価回路であ
ることが認識できる。 そのようなＳＣＲ回路はインバータ回路の出力端子にと
もに接続されたアノードゲート３２またはカソードゲー
ト３３の一方または両方に適当な電流信号を供給するこ
とにより、導通状態にトリガされる。たとえば、ＣＭＯ
Ｓ回路の出力端子がＶＤＤから十分大きな電圧を有する
過渡パルスを受けると、Ｔ１は伝導状態に駆動され、Ｒ
２を通して電流が流れる。もし、Ｒ２を通る電流が十分
大きいならば、Ｒ２間の電圧降下はＴ２を導通状態にし
、Ｒ１に電流を流す。もしＲ１を通る電流が十分大きい
ならば、Ｒ１間の電圧降下は過渡パルスが通過した後ま
でも、Ｔ１を導通状態に維持する。従つて、適当な条件
下で一度ＳＣ回路がトリガされると、各トランジスタは
他方をその導通状態を保つ働きをし、ＳＣＲ回路は回路
（ＶＤＤ−ＶＳＳ）間のバイアス電圧がしや断されるか
、導通状態を維持するのに必要なレベル以下に下るまで
ラツチされたままになる。ＳＣＲ回路は出力端子に印加
されたときＴ２を導通状態に駆動することにより、ラツ
チアツプに入るＶＳＳより十分低い電圧を有する過渡パ
ルスによつてもトリガされる。ＳＣＲ回路にラツチアツ
プが起こる前に満たさなければならない周知の条件は、
トランジスタＴ１およびＴ２のエミツタ接地Ｄｃ電流利
得（このパラメータは一般にβとよばれる）の積が１に
等しいか、それ以上でなければならないということであ
る。 この条件はほとんどの通常のＣＭＯＳ構造で容易に満た
される。ＣＭＯＳ回路におけるラツチアツプを避ける上
述の周知の技術は、すべて基本的には寄生トランジスタ
Ｔ１およびＴ２のβの積を１以下に減すことに向けられ
ている。しかし、各寄生トランジスタのβはＣＭＯＳ構
造の寸法が減少するにつれ急速に増加すると℃・う事実
のため、これらの技術は非常に高密度充てんの回路には
不適当である。本発明は任意の充てん密度の回路に対し
効果的なラツチアツプ問題に対する解決を与える。 解決は第３図の寄生回路の除去を基本としている。これ
は相補型電界効果トランジスタの一対の少くとも一つが
、下のバルク領域中に少数キヤリアを注入できないソー
スおよびドレイン接続から成る好ましい構造により、実
現される。次に第４図を参照すると、本発明の好ましい
実施例が示されている。 第１図に示される構造で、第２図のＣＭＯＳインバータ
がシリコン基板１０中に形成される。基板はｎ形電極領
域４０を通し】二咄：′７，′：；；二：蓄＝翻″゛″
゛ＶＳＳ供給端子に電気的に接続されたｐ形１！タブ１
領域１２を有する。ｎチヤネルトランジスタＱ２は先の
ように、ｐ形タブ領域１２中に形成された高ドープｎ形
ソースおよびドレイン領域４２および４３およびゲート
絶縁領域４５に重なる多結晶シリコンゲート４４から成
る。ソース領域４２は金属路４６を経てＶＳＳ供給端子
に電気的に接続され、ドレイン領域４３は出力端子に電
気的に接続されている。ｐチヤネルトランジスタＱ２は
低ドープｎ形バルク領域１１の表面に接触した薄℃・Ｐ
ｔＳｉ層４７および４８により形成された白金シリサイ
ド（ＰｔＳｉ）シヨツトキ一障壁ソースおよびドレイン
接続およびゲート酸化層５０に重畳した多結晶シリコン
ゲート４９から成る。 ＰｔＳｉ層は典型的な場合、約２７５オングストローム
の厚さである。ｎ形シリコン上へのＰｔＳｉ・シヨツト
キ一障壁の形成は周知である。そのような接続の作成法
は、エム・ピ一・レプセルタ一（Ｍ．Ｐ．Ｌｅｐｓｅｌ
ｔｅｒ）およびエイ・ユ一・マクレ一（Ａ．Ｕ．ＭＯｃ
Ｒａｅ）の名で米国特許第３６５２９０８号に述べられ
ている。ソース接続４７は金属路５１を経てＶＤＤ供給
端子に電気的に接続され、ドレイン接続４８は出力端子
に電気的に接続されている。 適当に形成された電界ＳｉＯ２層５２は半導体表面と金
属路４６および５１間の電気的絶縁をする。好ましい実
施例において、金属電極および金属路はアルミニウムで
形成される。ソースおよびドレイン用にシヨツトキ一障
壁電極を用いた絶縁ゲート電界効果トランジスタ（しば
しばＳＢ−１ＧＥＥＴの特性については、ＩＥＥＥ会報
（ＰｒＯｃｅｅｄｉｎｇｓＯｆｔｈｅＩＥＥＥｌ）第５
６巻、１９６８年８月に発表されたエム・ピー・レプセ
ルタ（ＭＰＬｅｐｓｅｌｔｅｒ）およびエス・エム・シ
一（Ｓ．Ｍ．Ｓｅｅ）の共著による１１ＳＢ−１ＧＦＥ
Ｔ：ソースおよびドレインとしてシヨツトキ一障壁電極
を用いた絶縁ゲート電界効果トランジスタ７１と題する
論文に述べられている。 しかし、そのようなデバイスはこれまで相補電界効果ト
ランジスタ回路には用いられていなかつたし、寄生ＳＣ
Ｒ構造のないＣＭＯＳ回路を実現するためにそのような
デバイスを用℃・ることの利点もこれまでは認識されて
いなかつた。トランジスタＱ１のシヨツトキ一障壁ソー
スおよびドレイン接続は、ｎ形Ｓｉ上で０．８５ｅＶ１
ｐ形Ｓｉ上で０．２４ｅＶの障壁高さを有するＰｔＳｉ
−Ｓｉ電極で形成すると有利であり、障壁高さが低くな
ればなるほどソース接続とｎ形シリコン表面に形成され
たｐ形反転層間に電気伝導を生じるよう動作する。 第４図の構造を製作するのに用いられるプロセスは、第
１図の通常のＣＭＯＳ構造を製作するのに用いたものの
修正である。 修正にはｐチヤネルトランジスタのｐ形ソースおよびド
レイン領域を形成する工程が省かれ、ｐ形ソースおよび
ドレイン領域が形成されているシリコン表面の部分上に
、ＰｔＳｉ層を形成する工程がつけ加わる。アルミニウ
ム電極５３および５４はＰｔＳｉ層に直接作られる。好
ましい実施例に付随した寄生要素が、第４図に概略的に
示されている。 Ｑ１のｐ形ソースおよびドレイン領域が無いため、ｐチ
ヤネルデバイスに通常付随した寄生Ｐｎｐトランジスタ
は除かれ、シヨツトキーダイオードＳＤｌおよびＳＤ２
に置きかわり、それらはｎ形バルク領域１１中に少数キ
ャリアを注入しない。ｎチャネルデバイスＱ２のソース
およびドレイン領域が除かれるため、寄生Ｎｐｎトラン
ジスタＴ２が残る。好ましい実施例の寄生要素で形成さ
れる回路が、第５図に概略的に示されている。 第３図のＳＣＲ回路と異なり、この回路は出力端子上の
過渡パルスにより、高導電状態にトリガできない。ＶＳ
Ｓより十分低い電圧を有する過渡パルスは、Ｔ２のエミ
ツタ５１に印加されたとき、Ｔ２を貫ぬきＶＤＤおよび
ＶＳＳ間に伝導を生ずるが、この伝導は過渡パルスが通
過した後は自ら維持しない。従つて、第４図の構造はＴ
２のβが相補デバイス間の間隙およびデバイス領域の寸
法の減少により、いかに増加しても構造中の寄生要素に
よつてラツチアツプは生じ得ない。例によつてはｐチヤ
ネルトランジスタの代りに適当に形成されたシヨツトキ
一障壁電極ソースおよびドレインを有するｎチヤネルト
ランジスタを実現するのが好ましいことがある。 他の例ではｐおよびｎチャネルトランジスタの両方にＳ
ＢＩＧＦＥＴを用いるのが好ましい。いずれの場合でも
、寄生ＳＣＲ構造は本発明に従い取り除かれる。第４図
に示された回路構造は、典型的な場合トランジスタの多
くの相補対を含むＣＭＯＳ集積回路のわずかの部分のみ
を表わし、本発明はインバータ回路だけでなく、相補１
ＧＦＥＴ回路の他の形にも適用できることを認識できる
であろう。用途によつては、ドレインが回路チツプの外
部端子に接続された対のみがラツチアツプを起こしうる
過渡雑音パルスを受けるような回路の、トランジスタの
すべての隣接した相補対に対してラツチアツプを防止す
る必要はない。従つて、そのような回路の場合、ドレイ
ンが外部端子に接続された相補トランジスタの対のみに
、ＳＢ−１ＧＦＥＴを実現することが好ましい。先の変
更および他の変更、改変は本発明の精神および視野を離
れることなく、ここで述べた実施例に対し施せることが
当業者には理解されよう。 たとえば、トランジスタ用に適当なシヨツトキ一障壁接
続を形成するために、多くの金属一半導体系が用いられ
、ｐ形バルク領域中にｎ形タブ領域を設けることにより
相補ＧＦＥＴ回路が形成され、回路を形成するバルク領
域はエピタキシヤル層で形成してもよく、基板、ゲート
絶縁層、電界絶縁層およびゲート電極に他の材料を置き
かえてもよく、テバイスの各種領域を形成するのに多く
の技術が使用できることである。好ましい実施例ではラ
ツチアツプ問題を避けるため、ＳＢ−１ＧＦＥＴを用い
るが、非注入ソースおよびドレインを有する他の型の電
界効果トランジスタを用いることも本発明の範囲の内に
ある。
明から、より理解されるであろう。 第１図は通常のＣＭＯＳ構造でインバータ回路を含み、
通常のＣＭＯＳ構造に付随した寄生要素をも概略的に示
すシリコンチツプの断面図、第２図は周知のＣＭＯＳイ
ンバータ回路のダイアグラムの概略図、第３図は第１図
の構造の寄生要素により構成される等価回路のダイアグ
ラムの概略図、第４図は本発明のＣＭＯＳ構造で、第２
図のインバータ回路を含み、示された構造に付随した寄
生要素も概略的に示すシリコンチツプの断面図、第５図
は第４図の構造の寄生要素により構成される等価回路の
ダイアグラムを概略的に示す図である。詳細な説明第１
図を参照すると、ラツチアツプ問題の原因となる種の通
常のＣＭＯＳ構造が示されて℃・る。 説明のため、第１図に示された構造は、第２図に概略的
に示されたＣＭＯＳインバータ回路を含む。回路は周知
のセルフアライメントシリコンゲート技術を用いて形成
される。インバータ回路の電界効果トランジスタＱ１お
よびＱ２の相補対が、シリコン基板１０上に形成される
。基板は共通の表面１３からともに延びるｎ形バルク領
域１１およびｐ形１１タブ８領域１２を有する。高濃度
ドープｎ形領域１４および金属電極１５は、ＶＤＤ供給
端子からｎ形バルク領域１１へのオーム性電極接続をす
る。同様に、高濃度ドープｐ形領域１６および金属電極
１７は、ＶＳＳ供給端子からｐ形゜７タブ１１領域１２
へのオーム性電極接続をする。通常、回路の最も高いバ
イアス電圧は、ＶＤＤ端子に供給され、回路の最も低い
バイアス電圧はＶＳＳ端子に供給される。ｐチヤネルト
ランジスタＱ１はｎ形バルク領域１１中に形成された高
ドープソースおよびドレイン領域１８および１９とゲー
ト絶縁（ＳｉＯ２）層２１と重なる多結晶シリコンゲー
ト電極２０から成る。 ソース領域１８は金属路２２を通してＶＤＤ供給端子に
接続され、ドレイン領域１９は出力端子へ、またゲート
電極２０は入力端子に接続されている。ｎ−チヤネルト
ランジスタはソースおよびドレイン領域２４および２５
、ゲート絶縁層２７に重なつた多結晶シリコンゲート電
極２６から成る。 ソース領域２４は金属路２８を経てＶＳＳ供給端子に接
続され、ドレイン領域２５は出力端子接続され、ゲート
電極２７は入力端子に接続されている。適当に形成され
た電界絶縁（ＳｌＯ２）層２３は、シリコン表面１３お
よび金属路２２および２８間の電気的絶縁をする。 従来技術のＣＭＯＳ構造の固有の一部である寄生要素が
概略的に第１図に示されている。 それらは領域１８および１９により形成される２個のエ
ミツタ、領域１１により形成されたベースおよび領域１
２により成されたコレクタを有するＰｎｐバイポーラト
ランジスタＴ１、領域２４及び２５により形成された２
個のエミツタ、領域１２の一部で形成されたベースおよ
び領域１１により形成されたコレクタを有するＮｐｎバ
イポーラトランジスタを含む。ＣＭＯＳ回路の動作中、
ＶＤＤ供給電圧はＴ１のエミツタおよび領域１４および
Ｔ１のベース間の領域１１を貫ぬく抵抗を表す抵抗Ｒ１
を通してＴ１のベースへ直接供給される。ＶＳＳ供給電
圧はＴ２のエミツタの一つおよび領域１６とＴ２のベー
スを貫ぬく抵抗を表す抵抗Ｒ２を通して、Ｔ２のベース
に直接供給される。第３図を参照すると、第１図の構造
の寄生要素により形成された回路が概略的に示されて℃
・る。 この回路はアノード３０がＶＤＤ供給源に接続され、カ
ソードがＶＳＳ供給源に接続され、アノードゲート３２
およびカソードゲート３３の両方が共通端子に接続され
たシリコン制御整流器（ＳＣＲ）の周知の等価回路であ
ることが認識できる。 そのようなＳＣＲ回路はインバータ回路の出力端子にと
もに接続されたアノードゲート３２またはカソードゲー
ト３３の一方または両方に適当な電流信号を供給するこ
とにより、導通状態にトリガされる。たとえば、ＣＭＯ
Ｓ回路の出力端子がＶＤＤから十分大きな電圧を有する
過渡パルスを受けると、Ｔ１は伝導状態に駆動され、Ｒ
２を通して電流が流れる。もし、Ｒ２を通る電流が十分
大きいならば、Ｒ２間の電圧降下はＴ２を導通状態にし
、Ｒ１に電流を流す。もしＲ１を通る電流が十分大きい
ならば、Ｒ１間の電圧降下は過渡パルスが通過した後ま
でも、Ｔ１を導通状態に維持する。従つて、適当な条件
下で一度ＳＣ回路がトリガされると、各トランジスタは
他方をその導通状態を保つ働きをし、ＳＣＲ回路は回路
（ＶＤＤ−ＶＳＳ）間のバイアス電圧がしや断されるか
、導通状態を維持するのに必要なレベル以下に下るまで
ラツチされたままになる。ＳＣＲ回路は出力端子に印加
されたときＴ２を導通状態に駆動することにより、ラツ
チアツプに入るＶＳＳより十分低い電圧を有する過渡パ
ルスによつてもトリガされる。ＳＣＲ回路にラツチアツ
プが起こる前に満たさなければならない周知の条件は、
トランジスタＴ１およびＴ２のエミツタ接地Ｄｃ電流利
得（このパラメータは一般にβとよばれる）の積が１に
等しいか、それ以上でなければならないということであ
る。 この条件はほとんどの通常のＣＭＯＳ構造で容易に満た
される。ＣＭＯＳ回路におけるラツチアツプを避ける上
述の周知の技術は、すべて基本的には寄生トランジスタ
Ｔ１およびＴ２のβの積を１以下に減すことに向けられ
ている。しかし、各寄生トランジスタのβはＣＭＯＳ構
造の寸法が減少するにつれ急速に増加すると℃・う事実
のため、これらの技術は非常に高密度充てんの回路には
不適当である。本発明は任意の充てん密度の回路に対し
効果的なラツチアツプ問題に対する解決を与える。 解決は第３図の寄生回路の除去を基本としている。これ
は相補型電界効果トランジスタの一対の少くとも一つが
、下のバルク領域中に少数キヤリアを注入できないソー
スおよびドレイン接続から成る好ましい構造により、実
現される。次に第４図を参照すると、本発明の好ましい
実施例が示されている。 第１図に示される構造で、第２図のＣＭＯＳインバータ
がシリコン基板１０中に形成される。基板はｎ形電極領
域４０を通し】二咄：′７，′：；；二：蓄＝翻″゛″
゛ＶＳＳ供給端子に電気的に接続されたｐ形１！タブ１
領域１２を有する。ｎチヤネルトランジスタＱ２は先の
ように、ｐ形タブ領域１２中に形成された高ドープｎ形
ソースおよびドレイン領域４２および４３およびゲート
絶縁領域４５に重なる多結晶シリコンゲート４４から成
る。ソース領域４２は金属路４６を経てＶＳＳ供給端子
に電気的に接続され、ドレイン領域４３は出力端子に電
気的に接続されている。ｐチヤネルトランジスタＱ２は
低ドープｎ形バルク領域１１の表面に接触した薄℃・Ｐ
ｔＳｉ層４７および４８により形成された白金シリサイ
ド（ＰｔＳｉ）シヨツトキ一障壁ソースおよびドレイン
接続およびゲート酸化層５０に重畳した多結晶シリコン
ゲート４９から成る。 ＰｔＳｉ層は典型的な場合、約２７５オングストローム
の厚さである。ｎ形シリコン上へのＰｔＳｉ・シヨツト
キ一障壁の形成は周知である。そのような接続の作成法
は、エム・ピ一・レプセルタ一（Ｍ．Ｐ．Ｌｅｐｓｅｌ
ｔｅｒ）およびエイ・ユ一・マクレ一（Ａ．Ｕ．ＭＯｃ
Ｒａｅ）の名で米国特許第３６５２９０８号に述べられ
ている。ソース接続４７は金属路５１を経てＶＤＤ供給
端子に電気的に接続され、ドレイン接続４８は出力端子
に電気的に接続されている。 適当に形成された電界ＳｉＯ２層５２は半導体表面と金
属路４６および５１間の電気的絶縁をする。好ましい実
施例において、金属電極および金属路はアルミニウムで
形成される。ソースおよびドレイン用にシヨツトキ一障
壁電極を用いた絶縁ゲート電界効果トランジスタ（しば
しばＳＢ−１ＧＥＥＴの特性については、ＩＥＥＥ会報
（ＰｒＯｃｅｅｄｉｎｇｓＯｆｔｈｅＩＥＥＥｌ）第５
６巻、１９６８年８月に発表されたエム・ピー・レプセ
ルタ（ＭＰＬｅｐｓｅｌｔｅｒ）およびエス・エム・シ
一（Ｓ．Ｍ．Ｓｅｅ）の共著による１１ＳＢ−１ＧＦＥ
Ｔ：ソースおよびドレインとしてシヨツトキ一障壁電極
を用いた絶縁ゲート電界効果トランジスタ７１と題する
論文に述べられている。 しかし、そのようなデバイスはこれまで相補電界効果ト
ランジスタ回路には用いられていなかつたし、寄生ＳＣ
Ｒ構造のないＣＭＯＳ回路を実現するためにそのような
デバイスを用℃・ることの利点もこれまでは認識されて
いなかつた。トランジスタＱ１のシヨツトキ一障壁ソー
スおよびドレイン接続は、ｎ形Ｓｉ上で０．８５ｅＶ１
ｐ形Ｓｉ上で０．２４ｅＶの障壁高さを有するＰｔＳｉ
−Ｓｉ電極で形成すると有利であり、障壁高さが低くな
ればなるほどソース接続とｎ形シリコン表面に形成され
たｐ形反転層間に電気伝導を生じるよう動作する。 第４図の構造を製作するのに用いられるプロセスは、第
１図の通常のＣＭＯＳ構造を製作するのに用いたものの
修正である。 修正にはｐチヤネルトランジスタのｐ形ソースおよびド
レイン領域を形成する工程が省かれ、ｐ形ソースおよび
ドレイン領域が形成されているシリコン表面の部分上に
、ＰｔＳｉ層を形成する工程がつけ加わる。アルミニウ
ム電極５３および５４はＰｔＳｉ層に直接作られる。好
ましい実施例に付随した寄生要素が、第４図に概略的に
示されている。 Ｑ１のｐ形ソースおよびドレイン領域が無いため、ｐチ
ヤネルデバイスに通常付随した寄生Ｐｎｐトランジスタ
は除かれ、シヨツトキーダイオードＳＤｌおよびＳＤ２
に置きかわり、それらはｎ形バルク領域１１中に少数キ
ャリアを注入しない。ｎチャネルデバイスＱ２のソース
およびドレイン領域が除かれるため、寄生Ｎｐｎトラン
ジスタＴ２が残る。好ましい実施例の寄生要素で形成さ
れる回路が、第５図に概略的に示されている。 第３図のＳＣＲ回路と異なり、この回路は出力端子上の
過渡パルスにより、高導電状態にトリガできない。ＶＳ
Ｓより十分低い電圧を有する過渡パルスは、Ｔ２のエミ
ツタ５１に印加されたとき、Ｔ２を貫ぬきＶＤＤおよび
ＶＳＳ間に伝導を生ずるが、この伝導は過渡パルスが通
過した後は自ら維持しない。従つて、第４図の構造はＴ
２のβが相補デバイス間の間隙およびデバイス領域の寸
法の減少により、いかに増加しても構造中の寄生要素に
よつてラツチアツプは生じ得ない。例によつてはｐチヤ
ネルトランジスタの代りに適当に形成されたシヨツトキ
一障壁電極ソースおよびドレインを有するｎチヤネルト
ランジスタを実現するのが好ましいことがある。 他の例ではｐおよびｎチャネルトランジスタの両方にＳ
ＢＩＧＦＥＴを用いるのが好ましい。いずれの場合でも
、寄生ＳＣＲ構造は本発明に従い取り除かれる。第４図
に示された回路構造は、典型的な場合トランジスタの多
くの相補対を含むＣＭＯＳ集積回路のわずかの部分のみ
を表わし、本発明はインバータ回路だけでなく、相補１
ＧＦＥＴ回路の他の形にも適用できることを認識できる
であろう。用途によつては、ドレインが回路チツプの外
部端子に接続された対のみがラツチアツプを起こしうる
過渡雑音パルスを受けるような回路の、トランジスタの
すべての隣接した相補対に対してラツチアツプを防止す
る必要はない。従つて、そのような回路の場合、ドレイ
ンが外部端子に接続された相補トランジスタの対のみに
、ＳＢ−１ＧＦＥＴを実現することが好ましい。先の変
更および他の変更、改変は本発明の精神および視野を離
れることなく、ここで述べた実施例に対し施せることが
当業者には理解されよう。 たとえば、トランジスタ用に適当なシヨツトキ一障壁接
続を形成するために、多くの金属一半導体系が用いられ
、ｐ形バルク領域中にｎ形タブ領域を設けることにより
相補ＧＦＥＴ回路が形成され、回路を形成するバルク領
域はエピタキシヤル層で形成してもよく、基板、ゲート
絶縁層、電界絶縁層およびゲート電極に他の材料を置き
かえてもよく、テバイスの各種領域を形成するのに多く
の技術が使用できることである。好ましい実施例ではラ
ツチアツプ問題を避けるため、ＳＢ−１ＧＦＥＴを用い
るが、非注入ソースおよびドレインを有する他の型の電
界効果トランジスタを用いることも本発明の範囲の内に
ある。
Claims (1)
- 【特許請求の範囲】 １ 基体表面から延びる一方の導電形の第１のバルク領
域；表面から延びる一方の導電形と反対の他方の導電形
の第２のバルク領域；および対の一方が他方の導電形の
チャネルと第１のバルク領域中に配置された離間したソ
ースおよびドレインを有し、対の他方は一方の導電形の
チャネルと第２のバルク領域中に配置された離間したソ
ースおよびドレインをもつた表面に隣接した一対の相補
トランジスタを有する半導体基体から成る相補型電界効
果トランジスタ集積回路デバイスにおいて、トランジス
タの相補対の少なくとも一つのソースおよびドレインは
、それぞれバルク領域に対し順方向バイアスされたとき
、本質的に少数キャリアを注入できない接続から成り、
接続はそれによりラッチアップに対する寄生条件が避け
られるように配置されることを特徴とする相補型電界効
果トランジスタ集積回路デバイス。 ２ 請求の範囲第１項に記載された集積回路デバイスに
おいて、本質的に少数キャリアの注入ができない接続は
、ショットキー障壁接続であることを特徴とする相補型
電界効果トランジスタ集積回路デバイス。 ３ 請求の範囲第１項に記載された集積回路デバイスに
おいて、前記一方の導電形はｎ形、他方の導電形がｐ形
であり、ｎチャネル導電形トランジスタのソースおよび
ドレインのそれぞれは、第２のバルク領域中に形成され
た比較的高ドープｎ形領域から成り、ｐチャネル導電形
トランジスタのソースおよびドレインは、第１のバルク
領域の表面に作られたショットキー障壁接続から成るこ
とを更に特徴とする相補型電界効果トランジスタ集積回
路デバイス。 ４ 請求の範囲第３項に記載された集積回路デバイスに
おいて、半導体基体はシリコンであり、ｐチャネル導電
形トランジスタのソースおよびドレインのショットキー
障壁接続は、それぞれ第１のバルク領域の表面に接触し
たＰｔＳｉ層から成ることを更に特徴とする相補型電界
効果トランジスタ集積回路デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US000000138228 | 1980-04-07 | ||
| US06/138,228 US4300152A (en) | 1980-04-07 | 1980-04-07 | Complementary field-effect transistor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57500400A JPS57500400A (ja) | 1982-03-04 |
| JPS5943829B2 true JPS5943829B2 (ja) | 1984-10-24 |
Family
ID=22481048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56501471A Expired JPS5943829B2 (ja) | 1980-04-07 | 1981-03-20 | 相補型電界効果トランジスタ集積回路デバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4300152A (ja) |
| EP (1) | EP0049273B1 (ja) |
| JP (1) | JPS5943829B2 (ja) |
| CA (1) | CA1155237A (ja) |
| GB (1) | GB2073490B (ja) |
| WO (1) | WO1981002949A1 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| SE8101994L (sv) * | 1981-03-27 | 1982-09-28 | Tove Per Arne | Elektronisk krets med schottky-felttransistor med kontaktelement med olika schottky-barrierhojd |
| GB2111745B (en) * | 1981-12-07 | 1985-06-19 | Philips Electronic Associated | Insulated-gate field-effect transistors |
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| US4485550A (en) * | 1982-07-23 | 1984-12-04 | At&T Bell Laboratories | Fabrication of schottky-barrier MOS FETs |
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| US4513309A (en) * | 1982-11-03 | 1985-04-23 | Westinghouse Electric Corp. | Prevention of latch-up in CMOS integrated circuits using Schottky diodes |
| JPH0669101B2 (ja) * | 1983-08-25 | 1994-08-31 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| EP0166386A3 (de) * | 1984-06-29 | 1987-08-05 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik |
| GB2171249A (en) * | 1985-02-14 | 1986-08-20 | Siliconix Ltd | Improved monolithic integrated circuits |
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| EP0213425B1 (de) * | 1985-08-26 | 1992-05-06 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator und einer Schottky-Diode |
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| JPS62229873A (ja) * | 1986-03-29 | 1987-10-08 | Hitachi Ltd | 薄膜半導体装置の製造方法 |
| JPH0693512B2 (ja) * | 1986-06-17 | 1994-11-16 | 日産自動車株式会社 | 縦形ｍｏｓｆｅｔ |
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| US4874714A (en) * | 1988-06-02 | 1989-10-17 | Texas Instruments Incorporated | Method of making laterally oriented Schottky diode |
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| US6091128A (en) * | 1994-05-31 | 2000-07-18 | Welch; James D. | Semiconductor systems utilizing materials that form rectifying junctions in both N and P-type doping regions, whether metallurgically or field induced, and methods of use |
| US6624493B1 (en) | 1994-05-31 | 2003-09-23 | James D. Welch | Biasing, operation and parasitic current limitation in single device equivalent to CMOS, and other semiconductor systems |
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