DE3832253A1 - Latchup- und entladungsschutzeinrichtung fuer einen integrierten cmos schaltkreis - Google Patents

Latchup- und entladungsschutzeinrichtung fuer einen integrierten cmos schaltkreis

Info

Publication number
DE3832253A1
DE3832253A1 DE19883832253 DE3832253A DE3832253A1 DE 3832253 A1 DE3832253 A1 DE 3832253A1 DE 19883832253 DE19883832253 DE 19883832253 DE 3832253 A DE3832253 A DE 3832253A DE 3832253 A1 DE3832253 A1 DE 3832253A1
Authority
DE
Germany
Prior art keywords
area
substrate
polarity
tub
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19883832253
Other languages
English (en)
Other versions
DE3832253C2 (de
Inventor
Colin Harris
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi Semiconductor ULC
Original Assignee
Mitel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitel Corp filed Critical Mitel Corp
Publication of DE3832253A1 publication Critical patent/DE3832253A1/de
Application granted granted Critical
Publication of DE3832253C2 publication Critical patent/DE3832253C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung betrifft Latchup- und elektrostatische Entladungs-Schutzstrukturen für einen Integrierten Silizium CMOS Inverter Schaltkreis nach dem Oberbegriff der Ansprüche 1 bzw. 7.
Integrierte CMOS Inverter Schaltkreis-Strukturen, welche ESD (electro static discharge) Eingangsschutzdioden in Sperrichtung verwenden, enthalten typischerweise parasitäre Bipolartransistoren. Besonders in CMOS-Schaltkreisen, die kleine Kanalweiten, z.B. unter 3 Mikrometer (Mikron), verwenden, bilden die Bipolartransistoren oft Thyristoren (SCR, silicon controlled rectifier), die in einen Durchlaßzustand schalten und den CMOS-Schaltkreis in einen nicht betriebsbereiten Zustand versetzen. Die Transistoren oder der daraus resultierende SCR kann die Versorgungsleitungen miteinander verbinden, übermäßiger Entladungsstrom innerhalb des Bauteiles kann dann das Bauteil überhitzen und zerstören. Gegenstand der Erfindung ist der Schutz vor Latchup und ESD.
Strukturen zum Schutz von CMOS-Schaltkreisen nach dem Stand der Technik schützen entweder begrenzt vor Latchup oder vor ESD, aber nicht vor beidem gleichzeitig. Die vorliegende Erfindung stellt eine Struktur dar, die eine Integrierte CMOS Inverter Schaltkreisstruktur wirksam gleichzeitig sowohl vor Latchup als auch vor ESD schützt.
Nachfolgend werden Einzelheiten, Merkmale, und Vorteile der Erfindung anhand eines Ausführungsbeispieles und anhand der Zeichnung näher beschrieben. Es zeigt:
Fig. 1 ein schematisches Diagramm eines CMOS Inverters, welcher typische Dioden am Eingang für typischen ESD-Schutz aufweist;
Fig. 2 einen Querschnitt des Eingangs des Integrierten CMOS Inverter Schaltkreises, dazu verwendet, den parasitären Bipolartransistor, gebildet durch eine zugeordnete ESD Schutzdiode von Fig. 1, zu erläutern;
Fig. 3 einen Querschnitt des Eingangs des Integrierten CMOS Inverter Schaltkreises, dazu verwendet, den parasitären Bipolartransistor, gebildet durch eine zweite zugeordnete ESD Schutzdiode von Fig. 1, zu erläutern;
Fig. 4 ein schematisches Diagramm eines durch ein Paar von Bipolartransistoren gebildeten SCR;
Fig. 5 einen Querschnitt eines Eingangs eines Integrierten CMOS Inverter Schaltkreises gemäß dem Stand der Technik und
Fig. 6 einen Querschnitt eines Eingangs eines Integrierten CMOS Inverter Schaltkreises gemäß der vorliegender Erfindung.
Fig. 1 stellt ein schematisches Diagramm eines CMOS Inverters bekannter Ausführung dar, welcher einen P-Kanal Feldeffekttransistor 1 enthält, dessen Source bzw. Drain in Serie mit Drain bzw. Source eines N-Kanal Feldeffekttransistors 2 verbunden ist. Source des Transistors 1 ist mit einer positiven Versorgungsspannung V dd und Source des Feldeffekttransistors 2 ist mit einer Masse (einer negativen Versorgungsspannung V ss ) verbunden. Die Gates der Transistoren bilden miteinander verbunden den Eingang des Inverters und die Drains der Transistoren bilden miteinander verbunden den Ausgang des Inverters.
Um den Eingang vor übermäßiger positiver und negativer Spannung zu schützen (ESD = electro static discharge = elektrostatische Entladung), wird typischerweise ein Paar Dioden zwischen dem Eingang und V dd bzw. zwischen dem Eingang und V ss verwandt. Eine Diode 3 hat ihre Anode mit dem Eingang und ihre Kathode mit V dd verbunden, und eine Diode 4 hat ihre Anode mit V ss und ihre Kathode mit dem Eingang verbunden. Unter normalen Bedingungen sind die Dioden 3 und 4 in Sperrichtung vorgespannt. Wenn jedoch am Eingang ein Übermaß an positiver Spannung erscheint, wird die Diode 3 in Durchlaßrichtung vorgespannt und leitet den Eingangstrom zur Versorgung V dd ab. Wenn eine übermäßige negative Spannung am Eingang erscheint, wird die Diode 4 in Durchlaßrichtung vorgespannt und bildet einen Leitungspfad von der Versorgung V ss zum Eingang.
Die Diode 3 ist typischerweise im Integrierten Schaltkreis als verteilte Diode 3-3 A gestaltet, ein Vorwiderstand 5 wird seriell zum Eingang betrieben, um sowohl Schutz gegen überschüssigen Strom, der in den Inverter hineinfließt, als auch Schutz vor Latchup zu liefern.
Wenn jedoch die Diode 3-3 A in unmittelbarer Nähe des N-Kanal Transistors oder wenn die Diode 4 nahe dem P-Kanal Transistor gelegen ist, ergibt sich eine SCR Struktur. Fig. 2 und 3 stellen Querschnitte des Integrierten Schaltkreises dar, welche die Bildung von Bipolartransistoren, herrührend von oben beschriebenen Strukturen, die den in Fig. 4 dargestellten Schaltkreis erzeugen, veranschaulichen.
In Fig. 4 sind zwei Transistoren Q 1 und Q 2 dargestellt, die einen SCR bilden. Die Basis des PNP Transistors Q 1 ist verbunden mit dem Kollektor des NPN Transistors Q 2. Der Kollektor des Transistors Q 1 ist mit der Basis des Transistors Q 2 verbunden, ihre Verbindung bildet das Gate des SCR. Der Emitter des Transistors Q 1 bildet die Anode und der Emitter des Transistors Q 2 bildet die Kathode des SCR. Wenn genügend Ladungsträger in die Basis des Transistors Q 2 injiziert wurden, um ihn einzuschalten, beginnt der Transistor Q 2 Kollektorstrom über den Basis-Emitter Übergang des Transistors Q 1 zu ziehen. Dadurch wird Q 1 ebenfalls eingeschaltet und injiziert zusätzliche Ladungsträger in die Basis des Transistors Q 2. Dies wiederum öffnet den Transistor Q 2 weiter und liefert dem Transistor Q 1 noch mehr Basisstrom. Die Anordnung positiver Rückkopplung hält die Leitfähigkeit sogar dann aufrecht, wenn der Gate-Strom abbricht. Der SCR ist gezündet.
Die Ausbildung des oben beschriebenen SCR wird nun unter Bezugnahme auf Fig. 2 und 3 beschrieben.
Für die folgende Beschreibung wird konventionelle Halbleiterterminologie verwendet. Beispielsweise bedeutet die Bezeichnung P+, daß das so bezeichnete Gebiet mit einer höheren Verunreinigungskonzentration dotiert wurde als ein P- dotiertes Gebiet, welches nur leicht dotiert ist. Ein N+ Gebiet ist mit einer höheren Verunreinigungskonzentration dotiert als ein N- dotiertes Gebiet, letzteres ist nur leicht dotiert.
Bezüglich Fig. 2 bilden diffundierte P+ Source und Drain Gebiete 6 und 7 des konventionellen P- Kanal MOSFET die Emitter eines parasitären PNP Lateraltransistors 8. Ein N- dotiertes Substrat 9 der Integrierten Schaltung verhält sich wie die Basis des Transistors.
Die Diode 4 wird innerhalb des Substrats durch eine P- Wanne 10 gebildet, welche wiederum ein N+ Gebiet 11 enthält, das sich zur Oberfläche des Substrats erstreckt. An einer nicht dargestellten Stelle kontaktiert V ss die P- Wanne 10. Der Eingangsanschluß kontaktiert das N+ Gebiet 11. Daraus ergibt sich eine Diode mit einer Kathode (N+), verbunden mit dem Eingang, und einer Anode (P-), verbunden mit V ss . Diese Diode jedoch bildet einen parasitären NPN Vertikaltransistor 12, dessen Emitter durch das N+ Gebiet 11, dessen Basis durch das P- Gebiet 10 und dessen Kollektor durch das N- Substrat 9 gebildet wird.
Die zwei Transistoren 8 und 12 sind miteinander verbunden, da der Kollektor des Transistors 8 und die Basis des Transistors 12 sich im selben dotierten Gebiet und da die Basis des Transistors 8 und der Kollektor des Transistors 12 sich innerhalb des N- dotierten Substrats befinden. Es wird dadurch ein SCR ähnlich dem von Fig. 4 mit Transistor 8 entsprechend Q 1 und Transistor 12 entsprechend Q 2 geschaffen.
Wenn eine angelegte Eingangsspannung um mehr als die SCR-Kippspannung unterhalb V ss liegt, wird der Gate-Kathode Übergang in Durchlaßrichtung vorgespannt und zündet den SCR. Dieser Zustand hält solange an, wie die Eingangsbedingungen andauern oder wie die Schaltung den minimalen Haltestrom aufrechterhalten kann.
Falls ein N-Kanal MOSFET wie der Transistor 2 in der Nähe gelegen ist, kann sich eine potentiell gefährlichere Situation entwickeln. Ein solcher Transistor besitzt, wie dargestellt, innerhalb des N- dotierten Substrates 9 eine P- Wanne 13 und N+ dotierte Source- und Drain-Gebiete 14 und 15, die sich von der Substratoberfläche in die P- Wanne 13 erstrecken. Das Gebiet der P- Wanne 13 dient dem Transistor 8 als zweiter Kollektor. Zusätzlich wird ein weiterer parasitärer NPN Bipolartransistor 16 gebildet, wobei das P- Gebiet 13 die Basis, die N+ Gebiete 14 und 15 die Emitter und das N- Substrat 9 den Kollektor bildet. So ist die Basis des Transistors 16 mit dem Kollektor des Transistors 8 über das Gebiet der P- Wanne 13 und die Basis des Transistors 8 mit dem Kollektor des Transistors 16 über das Substrat 9 verbunden. Ein zweiter SCR ist somit ausgebildet.
Wenn die Eingangsspannung negativ wird, schaltet das Gate wie oben beschrieben den ersten SCR, gebildet durch Transistor 8 und 12, ein. Der zweite Kollektor des Transistors 8 jedoch injiziert Strom in die P- Wanne 13 und veranlaßt den zweiten SCR, gebildet durch die Transistoren 8 und 16, durchzuschalten. Diese Struktur verbindet die Versorgungsspannung V dd und V ss . Es kann daher ein übermäßiger, zerstörender Strom fließen.
In Fig. 3 wird die Struktur dargestellt, welche die Diode 3 bildet. Die Struktur enthält innerhalb des Substrats 9 ein P+ dotiertes Gebiet 17 und bildet die Schnittstelle zum N- dotierten Substrat 9. Das P+ Gebiet 17 formt auf diese Weise die Anode der Diode 3 und bildet die Schnittstelle zum Eingang, das N- dotierte Substrat 9 formt die Kathode der Diode 3 (extern mit V dd verbunden).
Ein in der Nähe gelegener N-Kanal MOSFET wie Transistor 2 innerhalb der P- Wanne 13, welche sich im Substrat 9 befindet, enthält die N+ eindiffundierten Gebiete 14 und 15. Die P- Wanne 13 formt die Basis eines parasitären NPN Bipolartransistors 18, die N+ eindiffundierten Gebiete 14 und 15 formen die Emitter und das N- Substrat 9 formt den Kollektor.
Die P- Wanne 13 formt den Kollektor eines parasitären PNP Bipolartransistors 19, das N- Gebiet 9 formt die Basis und das P+ Gebiet 17 formt einen Emitter. Ein in der Nähe gelegener P-Kanal MOSFET, wie Transistor 1, besitzt P+ eindiffundierte Gebiete 20 und 21, die jeweils Source und Drain bilden. Das P+ dotierte Gebiet 20 formt einen zweiten Emitter des PNP Transistors 19.
Die Basis des Transistors 18 ist mit dem Kollektor des Transistors 19 über das durch die P- Wanne 13 gebildete gemeinsame Element verbunden, der Kollektor des Transistors 18 ist mit der Basis des Transistors 19 über das durch das Substrat 9 gebildete gemeinsame Element verbunden. Damit ist ein SCR, dem in Fig. 4 dargestellten ähnlich, geformt, wobei Transistor 18 dem Transistor Q 2 und Transistor 19 dem Transistor Q 1 entspricht. Der Latchup-Mechanismus ist ähnlich dem vorher beschriebenen. Zusätzlich können die Versorgungsspannungsanschlüsse V dd und V ss über den SCR infolge des zweiten Emitters des Transistors 19, gebildet durch Source 20 und verbunden mit V dd , und eines Emitters des Transistors 18, gebildet durch Source 15 und verbunden mit V ss , miteinander verbunden werden.
Es kann daher gesehen werden, daß durch den Versuch, ESD Beschädigung der Struktur durch Bildung der Dioden 3 und 4 zu verhindern, parasitäre Bipolartransistoren gebildet werden, die den Schaltkreis zum Latchup veranlassen können.
Bei einem Versuch, Latchup zu verhindern, wurde eine Struktur, wie in Fig. 5 dargestellt, gebildet. Innerhalb der P- Wanne 13 ist ein anderes N+ dotiertes Gebiet 22 geformt, welches vom Gebiet 11 durch einen Isolator 22 A getrennt ist, und bildet eine sogenannte N-Feld Struktur. Eine Feldelektrode 11 A erstreckt sich, verbunden mit dem Eingang, über den Isolator 22 A. Das N+ Gebiet 22 formt den Emitter eines parasitären Transistors 12 A (z.B. Transistor 12 in Fig. 2), das P- Gebiet 13 formt die Basis und das N-Gebiet 9 den Kollektor des Transistors 12 A. Alternativ kann das N+ Gebiet 22 als zweiter Emitter des Transistors 12 betrachtet werden.
Entweder an das N+ Gebiet 22 angrenzend oder von ihm getrennt angeordnet, ist ein P+ dotierte Gebiet 23, enthalten in der P- Wanne 13 auf der oberen Oberfläche des Substrats. Die Spannung V ss ist mit einem Leiter 23 A verbunden, der sowohl das P+ Gebiet 23 als auch das N+ Gebiet 22 kontaktiert.
Die Feldelektrode 11 A verbessert die Charakteristik des Transistors 12 oder der Transistoren 12 und 12 A durch Erniedrigen der Einsatzspannung. Mit einer Spannung V SS an der Anode des Emitter-Basis Übergangs, gebildet durch das N+ Gebiet 22 und das P- Gebiet 13, wird der Emitter-Basis Übergang in Sperrichtung vorgespannt. Die Verbindung von V ss jedoch über das P+ Gebiet 23 zum P- Gebiet 13 bringt die Basis des Transistors 12 (oder 12A) auf dasselbe Potential V ss . Dies schließt den zweiten Emitter-Basis Übergang von Transistor 12 A wirksam kurz und eliminiert diesen Transistor als aktives parasitäres Element.
Wird daher die Struktur von Fig. 5 mit der von Fig. 2 verwendet, bilden die Transistoren 8 und 12 keinen SCR und es wird durch jene Transistoren kein Latchup verursacht.
Im Falle einer an den Eingang gelegten negativ gepolten ESD wird der Emitter-Basis Übergang des Transistors 12 in Durchlaßrichtung vorgespannt, bildet einen Leitungspfad mit geringer Impedanz zwischen dem Eingang und der Versorgungsschiene V ss , so daß der Eingang des CMOS Schaltkreises geschützt wird. Für eine positiv gepolte elektrostatische Entladung des Eingangs jedoch wird das N+ Gebiet 11 zum Kollektor der zwei Bipolartransistoren; die Wirkungsweise wird durch die schlechte Emittercharakteristik der leicht dotierten Substatregion verkompliziert. Die Charakteristiken von Latchup- oder ESD-Störungsbetriebsart hängen vom Vorhandensein anderer Strukturen ab. Jedoch kann Latchup im negativen Sinne offenbar infolge des Übergangs vom N+ Gebiet 11 zur P- Wanne 13 eingeleitet werden.
Deshalb liefert die Struktur von Fig. 5 einen Niederspannungsnebenschlußwiderstand für negative ESD und eliminiert einen SCR (Transistor 8 und 12 in Fig. 2), schützt jedoch nicht vor Latchup infolge der Transistoren 8 und 16.
So war es in der Vergangenheit üblicherweise nötig, zwischen reduziertem Latchup-Schutz und reduziertem ESD- Schutz zu wählen.
Aufgabe vorliegender Erfindung ist es, einen besseren ESD-Schutz unter Beibehaltung der Latchup-Immunität zu erreichen.
Die Lösung dieser Aufgabe erfolgt durch die Merkmale des Anspruchs 1 bzw. 7.
Vorteilhafte Weiterbildung der Erfindung ergibt sich aus den jeweiligen Unteransprüchen.
Ein Querschnitt eines CMOS Inverter-Chips, der die Erfindung veranschaulicht, ist in Fig. 6 dargestellt. Gemäß der Erfindung wird ein N-Feld Bauteil erzeugt, gebildet durch ein N+ Gebiet 24 und ein N+ Gebiet 25 als Source und Drain, getrennt angeordnet auf der Oberfläche des Substrats in der P- Wanne 13, welche wiederum im Substrat 9 enthalten ist. Der Eingangskontakt zum N+ Gebiet 24 überdeckt die Isolierung des zwischen den N+ Gebieten 24 und 25 befindlichen Gebietes und bildet eine Feldelektrode 26 und sollte zur Bildung einer Feldelektrode einer N-Feld Steuerung metallisiert sein.
Gemäß der vorliegenden Erfindung ist auf der Substratoberfläche innerhalb der P- Wanne 13 ein P+ dotiertes Gebiet beinhaltet, welches entweder vom N+ Gebiet 24 getrennt angeordnet ist oder an das N+ Gebiet 24 angrenzt. Der Eingang ist an der Oberfläche mit einem P+ Gebiet 27 verbunden. Ebenfalls ist in Übereinstimmung mit der Erfindung das N+ Gebiet 25 verbunden mit der Spannungsquelle V dd .
Bei oben beschriebener Struktur ist der Eingang über das P+ Gebiet 27 zum P- Gebiet 13 kurzgeschlossen. Deshalb ist der Basis-Emitter Übergang eines vertikalen NPN Transistors 28, der dem Transistor 12 in Fig. 2 und 5 entspricht und dessen Emitter durch das N+ Gebiet 24, dessen Basis durch die P- Wanne 13 und dessen Kollektor durch das N- Substrat 9 geformt ist, kurzgeschlossen.
Ebenso ist der Basis-Emitter Übergang eines lateralen NPN Transistors 29, der seinen Emitter durch das N+ Gebiet 24, seinen Kollektor durch das N+ Gebiet 25 und seine Basis durch die P- Wanne 13 geformt hat, durch das P+ dotierte Gebiet 27 kurzgeschlossen. Das N+ Gebiet 25 formt wirkungsgemäß einen zweiten Kollektor zum Transistor 28.
Da die Basis und der Emitter beider Transistoren 28 und 29 effektiv kurzgeschlossen sind, kann kein SCR zusammen mit einem benachbarten PNP Transistor wie Transistor 8 (Fig. 2) geformt werden.
Jedoch im Falle einer negativen elektrostatischen Entladung in den Eingang hinein verschlechtert sich schließlich das P+ Gebiet 27 infolge seiner Unfähigkeit, genügend Ladungsträger bereitzustellen. Die Struktur erscheint an diesem Punkt, als ob das P+ Gebiet nicht vorhanden wäre. Ist die BVCEO (common emitter breakdown voltage with open base) des lateralen Bipolartransistors 29 erreicht, bricht die Struktur auf und veranlaßt eine Leitung zwischen dem Eingang, Gebiet 25, und der Versorgungsspannung V dd . Es wurde herausgefunden, daß das solange geschieht, wie der Basiswiderstand des Transistors 29 hoch ist, z.B. größer als 15 000 Ohm pro Flächeneinheit. Es wurde herausgefunden, daß dies bei einem Experimentalbaustein bei etwa 15V am Eingangsanschluß geschieht.
Für ESD-Spannungen in positiver Richtung wirkt die P- Wanne 13 mit dem N- Substrat 9 als in Durchlaßrichtung vorgespannte Diode. Wenn jedoch wieder eine genügend hohe Spannung erreicht ist, ist das P+ Gebiet 27 nicht mehr in der Lage, genügend Ladungsträger bereitzustellen, und es geschieht ein zweiter Zusammenbruch.
Da die Basen beider Parasitärtransistoren 28 und 29 mit dem Emitter kurzgeschlossen sind, ist Latchup in negativer Richtung nicht möglich, da die Möglichkeit eines in Durchlaßrichtung vorgespannten Überganges bei jedem der Transistoren eliminiert ist, bis eine Vorspannung von 15V oder mehr an den Eingang angelegt ist. Latchup in positiver Richtung ist nicht möglich, da die parasitären Transistoren in die umgekehrte Richtung vorgespannt werden würden.
Obwohl die vorliegende Erfindung anhand eines N- dotierten Substrats unter Verwendung eines N-Feld Bauteiles beschrieben wurde, erkennt man augenscheinlich, daß auch die entgegengesetzte Dotierung mit einem P-Feld Bauteil (d.h. einem P-Kanal Feldbauteil) verwendet werden kann.
Es wurde festgestellt, daß die vorliegende Erfindung sehr effektiv dort verwendet werden kann, wo das Substrat ein epitaxiales Gebiet ist, welches auf einem Niederwiderstandssubstrat wie z.B. mit Niederwiderstands-Antimon dotiertes Silizium gewachsen ist. Die epitaxiale Schicht in einem erfolgreichen Prototyp betrug 12 Mikrometer (Mikron), N- Typ, mit einem spezifischen Widerstand von 10 bis 15 Ohm Zentimeter. Erfolgreiche Prototypen wurden realisiert unter Verwendung minimaler Strukturweiten von 2 und 3 Mikrometer (Mikron) im Silizium-Substrat. Es wurde konventionelle Prozeßtechnick verwendet; die Erfindung kann realisiert werden unter Verwendung konventioneller Eindiffundierungsschritte mit Dotierungsmitteln, Oxidisolierung und Isolierung und Definition von Metallisierungsleitern.
Es sollte bemerkt werden, daß die vorliegende Erfindung die Kontaktinjektionsmechanismen, wie in der Veröffentlichung "A CMOS VLSI INPUT PROTECTION DIFIDEW", von C.M. Lin, EOS/ESD SYMPOSIUM PROCEEDINGS, Band EOS-6, S. 202-209, September 1984 erwähnt, reduziert.
Zusammenfassend stellt eine bevorzugte Ausführungsform der vorliegenden Erfindung eine Schutzvorrichtung für Integrierte Silizium CMOS Inverter Schaltkreise dar, mit:
einem Substrat eines Polaritätstyps, einer Wanne eines entgegengesetzten Polaritätstyps innerhalb des Substrats auf der Oberfläche des Substrats beschränkt, einem ersten Gebiet innerhalb der Wanne vom ersten Polaritätstyp auf der Oberfläche beschränkt, einem Gebiet innerhalb der Wanne vom entgegengesetzten Polaritätstyp, mit höherer Leitfähigkeit als die Wanne, an das Gebiet des ersten Polaritätstyps anstoßend und auf der Oberfläche beschränkt, einem zweiten Gebiet innerhalb der Wanne des ersten Polaritätstyps, auf der Oberfläche beschränkt und getrennt von dem ersten Gebiet und dem Gebiet des entgegengesetzten Polaritätstyps, einer ersten Leitungsvorrichtung, welche das erste Gebiet und das entgegengesetzter Polarität an der Oberfläche zur Verbindung mit dem Eingang der CMOS Struktur kontaktiert, und einer zweiten Leitungsvorrichtung, welche das zweite Gebiet an der Oberfläche verbindet mit einer Spannungsquelle ähnlicher Polarität wie der Polaritätstyp des zweiten Gebietes, wobei sich die erste Leitungsvorrichtung über die Oberfläche des zweiten Gebietes erstreckt, aber hiervon isoliert ist, um eine Feldelektrode zu bilden.

Claims (8)

1. Schutzvorrichtung für einen Integrierten Silizium CMOS Inverter Schaltkreis mit einem Substrat eines Polaritätstyps, einer Wanne innerhalb des Substrats eines entgegengesetzten Polaritätstyps, beschränkt auf der Oberfläche des Substrats, einem ersten Gebiet innerhalb der Wanne des ersten Polaritätstyps, beschränkt auf der Oberfläche, einem Gebiet innerhalb der Wanne des entgegengesetzten Polaritätstyps mit einer größeren Leitfähigkeit als die der Wanne, angrenzend an das Gebiet des ersten Polaritätstyps und beschränkt auf der Oberfläche, einem zweiten Gebiet innerhalb der Wanne des ersten Polaritätstyps, beschränkt auf der Oberfläche, getrennt vom ersten Gebiet und besagtem Gebiet entgegengesetzten Polaritätstyps, einer ersten Leitungsvorrichtung, welche das erste Gebiet und besagtes Gebiet entgegengesetzten Polaritätstyps an der Oberfläche zur Verbindung eines Eingangs mit der CMOS Struktur kontaktiert und einer zweiten Leitungsvorrichtung, welche das zweite Gebiet an der Oberfläche zur Verbindung mit einer Spannungsquelle ähnlich der des Polaritätstyps des zweiten Gebiets kontaktiert, wobei die erste Leitungsvorrichtung sich über die Oberfläche oberhalb des zweiten Gebiets erstreckt, aber hiervon isoliert ist, um eine Feldelektrode zu bil­ den.
2. Schutzvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat eine epitaxiale Schicht ist, welche eine Basisstruktur überlagert.
3. Schutzvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat eine epitaxiale Schicht ist, welche ein Basissubstrat überlagert, wobei besagte Wanne einen spezifischen Widerstand von mehr als 15 000 Ohm pro Flächeneinheit aufweist und besagte epitaxiale Schicht außerhalb besagter Wanne einen größeren spezifischen Widerstand als besagte Wanne aufweist.
4. Schutzvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat mit N- Typ Polarität, die Wanne mit P- Polarität, die ersten und zweiten Gebiete mit N+ Polarität und das Gebiet entgegengesetzten Polaritätstyps mit P+ Polarität vorgesehen ist.
5. Schutzvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat eine epitaxiale Schicht ist, welche ein Basissubstrat überlagert und besagtes Substrat N- Typ Polarität, die Wanne P- Polarität, das erste und zweite Gebiet N+ Polarität und ein Gebiet entgegengesetzten Typs P+ Polarität aufweist.
6. Schutzvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat eine epitaxiale Schicht ist, welche ein Basissubstrat überlagert, besagte Wanne einen spezifischen Widerstand von mehr als 15 000 Ohm pro Flächeneinheit aufweist, besagte epitaxiale Schicht außerhalb besagter Wanne einen größeren spezifischen Widerstand als besagte Wanne aufweist und besagtes Substrat N- Polarität, die Wanne P- Polarität, das erste und zweite Gebiet N+ Polarität und das Gebiet entgegengesetzten Typs P+ Polarität aufweist.
7. Vorrichtung zum Schutz vor Latchup und elektrostatischer Entladung für einen Integrierten Silizium CMOS Inverter Schaltkreis mit parasitären Bipolarelementen, einer integrierten Diodenvorrichtung, angeschlossen zwischen dem Eingang des Inverters und den positiv und negativ gepolten Anschlüssen für die Versorgungsspannung, wobei der Integrierte Schaltkreis ein N- dotiertes Substrat aufweist, desweiteren eine der Dioden, gebildet durch eine P- dotierte Wanne, welche sich von der Oberfläche besagten Substrats in das Substrat hineinerstreckt, ein erstes N+ dotiertes Gebiet, welches sich in die P- dotierte Wanne hineinerstreckt und eine Vorrichtung zum Verbinden des Eingangs des Inverters mit dem N+ dotierten Gebiet, mit einem zweiten N+ dotierten Gebiet, das vom ersten N+ Gebiet durch eine Isolationsvorrichtung, welche sich oberhalb der Oberfläche des Substrats erstreckt, getrennt ist und sich in die P- dotierte Wanne hineinerstreckt, einer leitenden Feldelektrode, die sich über die Isolierungsvorrichtung erstreckt und in Kontakt mit dem Eingang ein N-Feld Bauteil bildet mit den ersten und zweiten N+ dotierten Gebieten, einer Vorrichtung zum Anlegen einer positiv gepolten Versorgungsspannung an das zweite N+ dotierte Gebiet, einem P+ dotierten Gebiet, welches an das erste N+ dotierte Gebiet angrenzt und sich von der Oberfläche besagten Substrats hinein in die P- Wanne erstreckt und einer Leitungsvorrichtung, welche das erste N+ dotierte Gebiet mit dem zweiten P+ dotierten Gebiet an deren oberen Oberfläche verbindet.
8. Schutzvorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das Substrat eine N- dotierte epitaxiale Schicht über einem Niederwiderstands-Bulk-Trägersubstrat ist und daß der spezifische Widerstand der P- Wanne größer als 15 000 Ohm pro Flächeneinheit ist.
DE19883832253 1987-09-24 1988-09-22 Latchup- und Entladungsschutzeinrichtung für einen integrierten CMOS Schaltkreis Expired - Fee Related DE3832253C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CA000547801A CA1289267C (en) 1987-09-24 1987-09-24 Latchup and electrostatic discharge protection structure

Publications (2)

Publication Number Publication Date
DE3832253A1 true DE3832253A1 (de) 1989-04-27
DE3832253C2 DE3832253C2 (de) 2000-07-13

Family

ID=4136515

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19883832253 Expired - Fee Related DE3832253C2 (de) 1987-09-24 1988-09-22 Latchup- und Entladungsschutzeinrichtung für einen integrierten CMOS Schaltkreis

Country Status (4)

Country Link
JP (1) JP2873008B2 (de)
CA (1) CA1289267C (de)
DE (1) DE3832253C2 (de)
GB (1) GB2210197B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10026742B4 (de) * 2000-05-30 2007-11-22 Infineon Technologies Ag In beide Richtungen sperrendes Halbleiterschaltelement

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH039502U (de) * 1989-06-12 1991-01-29
FR2649830B1 (fr) * 1989-07-13 1994-05-27 Sgs Thomson Microelectronics Structure de circuit integre cmos protege contre les decharges electrostatiques
US5212618A (en) * 1990-05-03 1993-05-18 Linear Technology Corporation Electrostatic discharge clamp using vertical NPN transistor
US6583476B1 (en) * 2002-06-28 2003-06-24 Micrel, Inc. Electrostatic discharge protection for integrated semiconductor devices using channel stop field plates

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3238486A1 (de) * 1981-10-20 1983-05-11 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Integrierte halbleiterschaltung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3238486A1 (de) * 1981-10-20 1983-05-11 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Integrierte halbleiterschaltung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10026742B4 (de) * 2000-05-30 2007-11-22 Infineon Technologies Ag In beide Richtungen sperrendes Halbleiterschaltelement

Also Published As

Publication number Publication date
GB2210197A (en) 1989-06-01
GB8816796D0 (en) 1988-08-17
CA1289267C (en) 1991-09-17
DE3832253C2 (de) 2000-07-13
JP2873008B2 (ja) 1999-03-24
GB2210197B (en) 1990-12-19
JPH01106464A (ja) 1989-04-24

Similar Documents

Publication Publication Date Title
DE69610035T2 (de) Siliziumthyristor für esd-schutz
DE102016106309B4 (de) Hochgeschwindigkeits-Schnittstellenschutzvorrichtung
DE69226337T2 (de) Schutzstruktur gegen elektrostatische Entladungen
DE69311627T2 (de) Schutzvorrichtung einer integrierten Schaltung gegen elektrostatische Entladungen
DE19518549C2 (de) MOS-Transistor getriggerte Schutzschaltung gegen elektrostatische Überspannungen von CMOS-Schaltungen
DE102013101705B4 (de) ESD-Vorrichtungen mit Halbleiterfinnen
DE10343681B4 (de) Halbleiterstruktur und deren Verwendung, insbesondere zum Begrenzen von Überspannungen
DE102011054700B4 (de) Halbleiter-ESD-Bauelement und Verfahren
DE102007006853B4 (de) ESD-Schutzvorrichtung und elektrische Schaltung mit derselben
DE19654163B4 (de) Schutzvorrichtung für eine Halbleiterschaltung
EP0538507B1 (de) Schutzschaltung für Anschlusskontakte von monolithisch integrierten Schaltungen
DE3879850T2 (de) Eingangsschutzvorrichtung fuer eine halbleitervorrichtung.
DE2047166B2 (de) Integrierte Halbleiteranordnung
DE2163596A1 (de) Spannungsgesteuerte CMOS-Gatterschutz-Diode und Verfahren zu deren Herstellung
DE10245770A1 (de) Ausgangsschaltkreis, Herstellungsverfahren und Halbleiterbauelement
DE2536277A1 (de) Halbleiteranordnung
DE102010005715B4 (de) Transistoranordnung als ESD-Schutzmaßnahme
DE69000929T2 (de) Integrierte cmos-schaltungsstruktur, die gegen elektrostatische entladungen geschuetzt ist.
DE2832154C2 (de)
DE69733388T2 (de) Halbleiteranordnung mit einer Schaltung zur Verhinderung von Latch-up
DE202015105413U1 (de) Integrierte, floatende Diodenstruktur
DE2234973A1 (de) Mis-halbleitervorrichtung
DE102020205705A1 (de) Leistungshalbleiterbauelement
DE69722150T2 (de) Halbleiteranordnung mit einem Schutzmittel
EP0355501B1 (de) Bipolartransistor als Schutzelement für integrierte Schaltungen

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 23/58

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee