DE2832154C2 - - Google Patents

Description

Die Erfindung betrifft eine auf einem Halbleiterplättchen integrierte Schutzvorrichtung für einen Isolierschicht-Feldeffekttransistor kurz IG-Feldeffekttransistor, wie sie im Oberbegriff des Patentanspruches 1 näher angegeben ist.

Eine derartige Schutzvorrichtung ist aus der DE-OS 19 18 222 bekannt.

Die Fig. 1A und 1B zeigen eine solche auf einem Halbleiterplättchen integrierte Schutzeinrichtung für einen IG-Feldeffekttransistor mit zwei in Serie, Rücken an Rücken geschalteten Dioden. In diesen Figuren bezeichnet 1 ein n-Substrat, 2 ein p-Gebiet und 3 sowie 4 n-Zonen. Mit 5 ist ein Isolatorfilm, etwa aus SiO₂, bezeichnet. 6 und 7 bezeichnen Anschlüsse. Der Anschluß 6 liegt am Source bzw. Drain-Anschluß des zu schützenden Isolierschicht-Feldeffekttransistors bzw. ist ohmsch mit dem Substrat, in dem ein zu schützender Feldeffekttransistor ausgebildet ist, verbunden; diese Anschlüsse sind in der Praxis häufig auf "Masse"-Potential gelegt, weshalb in Fig. 1A ein entsprechender Masse-Anschluß gezeichnet ist. Der Anschluß 7 ist demgegenüber mit der Gate-Elektrode des zu schützenden Isolierschicht-Feldeffekttransistors verbunden.

Wenn bei diesem Aufbau auf den Anschluß 7 eine positive Spannung gelegt wird, ist der pn-Übergang zwischen dem Gebiet 2 und der Zone 4 in Sperrichtung vorgespannt. Wie in Fig. 3 dargestellt ist beginnt beim Erreichen der Durchbruchsspannung des Übergangs ein Strom zu fließen. Bei diesem Aufbau liegt jedoch ein parasitärer Transistor vor, dessen Kollektor die n-Zone 4, dessen Basis die p-Zone 2 ist und dessen Emitter aus dem n-Substrat 1 und der n-Zone 3 aufgebaut ist. Wenn eine negative Spannung an den Anschluß 7 gelegt wird, sind die Verhältnisse genau die gleichen mit Ausnahme, daß der in Sperrichtung vorgespannte pn-Übergang der Übergang zwischen dem p-Gebiet 2 und dem n-Substrat 1 sowie der n-Zone 3 ist und daß der Emitter des parasitären Transistors die n-Zone 4 ist, während der Kollektor aus dem n-Substrat 1 und der n-Zone 3 aufgebaut ist.

Fig. 2 zeigt ein Ersatzschaltbild der in den Fig. 1A und 1B dargestellten Vorrichtung. Mit 48 und 49 sind zwei entgegengesetzt miteinander verbundene Dioden und mit 50 ist ein parasitärer Transistor bezeichnet. Unter dem Einfluß des parasitären Transistors 50 erscheint im Durchbruchsbereich der Spannungs-Stromcharakteristik ein negativer Widerstand. Die Spannungs-Stromcharakteristik des Aufbaus der Fig. 1A und 1B, wie sie in Fig. 3 dargestellt ist, entspricht dem Fall, wo die Länge einer strichdoppelpunktierten Linie in Fig. 1B 1,8 mm beträgt. In der graphischen Darstellung der Fig. 3 bezeichnet V die Spannung, welche an den Anschluß 7 gelegt ist, und I den Strom, welcher zwischen den Anschlüssen 7 und 6 liegt. Wie aus der Figur ersichtlich, tritt der negative Widerstand schon auf, wenn der Rückwärtsstrom, d. h. der Durchbruchsstrom weniger als einige µA beträgt. Der Wert der Durchbruchsspannung BV _CEO in der Figur wird ausgedrückt durch:

wobei h _fe die Stromverstärkung des parasitären Transistors 50 bezeichnet, und n üblicherweise einen Wert von 1,5 bis 4 hat.

Solch ein negativer Widerstand führt zu Instabilitäten und ist ungünstig für die weiteren auf dem gleichen Substrat integrierten Schaltungen.

Aus der US-PS 33 95 290 ist noch bekannt, als stromableitende Elemente zur Ableitung von Überspannungen einer Polarität in Schutzeinrichtungen für die Gate-Elektrode von IG-FETs jeweils einen Schutz-IG-FET des selbstsperrenden Typs derart zu schalten, daß dessen Drain-Anschluß mit dem Gate-Anschluß des zu schützenden FETs verbunden ist und das Gate dieses Schutz-FETs mit dessen Drain verbunden ist, so daß bei genügend hoher Spannung an den Anschlüssen der Schutzeinrichtung der Schutz-IG-FET aufgesteuert, d. h. leitend wird.

Es ist Aufgabe der Erfindung, eine Schutzvorrichtung für die Gate-Elektrode eines IG-FET anzugeben, deren Arbeitskennlinie keinen negativen Widerstand zeigt, die stabil arbeitet und die für die Verwendung in integrierten Schaltungen geeignet ist.

Diese Aufgabe wird mit einer Schutzvorrichtung nach dem Oberbegriff des Patentanspruches 1 gelöst, die erfindungsgemäß nach der im kennzeichnenden Teil des Patentanspruches 1 angegebenen Weise ausgestaltet ist.

Bevorzugte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Im folgenden wird die Erfindung anhand der in den Fig. 4 bis 7 dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Fig. 4A und 4B zeigen eine Schnittansicht bzw. eine Draufsicht einer Ausführungsform der Erfindung;

Fig. 5 zeigt ein Ersatzschaltbild des in den Fig. 4A und 4B gezeigten Aufbaus;

Fig. 6 zeigt eine graphische Darstellung der Spannungs-Stromcharakteristik des in den Fig. 4A und 4B gezeigten Aufbaus;

Fig. 7A und 7B zeigen eine Schnittansicht bzw. eine Draufsicht einer zweiten Ausführungsform der Erfindung.

Die Fig. 4A und 4B zeigen eine Ausführungsform der Erfindung. Fig. 4A ist eine Schnittansicht der Ausführungsform, während Fig. 4B eine Draufsicht darstellt. In den Figuren bezeichnet 8 ein n-Substrat und 9 ein p-Gebiet. Die Zonen 10, 11, 13 und 14 sind alle n-Zonen. Mit 12 ist eine hochdotierte p-Zone bezeichnet. 15 und 16 bezeichnen Gate-Elektroden von zwei Isolierschicht-Feldeffekttransistoren. 17, 18 und 19 stellen Elektroden bzw. Anschlüsse dar, die beispielsweise aus Al ausgebildet sind. Obwohl in der Darstellung die n-Zonen 11 und 13 als identische Zonen innerhalb des Halbleitersubstrats ausgebildet sind, können diese ebenso getrennte Zonen sein. Wie aus den Figuren ersichtlich, sind bei der betrachteten Ausführungsform zwei Isolierschicht- Feldeffekttransistoren im p-Gebiet 9 ausgebildet (im folgenden soll der Feldeffekttransistor auf der linken Seite der Fig. 4A Q₁ und der Feldeffekttransistor auf der rechten Seite Q₂ genannt werden). Die n-Zonen 13 und 11, welche die Drains der entsprechenden Feldeffekttransistoren Q₁ und Q₂ bilden, sind mit dem p-Gebiet 9 elektrisch verbunden. Die n-Zone 14, die die Source des Feldeffekttransistors Q₁ darstellt, und die Gate-Elektrode 15 des Feldeffekttransistors Q₂ einerseits sowie die n-Zone 10, die Source des Feldeffekttransistors Q₂ darstellt, und die Gate-Elektrode 16 des Feldeffekttransistors Q₁ andererseits sind miteinander verbunden. Die p⁺-Zone 12 dient dazu, das p-Gebiet 9 und die n-Zonen 11, 13 über die Elektrode 17 miteinander zu verbinden. Ist der Anschluß 18 auf Masse gelegt, dann kann die n-Zone 10 so ausgebildet sein, daß sie mit wenigstens einem Teil der Substratoberfläche an der Grenze zwischen dem p-Gebiet 9 und dem n-Substrat 8 in Berührung steht, wie dies aus einer später zu beschreibenden Ausführungsform ersichtlich ist.

Ein Ersatzschaltbild des Aufbaus der Fig. 4A und 4B sieht wie in Fig. 5 dargestellt aus. In dieser Figur bezeichnet 51 eine pn-Übergangsdiode, welche aus der n-Zone 14 und dem p-Gebiet 9 aufgebaut ist, 52 eine pn-Übergangsdiode, welche aus der n-Zone 10 und dem p-Gebiet 9 aufgebaut ist, und 53 einen parasitären Transistor, welcher aus dem n-Substrat 8, dem p-Gebiet 9 und den n-Zonen 10, 14 aufgebaut ist.

Die Arbeitsweise des gerade betrachteten Aufbaus wird nun unter der Annahme beschrieben, daß der Anschluß 19 mit der Gate-Elektrode eines zu schützenden p-Kanal- Isolierschicht-Feldeffekttransistors verbunden ist, und daß der Anschluß 18 mit Masse verbunden ist. Wenn eine positive Spannung auf die Elektrode 19 gegeben wird, so wird diese der Gate-Elektrode 15 aufgeprägt, so daß der Feldeffekttransistor Q₂ einschaltet. Zwischen den Elektroden 19 und 18 ist dementsprechend nur der durch die n-Zone 14 und dem p-Gebiet 9 bestimmte np-Übergang in Rückwärtsrichtung vorgespannt. Selbst wenn durch diesen np-Übergang ein Durchbruchsstrom fließt, arbeitet der parasitäre Transistor 53, dessen Kollektor, Basis und Emitter die n-Zone 14, das p-Gebiet 9 bzw. das n-Substrat 8 sind, nicht, weshalb ein negativer Widerstand nicht auftritt, insofern als die Einschaltspannung des Feldeffekttransistors Q₂ unterhalb des eingebauten Potentials (ungefähr 0,6 V) des pn-Übergangs zwischen dem p-Gebiet 9 und dem n-Substrat 8 gehalten wird. Da die Einschaltspannung des Feldeffekttransistors Q₂ umgekehrt proportional zu seiner Kanalleitfähigkeit ist, ist es sehr einfach, obige Bedingung einzustellen. Wird eine negative Spannung an die Elektrode 19 gelegt, gelten ganz ähnliche Überlegungen, weil die gerade betrachtete Ausführungsform vollkommen symmetrisch hergestellt ist.

Fig. 6 zeigt eine Charakteristik der gerade betrachteten Ausführungsform. In der Figur bezeichnet V die an die Elektrode 19 angelegte Spannung, während I den Strom bezeichnet, der zwischen den Elektroden 19 und 18 fließt. Hierbei ist die Elektrode 18 im geerdeten Zustand. Wie sich aus der Kurve ergibt, beobachtet man selbst dann keinen negativen Widerstand, wenn der Rückwärts- bzw. Durchbruchstrom 12 mA überschreitet. Bei der Messung dieser Kurve hatten die Feldeffekttransistoren Q₁ und Q₂ ganz den gleichen Aufbau, bei welchem die Kanalbreite 0,4 mm, die Kanallänge 7 µm und die Dicke des Gate-Oxidfilms (SiO₂) 130 nm betrug.

Ein Beispiel für das Herstellungsverfahren der in den Fig. 4A und 4B gezeigten Ausführungsform der Erfindung wird nun kurz erläutert. Das p-Gebiet 9 wird ausgebildet, indem auf 125 keV beschleunigte Borionen in das n-Substrat 8 mit einer Konzentration von 3 × 10¹³ Atomen/cm² implantiert werden, worauf das sich ergebende Substrat in N₂ bei 1473 K (1200°C) 16 Stunden lang wärmebehandelt wird. Zu dieser Zeit ist die Tiefe des pn-Übergangs zwischen dem p-Gebiet 9 und dem n-Substrat 8 9 µm. Nachfolgend wird ein thermischer Oxidationsfilm, welcher 100-150 nm dick ist, als Isolationsfilm unterhalb der Gate-Elektroden 15 und 16 ausgebildet. Danach wird ein polykristalliner Si-Film in der Form der Gate-Elektroden 15 und 16 ausgebildet. Die n- Zonen 10, 11, 13 und 14 werden durch Diffusion von Phosphor mit einer Oberflächenkonzentration von 1 × 10²⁰ Atomen/cm³ und einer Tiefe von 0,8 µm ausgebildet. Zu dieser Zeit wird in ähnlicher Weise der Fremdstoff in die Gate-Elektroden 15 und 16 diffundiert. Nachfolgend wird die p-Zone 12 durch Diffusion von Bor mit einer Oberflächen-Fremdstoffkonzentration von 5 × 10¹⁹ Atomen/cm³ und einer Tiefe von 1,2 µm ausgebildet. Schließlich wird Aluminiummetall mit den notwendigen Teilen kontaktiert und verbunden. Damit erhält man den Aufbau der Fig. 4A und 4B.

Anstelle von polykristallinem Silizium kann als Material für die Gate-Elektroden auch Al, Mo, W usw. verwendet werden. Anstelle von Aluminum kann als Material für die Elektroden 17, 18 und 19 auch polykristallines Silizium oder Mo, W usw. verwendet werden. Ferner können von Phosphor und Bor verschiedene Fremdstoffe als n- und p-Dotierstoffe verwendet werden. Ferner kann die Reihenfolge der Ausbildung der n-Zonen 10, 11, 13 und 14, gefolgt von der Ausbildung der p-Zone 12, umgekehrt werden. Außerdem kann die Reihenfolge der Bildung der Gate-Elektroden 15 und 16, gefolgt von der Bildung der n-Zonen 10, 11, 13 und 14 sowie der p-Zone 12 umgekehrt werden.

Fig. 7A und 7B zeigen eine zweite Ausführungsform der Erfindung. Die nun betrachtete Ausführungsform ist derart, daß die Vorrichtungen der Ausführungsform der Fig. 4A und 4B nach zwei Seiten symmetrisch angeordnet sind. In den Fig. 7A und 7B bezeichnen die gleichen Bezugszeichen wie in den Fig. 4A und 4B die gleichen Teile. Bezugszeichen 20, Bezugszeichen 21 und 21′, Bezugszeichen 23 und 23′ und Bezugszeichen 24 bezeichnen n-Zonen. Mit 22 und 22′ sind p⁺-Zonen bezeichnet. 25 und 25′ bezeichnen Al- Elektroden. 26 und 26′ sowie 27 und 27′ stellen Gate-Elektroden aus polykristallinem Silizium dar. Bei 28 und 29 sind Anschlüsse gezeigt. Die n-Zone 20 ist in Form eines Rahmens ausgebildet, der mit der Grenze zwischen dem p-Gebiet 9 und n-Substrat 8 in Berührung steht. Dies dient dazu, das n-Substrat 8 und die n-Zone 20 elektrisch auf identischem Potential zu halten. Obwohl in der Darstellung die n-Zonen 21 und 23 und die n-Zonen 21′ und 23′ jeweils als gleiche Zonen aufgebaut sind, können sie auch als getrennte Zonen aufgebaut sein. Ferner kann die n-Zone 24 aus zwei unabhängigen Zonen bestehen. Bei dem gerade beschriebenen Aufbau ist die zu schützende Gate-Elektrode elektrisch mit dem Anschluß 29 verbunden, während der Anschluß 28 auf Masse liegt. Das Verfahren zur Herstellung des Aufbaus der gerade beschriebenen Ausführungsform kann beispielsweise ganz ähnlich demjenigen der vorangehenden Ausführungsform sein.

Das besondere Merkmal der gerade beschriebenen Ausführungsform liegt darin, daß die Obergrenze des Rückwärts- bzw. Durchbruch-Stromes, bis zu welcher der negative Widerstand nicht auftritt, doppelt so hoch wie bei der vorangehenden Ausführungsform gemacht werden kann. Da bei der ersten Ausführungsform die n-Zone 14, die die Source des einen Isolierschicht-Feldeffekttransistors bildet, in der Nähe der Grenze zwischen dem p-Gebiet 9 und dem n- Substrat 8 liegt, besteht dort die Gefahr, daß Strom von der n-Zone 14 durch eine Oberflächeninversionsschicht in das n-Substrat leckt. Im Gegensatz dazu liegt bei der gerade beschriebenen Ausführungsform die n-Zone 24, der die Sources eines Paares von Isolierschicht-Feldeffekttransistoren bildet, in der Mitte des p-Gebietes 9, so daß eine solche Gefahr in keiner Weise besteht.

Die Erfindung beschränkt sich nicht auf die vorstehenden zwei Ausführungsformen. Beispielsweise können eine Anzahl von Aufbauten der ersten oder zweiten Ausführungsform parallel innerhalb eines einzelnen Chips aufgebaut sein, wodurch sich das Auftreten des negativen Widerstands bis hinauf zu einem hohen Strom verhindern läßt. Natürlich lassen sich die gleichen Effekte auch dann erreichen, wenn man gegenüber den voranstehenden Ausführungsformen den p-Dotierstoff und den n-Dotierstoff vertauscht.

Claims (10)

1. Auf einem Halbleiterplättchen integrierte Schutzvorrichtung für einen IG-Feldeffekttransistor, wobei die Schutzvorrichtung einen ersten Anschluß (19, 29) aufweist, welcher mit der Gate-Elektrode des zu schützenden IG-Feldeffekttransistors zu verbinden ist, und einem zweiten Anschluß (18, 28), welcher mit dem Substrat (8) des Halbleiterplättchens ohmsch verbunden ist, bei welcher zwischen den beiden Anschlußklemmen zwei in Serie geschaltete Dioden (51, 52) derart angeordnet sind, daß bei Betrieb der Schutzvorrichtung die eine Diode in Sperrichtung und die andere in Durchlaßrichtung beaufschlagt ist, und die Dioden auf dem Halbleiterplättchen dadurch realisiert sind, daß ein in dem Halbleitersubstrat (8) vom ersten Leitungstyp ausgebildetes, an die eine Hauptfläche des Halbleiterplättchens angrenzendes Gebiet (9) vom zweiten Leitungstyp vorgesehen ist, welches die gemeinsame Anode bzw. Kathode der Dioden darstellt, und in diesem Gebiet zwei Zonen (10, 14, 20, 24) vom ersten Leitungstyp ausgebildet sind, welche die Kathoden bzw. Anoden der Dioden darstellen, dadurch gekennzeichnet, daß zusätzlich zu den Dioden mindestens ein Paar selbstsperrender Schutz-IG-Feldeffekttransistoren (Q₁, Q₂) vorgesehen sind, wobei bei jedem Paar die Source- (10, 14, 20, 24) und Drainzone (11, 13, 21, 23) der Schutz-IG-Feldeffekttransistoren (Q₁, Q₂) vom ersten Leitungstyp sind und in dem Gebiet (9) vom zweiten Leitungstyp ausgebildet sind und daß dabei die Sourcezone (14, 24) des ersten FETs (Q₁) eines Paares mit dem ersten Anschluß (19, 29) der Schutzvorrichtung und die Sourcezone (10, 20) des zweiten FETs (Q₂) des gleichen Paares mit dem zweiten Anschluß (18, 28), die Drainzonen (13, 11; 23, 23′, 21, 21′) des ersten und zweiten FETs eines jeden Paares mit dem Gebiet (9) des zweiten Leitungstyps und schließlich die Gate-Elektrode (16, 26, 26′) des ersten Schutz- IG-FETs (Q₁) mit dem zweiten Anschluß (18, 28) und die Gate- Elektrode (15, 27, 27′) des zweiten Schutz-IG-FETs (Q₂) mit dem ersten Anschluß (19, 29) der Schutzvorrichtung jeweils ohmsch leitend verbunden sind.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein erstes Paar von Schutz-IG-FETs (23, 24, 26; 21, 20, 27) und ein zweites Paar von Schutz-IG-FETs (23′, 24, 26′; 21′, 20, 27′) vorgesehen sind, wobei jeweils die Source-Zone (24; 20) und die Gate-Elektrode (26; 27) eines Schutz-IG-FET des ersten Paares zu der Source-Zone (24; 20) bzw. zu der Gate-Elektrode (26′; 27′) des entsprechenden Schutz-IG-FET des zweiten Paares parallel geschaltet ist (Fig. 7A).

3. Schutzvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß bei jedem Paar (Q₁, Q₂) das Substrat (8) an die Source-Zone oder die Drain-Zone des zu schützenden IG-FET angeschlossen ist.

4. Schutzvorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei jedem Paar (Q₁, Q₂) die Drain-Zone (13, 23, 23′) des ersten IG-FET (Q₁) und die Drain-Zone (11, 21, 21′) des zweiten IG-FET (Q₂) als eine einzige zusammenhängende Zone ausgebildet sind.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß bei jedem Paar (Q₁, Q₂) eine Zone (12, 22, 22′) ausgebildet ist, welche sich von der Oberfläche des Halbleitersubstrates (8) zum Gebiet (9) erstreckt und den zweiten Leitungstyp aufweist, und daß diese Zone (12, 22, 22′) und die zusammenhängende Zone (11, 13, 21, 23; 21′, 23′), die den ersten Leitungstyp aufweist, durch eine auf der Oberfläche des Halbleitersubstrates ausgebildete Elektrode (17, 25, 25′) elektrisch verbunden sind.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß bei jedem Paar (Q₁, Q₂) die Zone (12, 22, 22′) den zweiten Leitungstyp aufweist und innerhalb der zusammenhängenden Zone (11, 13, 21, 23; 21′, 23′) ausgebildet ist.

7. Vorrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß bei jedem Paar (Q₁, Q₂) eine Zone (20), die die Source-Zone des zweiten IG-FET (Q₂) ist und die in dem ersten Gebiet (9) ausgebildet ist, in einem Grenzgebiet zwischen dem Gebiet (9) und dem Halbleitersubstrat (8) ausgebildet ist, so daß sie mit wenigstens einem Teil des Substrates (8) in Berührung steht.

8. Vorrichtung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die Source-Zonen der ersten Schutz-IG-FETs (Q₁) aus einer einzelnen Zone (24) in dem Gebiet (9) gebildet sind, daß die Source-Zonen der zweiten Schutz-IG-FETs (Q₂) aus einem einzigen, zusammenhängenden Gebiet (20) an der Grenze zwischen dem Gebiet (9) und dem Halbleitersubstrat (8) gebildet sind, so daß sie die Zone (24) umgeben.

9. Vorrichtung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß die Source-Zone (24) der ersten Schutz-IG-FETs (Q₁) den ersten Leitungstyp hat.

10. Vorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der erste Leitungstyp der n-Typ ist.