DE102020204455A1 - Halbleitervorrichtung - Google Patents

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impurity
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Tomohide Terashima
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Mitsubishi Electric Corp
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Abstract

Bereitgestellt werden ein Transistor, der eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, darüber eine zweite Halbleiterschicht, einen ersten Störstellenbereich eines zweiten Leitfähigkeitstyps, der in einem oberen Schichtteil der zweiten Halbleiterschicht vorgesehen ist, einen zweiten Störstellenbereich eines ersten Leitfähigkeitstyps, der in einem oberen Schichtteil des ersten Störstellenbereichs vorgesehen ist, eine Gateelektrode, die dem ersten Störstellenbereich und der zweiten Halbleiterschicht mit einem dazwischen angeordneten Gate-Isolierfilm gegenüberliegt, und erste und zweite Hauptelektroden umfasst; ein parasitärer Transistor mit dem zweiten Störstellenbereich als Kollektor, den ersten und den zweiten Halbleiterschichten als Emitter und dem ersten Störstellenbereich als Basis; eine parasitäre Diode mit dem ersten Störstellenbereich als Anode und den ersten und den zweiten Halbleiterschichten als Kathode; und eine pn-Übergangsdiode mit dem ersten Störstellenbereich als Anode und dem zweiten Störstellenbereich als Kathode,

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung.
  • Beschreibung der Hintergrundtechnik
  • Als eine Form eines Leistungs-Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) gibt es beispielsweise einen vertikalen doppelt-diffundierten MOSFET (VDMOS), der in 1 von D. Fuoss, „Vertical DMOS Power Field Effect Transistors Optimized For High-Speed Operation“ IEDM Tech. Digest, S. 250, 1982, dargestellt ist. In einem VDMOS werden ein Störstellenbereich vom p-Typ und ein Störstellenbereich vom n-Typ mittels einer Doppeldiffusion auf einem oberen Schichtteil einer Epitaxieschicht vom n-Typ gebildet, die auf einem Substrat ausgebildet ist, das eine verhältnismäßig hohe Konzentration (n+) von Störstellen vom n-Typ enthält. Außerdem ist eine Gateelektrode so vorgesehen, dass sie den Störstellenbereich vom p-Typ und die Epitaxieschicht vom n-Typ mit einem dazwischen angeordneten Gate-Oxidfilm überspannt, ist eine Sourceelektrode mit dem Störstellenbereich vom n-Typ verbunden und ist eine Drainelektrode auf einer Hauptoberfläche des Substrats vorgesehen, die einer mit der Sourceelektrode versehenen Seite entgegengesetzt ist.
  • In einem Inverter, der konfiguriert wird, indem zwei Leistungs-MOSFETs zwischen PN-Leitungen in Reihe geschaltet werden, gibt es einen Fall, in dem eine parasitäre Diode des MOSFET als Freilaufdiode genutzt wird, um eine Operation unter einer Vorwärts- bzw. Durchlassvorspannung zu veranlassen, und eine Operation (synchrone Gleichrichtungsoperation), um ein Gate für eine bestimmte Periode im EIN-Zustand zu halten, wird im Allgemeinen ausgeführt, um eine Durchlassvorspannung (Vf) zu unterdrücken, die in der Diode erzeugt wird, und einen Energieverlust zu reduzieren. Um einen Kurzschluss (Stromversorgungs-Kurzschluss) zwischen den PN-Leitungen zu verhindern, ist es notwendig, das Gate vor und nach dieser Operation zum AUS-Zustand zurückzuführen. Daher findet die Operation unter einer Durchlassvorspannung der parasitären Diode zu einer Zeit vor und nach dieser Operation statt.
  • Wenn die parasitäre Diode in Durchlassrichtung vorgespannt ist, tritt eine Lochinjektion in die Epitaxieschicht vom n-Typ auf, und die injizierten Löcher können vorübergehend umgekehrt fließen, so dass ein Energieverlust verursacht wird, wenn die parasitäre Diode wieder zur Rückwärts- bzw. Sperrvorspannung zurückkehrt.
  • Außerdem gibt es in aus Siliziumcarbid (SiC) geschaffenen SiC-Halbleitervorrichtungen ein Problem einer bipolaren Verschlechterung, in der sich Kristalldefekte zu einer Zeit einer Rekombination von in die Epitaxieschicht vom n-Typ injizierten Löchern ausdehnen, so dass sowohl die Durchlassvorspannung (Vf) der parasitären Diode als auch ein EIN-Widerstand (Ron) des MOSFET zunehmen.
  • ZUSAMMENFASSUNG
  • Bereitgestellt wird eine Halbleitervorrichtung, die imstande ist, einen Energieverlust zu reduzieren und eine bipolare Verschlechterung zu unterdrücken.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst: einen MOS-Transistor, der mit einer ersten Halbleiterschicht eines ersten Leitfähigkeitstyps, einer zweiten Halbleiterschicht eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist und eine niedrigere Störstellenkonzentration eines ersten Leitfähigkeitstyps als diejenige der ersten Halbleiterschicht aufweist, einem ersten Störstellenbereich eines zweiten Leitfähigkeitstyps, der in einem oberen Schichtteil der zweiten Halbleiterschicht vorgesehen ist, einem zweiten Störstellenbereich eines ersten Leitfähigkeitstyps, der in einem oberen Schichtteil des ersten Störstellenbereichs vorgesehen ist, einer Gateelektrode, die so vorgesehen ist, dass sie zumindest dem ersten Störstellenbereich und der zweiten Halbleiterschicht mit einem dazwischen angeordneten Gate-Isolierfilm gegenüberliegt, einer ersten Hauptelektrode, die mit dem zweiten Störstellenbereich zumindest teilweise verbunden und so vorgesehen ist, dass sie mit dem ersten Störstellenbereich nicht in direktem Kontakt ist, und einer zweiten Hauptelektrode versehen ist, die mit einer zweiten Hauptoberfläche der ersten Halbleiterschicht auf einer Seite verbunden ist, die einer mit der ersten Hauptelektrode versehenen Seite entgegengesetzt ist; einen parasitären Transistor, der mit dem zweiten Störstellenbereich als Kollektor, der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Emitter und dem ersten Störstellenbereich als Basis konfiguriert ist; eine parasitäre Diode, die mit dem ersten Störstellenbereich als Anode und der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Kathode konfiguriert ist; und eine pn-Übergangsdiode, die mit dem ersten Störstellenbereich als Anode und dem zweiten Störstellenbereich als Kathode konfiguriert ist.
  • Gemäß der obigen Halbleitervorrichtung wird, wenn eine Spannung der zweiten Hauptelektrode niedriger als ein Schwellenwert einer Gatespannung zum EIN-Schalten des Transistors ist, der Transistor automatisch EIN-geschaltet, und ein Strom fließt durch den Transistorkanal. Daher wird eine Lochinjektion vom ersten Störstellenbereich in die zweite Halbleiterschicht unterdrückt. Dies unterdrückt ein Auftreten eines Energieverlusts aufgrund eines transienten umgekehrten Flusses der Löcher, wenn die parasitäre Diode wieder zu einer Sperrvorspannung zurückkehrt, und ermöglicht eine Unterdrückung einer bipolaren Verschlechterung im Fall einer Anwendung auf SiC-Halbleitervorrichtungen.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist ein Ersatzschaltbild eines allgemeinen VDMOS;
    • 2 bis 4 sind Diagramme, um eine Operation unter einer Durchlassvorspannung einer parasitären Diode zu erläutern, die zu einer Zeit vor und nach einer synchronen Gleichrichtungsoperation stattfindet;
    • 5 bis 7 sind Diagramme, um eine allgemeine Operation zu erläutern, wenn eine Halbleitervorrichtung als Inverter genutzt wird;
    • 8 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 9 ist eine Draufsicht, die eine Konfiguration der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 10 ist ein Ersatzschaltbild der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung;
    • 11 bis 13 sind Diagramme, um eine Operation der Halbleitervorrichtung der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zu erläutern;
    • 14 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 15 ist eine Draufsicht, die eine Konfiguration der Halbleitervorrichtung der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 16 ist ein Ersatzschaltbild der Halbleitervorrichtung der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung;
    • 17 und 18 sind Draufsichten, die eine Konfiguration der Halbleitervorrichtung der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigen;
    • 19 ist eine Ansicht, die eine Konfiguration zeigt, in der ein externer Widerstand in der Halbleitervorrichtung der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung hinzugefügt ist;
    • 20 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer dritten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 21 ist ein Ersatzschaltbild der Halbleitervorrichtung der dritten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung;
    • 22 bis 24 sind Draufsichten, die eine Konfiguration der Halbleitervorrichtung der dritten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigen;
    • 25 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer vierten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 26 ist ein Ersatzschaltbild der Halbleitervorrichtung der vierten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung;
    • 27 ist eine Querschnittsansicht, die eine andere Konfiguration der Halbleitervorrichtung der vierten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 28 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer fünften bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 29 ist ein Ersatzschaltbild der Halbleitervorrichtung der fünften bevorzugten Ausführungsform gemäß der vorliegenden Erfindung;
    • 30 ist eine Ansicht, die eine Konfiguration zeigt, in der eine externe Spannungsklemmdiode in der Halbleitervorrichtung der fünften bevorzugten Ausführungsform gemäß der vorliegenden Erfindung hinzugefügt ist;
    • 31 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer sechsten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 32 ist ein Ersatzschaltbild der Halbleitervorrichtung der sechsten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung;
    • 33 ist eine Ansicht, die eine Konfiguration zeigt, in der eine externe Diode in der Halbleitervorrichtung der sechsten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung hinzugefügt ist;
    • 34 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer siebten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 35 ist ein Ersatzschaltbild der Halbleitervorrichtung der siebten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung;
    • 36 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer achten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 37 ist ein Ersatzschaltbild der Halbleitervorrichtung der achten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung;
    • 38 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer neunten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt; und
    • 39 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung einer zehnten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • <Einführung>
  • Vor den Beschreibungen bevorzugter Ausführungsformen wird unter Bezugnahme auf 1 bis 4 eine Operation eines VDMOS beschrieben. 1 ist ein Ersatzschaltbild eines allgemeinen VDMOS. Wie in 1 gezeigt ist, gibt es einen parasitären npn-Transistor PT (parasitären Transistor) zwischen einem Drainanschluss DT und einem Sourceanschluss ST eines MOS-Transistors M1. Eine Basiselektrode des parasitären pnp-Transistors PT ist mit einem Back-Gate des MOS-Transistors M1 verbunden. Ferner gibt es zwischen dem Back-Gate des MOS-Transistors M1 und dem Drainanschluss DT eine parasitäre Diode PD.
  • Spannungen des Drainanschlusses DT, des Sourceanschlusses ST und eines Gateanschlusses GT sind hier eine Drainspannung Vd, eine Sourcespannung Vs bzw. eine Gatespannung Vg, und eine Spannung des Back-Gate ist eine Back-Gatespannung Vbg.
  • Man beachte, dass im Folgenden eine Beschreibung gegeben wird, wobei der Sourceanschluss ST als Referenzpotential genutzt wird.
  • Als Nächstes wird unter Bezugnahme auf 2 bis 4 eine Operation unter einer Durchlassvorspannung einer parasitären Diode beschrieben, die vor und nach einem synchronen Gleichrichtungsoperation zum Verhindern eines Stromversorgungs-Kurzschlusses aufgrund der synchronen Gleichrichtungsoperation stattfindet.
  • In 2 sind die Gatespannung Vg und die Sourcespannung Vs 0 V, ist die Drainspannung Vd +V, und der MOS-Transistor M1 ist im AUS-Zustand. Wenn sich die Drainspannung Vd zu einer negativen Seite ändert und den Zustand von 3 herbeiführt, wird hier die Drainspannung durch die Durchlassvorspannung Vf der parasitären Diode PD auf -Vf geklemmt, und durch die parasitäre Diode PD fließt ein Strom. Während dieser Periode arbeitet die parasitäre Diode PD als Freilaufdiode.
  • Wie in 4 gezeigt ist, wird als Nächstes, wenn eine positive Vorspannung an den Gateanschluss GT angelegt wird, der MOS-Transistor M1 EIN-geschaltet, kehrt die Drainspannung Vd von -Vf zu etwa 0 V zurück, wenn der EIN-Widerstand des MOS-Transistors M1 ausreichend niedrig ist, und fließt ein Strom durch den MOS-Transistor M1 in einem Zustand mit niedrigerem Widerstand. Dieser Zustand ist ein Zustand, in dem eine synchrone Gleichrichtungsoperation durchgeführt wird.
  • Um von hier zum Zustand von 2 zu wechseln, wird das Gate einmal AUS-geschaltet, um zum Zustand von 3 zurückzukehren und dann zum Zustand von 2 zurückzukehren. Da die parasitäre Diode PD im Zustand von 3 in Durchlassrichtung vorgespannt ist, werden jedoch Löcher in eine Epitaxieschicht vom n-Typ (erster Leitfähigkeitstyp) injiziert. Die injizierten Löcher fließen dann vorübergehend umgekehrt, wenn der Zustand in den Zustand von 2 wechselt, und die parasitäre Diode PD kehrt wieder zur Sperrvorspannung zurück, was einen Energieverlust bewirkt. Ferner tritt in einem Fall, in dem ein parasitärer Widerstand zwischen der Source und dem Back-Gate vorliegt, eine Sperrvorspannung zwischen einem Emitter und einer Basis des parasitären npn-Transistors PT durch einen Strom aufgrund des umgekehrten Flusses der Löcher auf, und der parasitäre npn-Transistor PT wird EIN-geschaltet.
  • Im Zustand von 2 ist der MOS-Transistor M1 ursprünglich im AUS-Zustand. Wenn eine Vielzahl von MOS-Transistoren M1 in Reihe geschaltet ist, um einen Inverter zu bilden, tritt jedoch ein Stromversorgungs-Kurzschluss auf, wenn der parasitäre npn-Transistor PT EIN-geschaltet wird, und eine höhere Spannung als eine Durchbruchspannung kann an den MOS-Transistor M1 angelegt werden, was zu einem dielektrischen Durchbruch führen kann.
  • Im Folgenden wird unter Bezugnahme auf 5 bis 7 eine allgemeine Operation, wenn ein MOS-Transistor als Inverter genutzt wird, beschrieben, und eine Ursache des oben beschriebenen dielektrischen Durchbruchs wird beschrieben.
  • Eine Ersatzschaltung eines herkömmlichen MOS-Transistors hat die in 1 gezeigte Konfiguration und weist eine parasitäre Diode auf. Beispielsweise sind hier als eine Ansteuerungsschaltung für einen Motor, wie in 5 gezeigt ist, MOS-Transistoren Q1 und Q2 zwischen einem Leistungsanschluss VT und einer Masse GND in Reihe geschaltet, um eine Eingabe/Abgabe eines Stroms an einen Ausgangsanschluss OT zu steuern. Man beachte, dass 5 bis 7 parasitäre Dioden D1 und D2 zeigen, die als Freilaufdioden genutzt werden sollen, während der Zweckmäßigkeit halber der parasitäre npn-Transistor weggelassen ist.
  • 5 zeigt einen Zustand, in dem der MOS-Transistor Q2 auf der Seite hohen Potentials EIN ist und über den MOS-Transistor Q2 vom Ausgangsanschluss OT ein Strom I abgegeben wird.
  • Da der Motor angesteuert wird, soll eine (nicht dargestellte) Spule mit dem Ausgangsanschluss OT verbunden sein. Beispielsweise wird dann in dem Moment, in dem der MOS-Transistor Q2 auf der Seite hohen Potentials vom EIN-Zustand aus AUS-geschaltet wird, der Strom I durch eine Induktivitätskomponente (L-Komponente) der Spule aufrechterhalten, und, wie in 6 gezeigt ist, ist die parasitäre Diode D1 des MOS-Transistors Q1 auf der Seite niedrigen Potentials in Durchlassrichtung vorgespannt, um den Strom I fließen zu lassen. In diesem Fall wird der Ausgangsanschluss OT durch die Durchlassvorspannung Vf der Diode eine negative Vorspannung (-Vf), und eine Drainspannung des MOS-Transistors Q1 wird niedriger als die Sourcespannung.
  • Wenn der MOS-Transistor Q1 EIN-geschaltet wird, fließt hier der Strom I durch den MOS-Transistor Q1 in einer einer normalen Richtung entgegengesetzten Richtung, wie in 7 gezeigt ist. Falls der EIN-Widerstand des MOS-Transistors Q1 klein ist, ändert sich die Spannung des Ausgangsanschlusses OT von -Vf zu etwa 0 V, und der Verlust wird weiter gesenkt. Diese Operation ist die synchrone Gleichrichtungsoperation. Wenn die oberen und unteren MOS-Transistoren Q1 und Q2 gleichzeitig EIN-geschaltet werden, fließt ein Strom vom Leistungsanschluss VT zur Masse GND, so dass ein Stromversorgungs-Kurzschluss herbeigeführt wird, der zu einem dielektrischen Durchbruch führt. Daher ist jedes Mal, wenn ein Umschalten durchgeführt wird, ein Zustand, in dem sowohl der obere als auch der untere MOS-Transistor AUS sind, erforderlich.
  • Auf diese Weise liegt in der Operation des Inverters, der den Motor ansteuert, der Zustand von 6, in dem die Drain ein niedrigeres Potential als die Source des MOS-Transistors aufweist, immer vor, und ein Strom muss zu dieser Zeit fließen, und die Operation unter einer Durchlassvorspannung der parasitären Diode wird typischerweise genutzt. Wenn eine parasitäre Diode als Freilaufdiode genutzt wird, tritt jedoch ein Energieverlust auf, wenn die parasitäre Diode zu einer Sperrvorspannung zurückkehrt, nachdem die parasitäre Diode in Durchlassrichtung vorgespannt ist. In SiC-Halbleitervorrichtungen besteht ferner ein Problem einer bipolaren Verschlechterung, bei der sich Kristalldefekte zu einer Zeit einer Rekombination der Löcher ausdehnen, so das sowohl die Durchlassvorspannung der parasitären Diode als auch der EIN-Widerstand des MOSFET zunehmen.
  • Der Erfinder erkannte das Problem in der Verwendung einer parasitären Diode als Freilaufdiode und gelangte zu der technischen Idee, einen Fluss eines Freilaufstroms ohne Verwendung einer parasitären Diode zu ermöglichen.
  • <Erste bevorzugte Ausführungsform>
  • <Vorrichtungskonfiguration>
  • 8 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 100 einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Wie in 8 gezeigt ist, ist in der Halbleitervorrichtung 100 auf einer Hauptoberfläche (ersten Hauptoberfläche) eines Substrats 1 (erste Halbleiterschicht) eines n-Typs (ersten Leitfähigkeitstyps), das eine verhältnismäßig hohe Konzentration (n+) von Störstellen vom n-Typ enthält, eine Epitaxieschicht 2 (zweite Halbleiterschicht) eines n-Typs ausgebildet, die eine niedrigere Konzentration (n-) von Störstellen vom n-Typ als diejenige des Substrats 1 enthält, und ein Störstellenbereich 3a (erster Störstellenbereich) eines p-Typs (zweiten Leitfähigkeitstyps) ist in einem oberen Schichtteil der Epitaxieschicht 2 ausgebildet. Ferner ist ein Störstellenbereich 4 (zweiter Störstellenbereich) eines n-Typs in einem oberen Schichtteil des Störstellenbereichs 3a ausgebildet. Außerdem ist eine Gateelektrode 5 so vorgesehen, dass sie den Störstellenbereich 3a und die Epitaxieschicht 2 mit einem dazwischen angeordneten Gate-Isolierfilm OX überspannt, und eine Sourceelektrode 6 (erste Hauptelektrode) ist auf dem Störstellenbereich 4 verbunden. Auf einer anderen Hauptoberfläche (zweiten Hauptoberfläche) des Substrats 1, die einer mit der Sourceelektrode 6 versehenen Seite entgegengesetzt ist, ist eine Drainelektrode 7 (zweite Hauptelektrode) vorgesehen.
  • 9 ist ein Beispiel einer Draufsicht, wenn die Halbleitervorrichtung 100 von der Seite der Sourceelektrode 6 aus betrachtet wird, und die Gateelektrode 5 ist der Zweckmäßigkeit halber weggelassen. Man beachte, dass 9 eine Draufsicht in einem Fall ist, in dem die Sourceelektrode 6 und der Störstellenbereich 4 in einer Streifenform ausgebildet sind; aber die Form in Draufsicht der Sourceelektrode 6 und des Störstellenbereichs 4 ist nicht auf diese beschränkt.
  • 10 ist ein Ersatzschaltbild der Halbleitervorrichtung 100. Wie in 10 gezeigt ist, gibt es parallel zu einem MOS-Transistor zwischen einem Drainanschluss DT und einem Sourceanschluss ST der Halbleitervorrichtung 100 einen parasitären npn-Transistor PT. Eine Basis des parasitären npn-Transistors PT ist mit einem Back-Gate des MOS-Transistors verbunden. Ferner gibt es eine parasitäre Diode PD zwischen dem Back-Gate des MOS-Transistors und dem Drainanschluss DT, und es gibt eine pn-Übergangsdiode PND zwischen dem Back-Gate und dem Sourceanschluss ST.
  • Spannungen des Drainanschlusses DT, des Sourceanschlusses ST und eines Gateanschlusses GT sind hier eine Drainspannung Vd, eine Sourcespannung Vs bzw. eine Gatespannung Vg, und eine Spannung des Back-Gate ist eine Back-Gatespannung Vbg.
  • In der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform ist die Sourceelektrode 6 ausschließlich in Kontakt mit dem Störstellenbereich 4, das heißt, einem Sourcebereich, geschaffen, und die pn-Übergangsdiode PND mittels eines pn-Übergangs zwischen dem Störstellenbereich 4 und dem Störstellenbereich 3a kann erhalten werden.
  • Obgleich der parasitäre npn-Transistor PT arbeiten kann, da die Basis und ein Emitter des parasitären npn-Transistors PT, das heißt, der Störstellenbereich 3a und der Störstellenbereich 4, nicht kurzgeschlossen sind, kann hingegen die Operation des parasitären npn-Transistors unterdrückt werden, da eine Lebensdauer des Störstellenbereichs 3a so verkürzt wird, dass Ic/le 1/1000 oder weniger (Ic/le ≤ 1/1000) in einem Emitterstrom le und einem Kollektorstrom Ic des parasitären npn-Transistors beträgt.
  • Im Fall einer aus Silizium (Si) geschaffenen Si-Halbleitervorrichtung schließt ein Beispiel einer Lebensdauersteuerung eine Ausbildung von Defekten in einem Kristall mittels Platindiffusion, Golddiffusion, Bestrahlung mit Elektronenstrahlen, Protonenbestrahlung, Heliumbestrahlung und dergleichen auf den Störstellenbereich 3a ein.
  • Platin und Gold selbst verbleiben in Si, so dass es ein Energieniveau gibt, das eine effiziente Rekombination von Elektronen und Löchern ermöglicht. Platin oder Gold wird daher im Allgemeinen dünn auf die Si-Oberfläche gesputtert und lässt man bei 800 bis 900°C in Si diffundieren.
  • Elektronen, Protonen und Helium selbst verbleiben nicht in Si, werden aber mit hoher Energie in Si implantiert, um eine Schädigung (Defekt) im Si-Kristall mit einer bestimmten Rate auszubilden, wenn sie in Si stoppen. Das Energieniveau dieses Defekts dient dazu, eine Rekombination von Elektronen und Löchern herbeizuführen.
  • Im Fall einer SiC-Halbleitervorrichtung kann überdies eine Ic/le ≤ 1/1000 erfüllende Lebensdauer mittels Ausbilden des Störstellenbereichs 3a erhalten werden, indem Aluminium (AI) mit einer Dosis von 1 × 1013 bis 1 × 1014 cm-2 implantiert und ein Ausheilen zur Aktivierung bei 1600 bis 1800°C durchgeführt wird.
  • Das Ausheilen zur Aktivierung ist eine Bearbeitung, um einen mittels Ionenimplantation eingebrachten Dotierstoff elektrisch zu aktivieren, und ein Heizen mittels Hochfrequenzinduktion, ein Heizen mittels Infrarotlampen, eine Elektronenstoßheizung oder dergleichen wird zum Heizen genutzt.
  • Man beachte, dass ein Bereich mit kurzer Lebensdauer im Störstellenbereich 3a im Störstellenbereich 3a teilweise ausgebildet werden kann oder im gesamten Störstellenbereich 3a ausgebildet werden kann.
  • <Operation>
  • Als Nächstes wird unter Bezugnahme auf 11 bis 13 eine Operation der Halbleitervorrichtung 100 beschrieben. Man beachte, dass in 11 bis 13 der Zweckmäßigkeit halber der parasitäre npn-Transistor weggelassen ist.
  • In 11 sind die Gatespannung Vg und die Sourcespannung Vs 0 V, ist die Drainspannung Vd +V, und der MOS-Transistor in der Halbleitervorrichtung 100 ist im AUS-Zustand. Hier gibt es eine Übergangskapazität a zwischen dem Back-Gate und dem Drainanschluss DT, gibt es eine Übergangskapazität b zwischen dem Back-Gate und dem Sourceanschluss ST, und die Übergangskapazität a und die Übergangskapazität b sind zwischen dem Drainanschluss DT und den Sourceanschluss ST in Reihe geschaltet. 11 zeigt zusätzlich eine Reihenschaltung der Übergangskapazität a und der Übergangskapazität b.
  • Falls die Drainspannung Vd zur negativen Seite wechselt und sich die Drainspannung Vd in Richtung einer Anlegung einer Durchlassvorspannung an die parasitäre Diode PD ändert, ändert sich hier eine Spannung jedes Teils von in 11 wie gezeigt zu 12, und die Drainspannung Vd nimmt von 11 zu 12 ab. Die Übergangskapazität a und die Übergangskapazität b sind jedoch in Reihe geschaltet, und in der Übergangskapazität a akkumulierte Ladungen bewegen sich zur Übergangskapazität b, während eine Potentialdifferenz der Übergangskapazität a abnimmt. Daher nimmt auch die Back-Gatespannung Vbg ab.
  • 12 zeigt einen Zustand, in dem die Gatespannung Vg und die Sourcespannung Vs 0 V sind, die Drainspannung Vd -V ist und die Back-Gatespannung Vbg -a ist. Bis die Übergangskapazität a zu einer Durchlassvorspannung wechselt, ist eine Beziehung der folgenden Gleichung (1) eingerichtet. α ≥ V
    Figure DE102020204455A1_0001
  • In 12 ist ein relatives Potential des Drainanschlusses DT α - V, ist ein relatives Potential des Back-Gate 0 V und ist ein relatives Potential des Gateanschlusses GT und des Sourceanschlusses ST a.
  • Vom relativen Potential jedes Teils wird, wenn ein Koeffizient eines Back-Gate-Vorspannungseffekts β (0 < β ≤ 1) ist und ein Schwellenwert der Gatespannung zum EIN-Schalten des MOS-Transistors Vth ist, der MOS-Transistor EIN-geschaltet, wenn die folgende Gleichung (2) erfüllt ist, und ein Strom fließt vom Sourceanschluss ST in einer einer normalen Richtung entgegengesetzten Richtung zum Drainanschluss DT. α ≥ Vth + β ( α − V )
    Figure DE102020204455A1_0002
  • Danach kann eine Bedingung einer Spannung V zum EIN-Schalten des MOS-Transistors durch die folgende Gleichung (3) ausgedrückt werden. V ≥ { Vth − α ( 1 − β ) / β }
    Figure DE102020204455A1_0003
  • Hier ist die Bedingung umso schwerwiegender, je kleiner der zweite Term auf der rechten Seite von Gleichung (3) ist. Wenn α unter Verwendung von Gleichung (1) durch V ersetzt wird, kann sie daher durch die folgende Gleichung (4) ausgedrückt werden. V ≥ Vth
    Figure DE102020204455A1_0004
  • Folglich kann aus Gleichung (1) α durch Gleichung (5) unten ausgedrückt werden. α ≥ Vth
    Figure DE102020204455A1_0005
  • Wie oben beschrieben wurde, wird, wenn die Drainspannung Vd niedriger als -Vth wird, der MOS-Transistor automatisch EIN-geschaltet, und ein Strom fließt durch einen Kanal der Halbleitervorrichtung 100. Daher wird eine Lochinjektion vom Störstellenbereich 3a zur Epitaxieschicht 2 verglichen mit einem Fall unterdrückt, in dem die parasitäre Diode PD in Durchlassrichtung vorgespannt ist, um einen Strom fließen zu lassen.
  • Um eine Übergangs-Durchbruchspannung der pn-Übergangsdiode PND zu verbessern, ist es vorstellbar, die Konzentration des Störstellenbereichs 3a zu senken und den Störstellenbereich 3a tiefer auszubilden, so dass eine sich in Richtung des Inneren des Störstellenbereichs 3a ausdehnende Verarmungsschicht in einem eine Durchbruchspannung haltenden Zustand den Störstellenbereich 4 vom pn-Übergang zwischen dem Störstellenbereich 3a und der Epitaxieschicht 2 aus nicht erreicht, oder die Halbleitervorrichtung 100 mit einem Halbleiter mit breiter Bandlücke wie etwa SiC zu konfigurieren.
  • Man beachte, dass, wenn vom Zustand von 12 aus eine Spannung so angelegt wird, dass die Drainspannung Vd eine positive Vorspannung wird, eine Operation veranlasst wird, in welcher die Übergangskapazität a mit der Übergangskapazität b der pn-Übergangsdiode PND geladen wird. Wie in 13 gezeigt ist, nimmt dann die Back-Gatespannung Vbg bis zur Durchlassvorspannung Vf der parasitären Diode PD zu, und der Schwellenwert Vth nimmt als umgekehrter Back-Gate-Vorspannungseffekt ab.
  • Wie oben beschrieben wurde, wird in der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform, indem die Übergangs-Durchbruchspannung der pn-Übergangsdiode PND auf Vth oder höher festgelegt wird, der MOS-Transistor automatisch EIN-geschaltet, wenn die Drainspannung Vd niedriger als -Vth wird, und ein Strom fließt durch den Kanal der Halbleitervorrichtung 100. Daher wird eine Lochinjektion vom Störstellenbereich 3a in die Epitaxieschicht 2 unterdrückt. Dies unterdrückt ein Auftreten eines Energieverlusts aufgrund eines transienten umgekehrten Flusses der Löcher, wenn der MOS-Transistor in den Zustand von 11 wechselt und die parasitäre Diode PD wieder zu einer Sperrvorspannung zurückkehrt. Sogar in einem Fall, in dem es einen parasitären Widerstand zwischen der Source und dem Back-Gate gibt, wird ferner keine Durchlassvorspannung zwischen dem Emitter und der Basis des parasitären npn-Transistors PT erzeugt, und der parasitäre npn-Transistor PT ist nicht EIN zu schalten. Dies unterdrückt ein EIN-Schalten des parasitären pnp-Transistors PT, und ein Auftreten eines Stromversorgungs-Kurzschlusses kann vermieden werden, falls die Halbleitervorrichtung 100 einen Inverter bildet.
  • <Zweite bevorzugte Ausführungsform>
  • 14 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 100A einer zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in 14 gezeigt ist, gibt es in der Halbleitervorrichtung 100A einen Bereich, wo ein Störstellenbereich 4 in einem unteren Teil einer Sourceelektrode 6 teilweise nicht vorgesehen ist. In diesem Bereich gibt es einen Störstellenbereich 3a, und die Sourceelektrode 6 ist mit dem Störstellenbereich 3a in direktem Kontakt. Man beachte, dass in 14 die gleichen Komponenten wie jene der unter Bezugnahme auf 8 beschriebenen Halbleitervorrichtung 100 mit den gleichen Bezugszeichen bezeichnet sind und eine redundante Beschreibung weggelassen wird.
  • 15 ist ein Beispiel einer Draufsicht, wenn die Halbleitervorrichtung 100A von der Seite der Sourceelektrode 6 aus betrachtet wird, in der eine Gateelektrode 5 und die Sourceelektrode 6 der Zweckmäßigkeit halber weggelassen sind und eine Kontur der Sourceelektrode 6 durch eine gestrichelte Linie angegeben ist. Die Pfeil-Querschnittsansicht, die entlang einer Linie A-A in 15 genommen ist, entspricht 8, und die Pfeil-Querschnittsansicht, die entlang B-B genommen ist, entspricht 14.
  • In der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform wurde, wie in 11 gezeigt ist, beschrieben, dass die Back-Gatespannung Vbg abnimmt, da die Übergangskapazität a und die Übergangskapazität b in Reihe geschaltet sind, die Drainspannung Vd abnimmt und in der Übergangskapazität a akkumulierte Ladungen sich zur Übergangskapazität b bewegen, während die Potentialdifferenz der Übergangskapazität a abnimmt.
  • Falls jedoch das Potential des Störstellenbereichs 3a, das heißt, die Back-Gatespannung Vbg, in Bezug auf den Störstellenbereich 4 zu niedrig wird, nimmt der effektive Schwellenwert Vth aufgrund des Back-Gate-Vorspannungseffekts zu, und es besteht eine Möglichkeit einer Verschlechterung des Gate-Isolierfilms OX und eines dielektrischen Durchbruchs, wenn eine Gatespannung Vg, die gleich einem standardmäßigen oberen Grenzwert oder höher ist, angelegt wird, um den MOS-Transistor in diesem Zustand EIN zu schalten.
  • Im Gegensatz dazu bewirkt eine Zunahme des Potentials des Störstellenbereichs 3a eine Durchlassvorspannung für die pn-Übergangsdiode PND, die den Strom des MOS-Transistors erhöht. Diese Durchlassvorspannung wird begrenzt, indem sie durch die Durchlassvorspannung Vf der pn-Übergangsdiode PND geklemmt wird; aber der effektive Schwellenwert Vth wird durch den umgekehrten Back-Gate-Vorspannungseffekt gesenkt.
  • Folglich nimmt, falls die Back-Gatespannung Vbg zu hoch wird, der Strom im EIN-Zustand mehr als notwendig zu, nimmt eine zulässige Zeit zu einer Zeit eines Stromversorgungs-Kurzschlusses ab, und es besteht eine Möglichkeit, dass eine instabile Operation des MOS-Transistors aufgrund einer durch Fluktuation der Back-Gatespannung Vbg hervorgerufenen Stromänderung verursacht wird.
  • Dementsprechend wird in der Halbleitervorrichtung 100A der zweiten bevorzugten Ausführungsform eine Konfiguration übernommen, in der anstelle der pn-Übergangsdiode PND ein Widerstand hinzugefügt ist, um die oben beschriebene Fluktuation der Back-Gatespannung Vbg zu unterdrücken.
  • 16 ist ein Ersatzschaltbild der Halbleitervorrichtung 100A. Wie in 16 gezeigt ist, ist anstelle der pn-Übergangsdiode PND zwischen einem Back-Gate eines MOS-Transistors und einem Sourceanschluss ST ein Kontaktwiderstand CR hinzugefügt. Das heißt, wie in 14 gezeigt ist, ist ein Bereich ausgebildet, wo der Störstellenbereich 4 im unteren Teil der Sourceelektrode 6 teilweise nicht vorgesehen ist. In diesem Bereich ist ein verbindender Teil vorgesehen, in welchem die Sourceelektrode 6 mit dem Störstellenbereich 3a in direktem Kontakt ist. Infolgedessen ist anstelle der pn-Übergangsdiode PND ein Kontaktwiderstand zwischen der Sourceelektrode 6 und dem Störstellenbereich 3a in dem verbindenden Teil hinzugefügt.
  • Indem man solch eine Konfiguration übernimmt, ist es möglich, eine übermäßige Abnahme und übermäßige Zunahme einer Back-Gatespannung Vbg zu unterdrücken, eine Verschlechterung eines Gate-Isolierfilms OX und einen dielektrischen Durchbruch zu vermeiden und eine instabile Operation des MOS-Transistors zu unterdrücken und eine zulässige Zeit zu einer Zeit eines Stromversorgungs-Kurzschlusses aufgrund einer durch Fluktuation der Back-Gatespannung Vbg hervorgerufenen Stromänderung zu verringern.
  • Man beachte, dass in 15 der Bereich teilweise vorgesehen ist, wo der Störstellenbereich 4 in einem Fall nicht vorgesehen ist, in dem die Sourceelektrode 6 und der Störstellenbereich 4 in einer Streifenform ausgebildet sind. Die Form in Draufsicht der Sourceelektrode 6 und des Störstellenbereichs 4 ist jedoch nicht auf diese beschränkt. Beispielsweise kann, wie in 17 gezeigt ist, eine Zellenstruktur mit quadratischem Muster übernommen werden, in der die Sourceelektrode 6 und der Störstellenbereich 4 eine viereckige Form in Draufsicht aufweisen, oder eine Konfiguration, in der teilweise nicht mit dem Störstellenbereich 4 versehene Zellen und andere Zellen in einer Konfiguration angeordnet sind, in der eine Vielzahl von Zellen mit quadratischem Muster wie in 18 gezeigt kombiniert ist, kann übernommen werden.
  • Wie in 19 gezeigt ist, kann ferner eine Konfiguration übernommen werden, in der ein Pad CP in direktem Kontakt mit dem Störstellenbereich 3a als Back-Gate auf einem Teil eines Substrats 1 vorgesehen ist und ein externer Widerstand ER zwischen der auf dem Störstellenbereich 4 vorgesehenen Sourceelektrode 6 und dem Pad CP angeordnet ist. Als der externe Widerstand ER kann beispielsweise Polysilizium verwendet werden, dessen Störstellenkonzentration eingestellt wird, um einen vorbestimmten Widerstandswert zu erhalten.
  • Man beachte, dass in 15, 17 und 18 beschrieben wurde, dass der Störstellenbereich 3a in dem Bereich vorliegt, wo der Störstellenbereich 4 nicht vorgesehen ist. Jedoch kann auf einer Oberfläche des Störstellenbereichs 3a ein Störstellenbereich vom p-Typ mit einer höheren Störstellenkonzentration vorgesehen werden, um einen ohmschen Kontaktwiderstand zwischen der Sourceelektrode 6 und dem Pad CP zu verbessern.
  • <Dritte bevorzugte Ausführungsform>
  • 20 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 100B einer dritten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in 20 gezeigt ist, hat die Halbleitervorrichtung 100B eine Konfiguration, in der eine Sourceelektrode 61 mittels einer Schottky-Elektrode konfiguriert ist, die einen Schottky-Übergang mit einem Störstellenbereich 3a ausbildet, und die Sourceelektrode 61 mit dem Störstellenbereich 3a in direktem Kontakt ist.
  • 21 ist ein Ersatzschaltbild der Halbleitervorrichtung 100B. Wie in 21 gezeigt ist, ist eine Schottky-Diode SD zwischen einem Back-Gate eines MOS-Transistors und einem Sourceanschluss ST ausgebildet. In diesem Fall ist der Störstellenbereich 3a ein Halbleiterbreich vom p-Typ und dient somit als Anode, und die Sourceelektrode 61 dient als Kathode.
  • Da eine Durchlassvorspannung Vf der Schottky-Diode niedriger als eine Durchlassvorspannung Vf einer pn-Diode ist, kann eine Zunahme einer Back-Gatespannung Vbg durch die Durchlassvorspannung Vf der Schottky-Diode SD geklemmt werden. Man beachte, dass die Durchlassvorspannung Vf der Schottky-Diode etwa die halbe bis zwei Drittel der Durchlassvorspannung Vf der pn-Übergangsdiode ist.
  • Dies kann eine Zunahme der Back-Gatespannung Vbg unterdrücken und eine instabile Operation des MOS-Transistors und eine Abnahme einer zulässigen Zeit zu einer Zeit eines Stromversorgungs-Kurzschlusses aufgrund einer durch Fluktuation der Back-Gatespannung Vbg hervorgerufenen Stromänderung unterdrücken.
  • Man beachte, dass, wenn eine Drainspannung Vd niedriger als -Vth wird, der MOS-Transistor automatisch EIN-geschaltet wird und ein Strom durch einen Kanal der Halbleitervorrichtung 100B fließt. Daher wird eine Lochinjektion von dem Störstellenbereich 3a in eine Epitaxieschicht 2 verglichen mit einem Fall unterdrückt, in dem eine parasitäre Diode PD in Durchlassrichtung vorgespannt ist, um einen Strom fließen zu lassen.
  • Ferner wird eine Lebensdauer des Störstellenbereichs 3a so verkürzt, dass Ic/le 1/1000 oder weniger (Ic/le ≤ 1/1000) in einem Emitterstrom le und einem Kollektorstrom Ic eines parasitären npn-Transistors beträgt, um eine Operation des parasitären npn-Transistors zu unterdrücken. Man beachte, dass es möglich ist, als die Sourceelektrode 61 jedes beliebige Elektrodenmaterial zu nutzen, das bei der Herstellung von Halbleitervorrichtungen verwendet wird, wie etwa Al-Si, Al-Si-Cu (Kupfer), Al-Cu und W (Wolfram), solange auf einer Oberfläche des Störstellenbereichs 3a ein Silizid von Titan (Ti) gebildet wird. Man beachte, dass die Sourceelektrode 6 der ersten und zweiten bevorzugten Ausführungsformen ebenfalls aus Al-Si, Al-Si-Cu, Al-Cu und W gebildet werden kann.
  • 22 ist ein Beispiel einer Draufsicht, wenn die Halbleitervorrichtung 100B von der Seite der Sourceelektrode 61 aus betrachtet wird, in der eine Gateelektrode 5 und die Sourceelektrode 61 der Zweckmäßigkeit halber weggelassen sind und eine Kontur der Sourceelektrode 61 durch eine gestrichelte Linie angegeben ist. Wie in 22 gezeigt ist, sind die Sourceelektrode 61 und ein Störstellenbereich 4 in Streifenform ausgebildet, und die Sourceelektrode 61 ist in einem Teilbereich, wo der Störstellenbereich 4 nicht vorgesehen ist, mit dem streifenförmigen Störstellenbereich 3a in direktem Kontakt.
  • Man beachte, dass die Form in Draufsicht der Sourceelektrode 61, des Störstellenbereichs 4 und des Störstellenbereichs 3a nicht auf diese beschränkt ist. Beispielsweise kann, wie in 23 gezeigt ist, eine Zellenstruktur mit quadratischem Muster übernommen werden, worin die Sourceelektrode 61, der Störstellenbereich 4 und der Störstellenbereich 3a eine viereckige Form in Draufsicht aufweisen, oder eine Konfiguration, in der mit dem Störstellenbereich 4 teilweise nicht versehene Zellen und andere Zellen in einer Konfiguration angeordnet sind, in der eine Vielzahl von Zellen mit quadratischem Muster wie in 24 gezeigt kombiniert ist, kann übernommen werden.
  • Ferner gibt es auch ein Verfahren, um anstelle des in 19 gezeigten externen Widerstands ER eine externe Schottky-Diode bereitzustellen. In diesem Fall kann ein Pad in direktem Kontakt mit dem Störstellenbereich 3a als Back-Gate auf einem Teil eines Substrats 1 vorgesehen werden, und eine Schottky-Diode kann zwischen dem Pad und der Sourceelektrode angeordnet werden.
  • <Vierte bevorzugte Ausführungsform>
  • 25 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 100C einer vierten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in 25 gezeigt ist, gibt es in der Halbleitervorrichtung 100C einen Bereich, wo ein Störstellenbereich 4 in einem unteren Teil einer Sourceelektrode 6 teilweise nicht vorgesehen ist. In diesem Bereich gibt es einen Störstellenbereich 3a, und auf dem Störstellenbereich 3a ist eine Schicht 9 mit schmaler Bandlücke vorgesehen, die aus einem Material mit einer schmaleren Bandlücke als derjenigen des Störstellenbereichs 3a gebildet ist und eine Störstelle vom n-Typ enthält. Indes ist eine Störstellenkonzentration der Störstellen vom n-Typ in der Schicht 9 mit schmaler Bandlücke wünschenswerterweise höher als diejenige in dem Störstellenbereich 4. Die Sourceelektrode 6 ist dann in Kontakt mit der Schicht 9 mit schmaler Bandlücke und in Kontakt mit dem Störstellenbereich 4 vorgesehen. Man beachte, dass die Sourceelektrode 6 mit dem Störstellenbereich 4 nicht in Kontakt sein kann, solange die Schicht 9 mit schmaler Bandlücke in Kontakt mit dem Störstellenbereich 4 vorgesehen ist.
  • 26 ist ein Ersatzschaltbild der Halbleitervorrichtung 100C. Wie in 26 gezeigt ist, ist zwischen einem Back-Gate eines MOS-Transistors und einem Sourceanschluss ST eine Diode mit niedriger Durchlassvorspannung ausgebildet. Die Diode LD mit niedriger Durchlassvorspannung ist eine pn-Übergangsdiode, in der der Störstellenbereich 3a als Anode dient und die Schicht 9 mit schmaler Bandlücke als Kathode dient.
  • Falls die Halbleitervorrichtung 100C eine SiC-Halbleitervorrichtung ist, die das Substrat 1 als SiC-Substrat nutzt, kann hier die Schicht 9 mit schmaler Bandlücke von einer Si-Schicht gebildet werden. In diesem Fall beträgt die Durchlassvorspannung Vf der Diode LD mit niedriger Durchlassvorspannung etwa 0,6 V, was eine Durchlassvorspannung des pn-Übergangs in der Si-Halbleitervorrichtung ist. Da die Durchlassvorspannung des pn-Übergangs in der SiC-Halbleitervorrichtung etwa 2,7 V beträgt, ist es außerdem möglich, eine Zunahme einer Back-Gatespannung Vbg zu unterdrücken und eine instabile Operation des MOS-Transistors und eine Abnahme einer zulässigen Zeit zu einer Zeit eines Stromversorgungs-Kurzschlusses aufgrund einer durch Fluktuation der Back-Gatespannung Vbg hervorgerufenen Stromänderung zu unterdrücken.
  • Man beachte, dass, wenn die Drainspannung Vd niedriger als -Vth wird, der MOS-Transistor automatisch EIN-geschaltet wird und Strom durch einen Kanal der Halbleitervorrichtung 100C fließt. Daher wird eine Lochinjektion von dem Störstellenbereich 3a in eine Epitaxieschicht 2 verglichen mit einem Fall unterdrückt, in dem eine parasitäre Diode PD in Durchlassrichtung vorgespannt ist, um einen Strom fließen zu lassen.
  • Ferner wird eine Lebensdauer des Störstellenbereichs 3a so verkürzt, dass Ic/le 1/1000 oder weniger (Ic/le ≤ 1/1000) in einem Emitterstrom le und einem Kollektorstrom Ic eines parasitären npn-Transistors beträgt, um eine Operation des parasitären npn-Transistors zu unterdrücken.
  • Indes kann als Form in Draufsicht, wenn die Halbleitervorrichtung 100C von der Seite der Sourceelektrode 6 aus betrachtet wird, beispielsweise eine Konfiguration ähnlich der Form in Draufsicht der in 15 gezeigten Halbleitervorrichtung 100A übernommen werden. Falls die Sourceelektrode 6 und der Störstellenbereich 4 in Streifenform ausgebildet sind, kann ferner eine Konfiguration übernommen werden, in der teilweise ein Bereich vorgesehen ist, in dem der Störstellenbereich 4 nicht vorgesehen ist und die Schicht 9 mit schmaler Bandlücke auf dem Störstellenbereich 3a dieses Bereichs vorgesehen ist.
  • Die Form in Draufsicht der Sourceelektrode 6 und des Störstellenbereichs 4 ist nicht auf diese beschränkt. Beispielsweise kann ähnlich der Form in Draufsicht der Halbleitervorrichtung 100A, wie in 17 gezeigt ist, eine Zellenstruktur mit quadratischem Muster übernommen werden, in der die Sourceelektrode 6 und der Störstellenbereich 4 eine viereckige Form in Draufsicht aufweisen, oder eine Konfiguration, in der teilweise nicht mit dem Störstellenbereich 4 versehene Zellen und andere Zellen in einer Konfiguration angeordnet sind, in der eine Vielzahl von Zellen mit quadratischem Muster wie in 18 gezeigt kombiniert sind, kann übernommen werden.
  • Ferner gibt es auch ein Verfahren, um anstelle des in 19 gezeigten externen Widerstands ER eine externe Diode mit niedriger Durchlassvorspannung bereitzustellen. In diesem Fall kann eine Konfiguration übernommen werden, in der ein Pad in direktem Kontakt mit dem Störstellenbereich 3a als Back-Gate auf einem Teil des Substrats 1 vorgesehen ist und eine pn-Übergangsdiode aus Si als Diode mit niedriger Durchlassvorspannung zwischen dem Pad und der Sourceelektrode angeordnet ist.
  • Falls die Halbleitervorrichtung 100C eine Si-Halbleitervorrichtung mit dem Substrat 1 als Si-Substrat ist, ist es hier, wie in 27 dargestellt ist, möglich, einen mit einem Element der Gruppe IV implantierten Bereich 91 mit schmaler Bandlücke bereitzustellen, statt die Schicht 9 mit schmaler Bandlücke vorzusehen. Indem man das Element der Gruppe IV in die Si-Halbleiterschicht implantiert, wird ein Gitterabstand im implantierten Bereich in der Si-Halbleiterschicht erweitert, und ein Halbleiter mit einer schmaleren Bandlücke als die Si-Halbleiterschicht wird ausgebildet. Als das Element der Gruppe IV kann indes beispielsweise Germanium (Ge) verwendet werden. Der Bereich 91 mit schmaler Bandlücke wird bis zu einer Tiefe ausgebildet, die durch den Störstellenbereich 4 in einer Dickenrichtung hindurchgeht, so dass er das Innere des Störstellenbereichs 3a erreicht.
  • In diesem Fall wird die pn-Übergangsdiode, die den Störstellenbereich 3a als Anode und den Störstellenbereich 4 als Kathode aufweist, aufgrund des Vorhandenseins des Bereichs 91 mit schmaler Bandlücke eine Diode mit niedriger Durchlassvorspannung und wird in Bezug auf die Ersatzschaltung gleich wie in 26.
  • <Fünfte bevorzugte Ausführungsform>
  • 28 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 100D einer fünften bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in 28 gezeigt ist, ist in der Halbleitervorrichtung 100D in einem Störstellenbereich 3a ein Störstellenbereich 3b (dritter Störstellenbereich), der Störstellen vom p-Typ enthält, so vorgesehen, dass er zwischen Störstellenbereichen 4 sandwichartig angeordnet ist, und eine Spannungsklemmdiode mit niedriger Durchbruchspannung ist unter Ausnutzung eines pn-Übergangs zwischen dem Störstellenbereich 3b und dem Störstellenbereich 4 ausgebildet. Man beachte, dass eine Störstellenkonzentration des Störstellenbereichs 3b höher als diejenige des Störstellenbereichs 3a ist. Außerdem ist eine Störstellenkonzentration der Störstellen vom p-Typ im Störstellenbereich 3b wünschenswerterweise höher als diejenige des Störstellenbereichs 3a.
  • Außerdem ist im Beispiel von 28 eine Form in Draufsicht des Störstellenbereichs 3b und des Störstellenbereichs 4 eine Streifenform, und eine Sourceelektrode 6 ist so vorgesehen, dass sie auf beiden Seiten des Störstellenbereichs 3b mit den Störstellenbereichen 4 individuell verbunden ist.
  • 29 ist ein Ersatzschaltbild der Halbleitervorrichtung 100D. Wie in 29 gezeigt ist, ist eine Spannungsklemmdiode CD zwischen einem Back-Gate eines MOS-Transistors und einem Sourceanschluss ST ausgebildet. Die Spannungsklemmdiode CD ist eine pn-Übergangsdiode, in der der Störstellenbereich 3b als Anode dient und der Störstellenbereich 4 als Kathode dient.
  • Die Spannungsklemmdiode CD hat eine Funktion ähnlich derjenigen der pn-Übergangsdiode PND der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform. In der Halbleitervorrichtung 100 nimmt, wenn sich die Drainspannung Vd in Richtung einer Anlegung einer Durchlassspannung an die parasitäre Diode PD ändert, die Back-Gatespannung Vbg ab, und die Abnahme stoppt bei der pn-Übergangs-Durchbruchspannung der pn-Übergangsdiode PND. Falls jedoch diese pn-Übergangs-Durchbruchspannung zu hoch ist, nimmt ein effektiver Schwellenwert Vth zu, und eine Gatespannung Vg, die gleich einem standardmäßigen oberen Grenzwert oder höher ist, ist erforderlich, um in diesem Zustand den MOS-Transistor EIN zu schalten.
  • Falls der effektive Schwellenwert Vth zu hoch wird, ist eine Gatespannung Vg, die gleich dem standardmäßigen oberen Grenzwert oder höher ist, anzulegen, um den MOS-Transistor in diesem Zustand EIN zu schalten, was eine Verschlechterung des Gate-Isolierfilms und einen dielektrischen Durchbruch aufgrund einer übermäßigen Abnahme der Back-Gatespannung Vbg herbeiführen kann.
  • Hingegen stoppt in der Halbleitervorrichtung 100D, indem anstelle der pn-Übergangsdiode PND eine Spannungsklemmdiode CD mit niedriger Durchbruchspannung bereitgestellt wird, eine Abnahme einer Back-Gatespannung Vbg bei einer pn-Übergangs-Durchbruchspannung einer Spannungsklemmdiode CD, und es kann unterbunden werden, dass ein effektiver Schwellenwert Vth unnötig hoch wird.
  • Man beachte, dass, wenn die Drainspannung Vd niedriger als -Vth wird, ein MOS-Transistor automatisch EIN-geschaltet wird und ein Strom durch einen Kanal der Halbleitervorrichtung 100D fließt. Daher wird eine Lochinjektion von dem Störstellenbereich 3a in eine Epitaxieschicht 2 verglichen mit einem Fall unterdrückt, in dem eine parasitäre Diode PD in Durchlassrichtung vorgespannt ist, um einen Strom fließen zu lassen.
  • Ferner wird eine Lebensdauer des Störstellenbereichs 3a so verkürzt, dass Ic/le 1/1000 oder weniger (Ic/le ≤ 1/1000) in einem Emitterstrom le und einem Kollektorstrom Ic eines parasitären npn-Transistors beträgt, um einen Betrieb des parasitären npn-Transistors zu unterdrücken.
  • Man beachte, dass eine Klemmspannung der Spannungsklemmdiode CD, das heißt, die pn-Übergangs-Durchbruchspannung, zumindest ein Schwellenwert Vth des MOS-Transistors oder höher und eine maximale Gatespannung oder weniger ist. Wenn beispielsweise eine Gate-Ansteuerungsspannung des MOS-Transistors 15 V beträgt, beträgt eine maximale Gatespannung, welche eine maximale Spannung ist, die an eine Gateelektrode 5 angelegt werden kann, oft 24 V. In diesem Fall wird 24 V oder weniger eingerichtet, und ein spezifischer Wert wird unter Berücksichtigung eines Gleichgewichts zwischen Stabilität der Back-Gatespannung Vbg und einem EIN-Betrieb des MOS-Transistors eingerichtet.
  • Die pn-Übergangs-Durchbruchspannung der Spannungsklemmdiode CD nimmt ab, wenn die Störstellenkonzentration des Störstellenbereichs 3b und des Störstellenbereichs 4 abnimmt. Beispielsweise wird in einem Fall, in dem die Halbleitervorrichtung 100D eine Si-Halbleitervorrichtung ist, die pn-Übergangs-Durchbruchspannung zu etwa 11 V berechnet, wenn die Störstellenkonzentration des Störstellenbereichs 3b 1 × 1017 cm-3 beträgt, und die pn-Übergangs-Durchbruchspannung wird zu etwa 3 V berechnet, wenn die Störstellenkonzentration des Störstellenbereichs 3b 1 × 1018 cm-3 beträgt.
  • Man beachte, dass in der Halbleitervorrichtung 100D eine pn-Übergangsdiode auch zwischen dem Störstellenbereich 3a und dem Störstellenbereich 4 ausgebildet ist. Da die Back-Gatespannung Vbg durch die niedrigere pn-Übergangs-Durchbruchspannung bestimmt ist, wird jedoch das Vorhandensein der pn-Übergangsdiode zwischen dem Störstellenbereich 3a und dem Störstellenbereich 4 ignoriert und ist in 29 nicht dargestellt.
  • In 28 ist die Spannungsklemmdiode CD unter Ausnutzung des pn-Übergangs zwischen dem Störstellenbereich 3b und dem Störstellenbereich 4 vorgesehen. Jedoch kann eine Konfiguration übernommen werden, in der, wie in 30 gezeigt ist, eine Elektrode 11 in Kontakt mit dem Störstellenbereich 3a vorgesehen ist und eine externe Spannungsklemmdiode ED zwischen der Sourceelektrode 6 und der Elektrode 11 angeordnet ist.
  • Ferner gibt es auch ein Verfahren, um anstelle des in 19 gezeigten externen Widerstands ER eine externe Spannungsklemmdiode bereitzustellen. In diesem Fall kann ein Pad in direktem Kontakt mit dem Störstellenbereich 3a als Back-Gate auf einem Teil des Substrats 1 vorgesehen werden, und eine Spannungsklemmdiode kann zwischen dem Pad und der Sourceelektrode angeordnet werden.
  • <Sechste bevorzugte Ausführungsform>
  • 31 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 100E einer sechsten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in 31 gezeigt ist, ist in der Halbleitervorrichtung 100E in einem Störstellenbereich 3a ein Störstellenbereich 8 (dritter Störstellenbereich), der Störstellen vom p-Typ enthält, so vorgesehen, dass er von einem Störstellenbereich 4 umgeben ist, und eine Übergangskapazität einer pn-Übergangsdiode, die von einem pn-Übergang zwischen dem Störstellenbereich 3a und dem Störstellenbereich 4 gebildet wird, ist erhöht. Obgleich eine Veranschaulichung weggelassen ist, ist der Störstellenbereich 4 unter dem Störstellenbereich 8 teilweise entfernt, um einen Teilbereich vorzusehen, wo der Störstellenbereich 8 mit dem Störstellenbereich 3a in Kontakt ist.
  • In der Halbleitervorrichtung 100D der fünften bevorzugten Ausführungsform ist der P+-Störstellenbereich 3b so vorgesehen, dass er zwischen den Störstellenbereichen 4 sandwichartig angeordnet ist, um die Spannungsklemmdiode mit niedriger Durchbruchspannung auszubilden. In der Halbleitervorrichtung 100E ist jedoch der Störstellenbereich 8 so ausgebildet, dass er vom Störstellenbereich 4 umgeben ist. Dies vergrößert eine pn-Übergangsfläche einer pn-Übergangsdiode (ersten pn-Übergangsdiode) zwischen dem Störstellenbereich 4 und dem Störstellenbereich 8 und eine pn-Übergangsfläche einer pn-Übergangsdiode (zweiten pn-Übergangsdiode) zwischen dem Störstellenbereich 4 und dem Störstellenbereich 3a, und eine pn-Übergangsdiode mit einer großen Übergangskapazität kann erhalten werden.
  • 32 ist ein Ersatzschaltbild der Halbleitervorrichtung 100E. Wie in 32 gezeigt ist, ist zwischen einem Back-Gate der Halbleitervorrichtung 100E und einem Sourceanschluss ST eine pn-Übergangsdiode HD mit einer großen Übergangskapazität ausgebildet. Die pn-Übergangsdiode HD umfasst die erste pn-Übergangsdiode und die zweite pn-Übergangsdiode, die oben beschrieben wurden. In der pn-Übergangsdiode HD dient der Störstellenbereich 8 als Anode und dient der Störstellenbereich 4 als Kathode.
  • Die Halbleitervorrichtung 100E ist der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform insofern ähnlich, an dieser Position als eine Diode ausgebildet ist. In der Halbleitervorrichtung 100 nimmt jedoch die Back-Gatespannung Vbg ab, wenn sich die Drainspannung Vd in Richtung einer Anlegung einer Durchlassspannung an die parasitäre Diode PD ändert; aber die Abnahme stoppt bei einer pn-Übergangs-Durchbruchspannung der pn-Übergangsdiode PND. Falls diese pn-Übergangs-Durchbruchspannung zu hoch ist, nimmt jedoch ein effektiver Schwellenwert Vth zu, und eine Gatespannung Vg, die gleich einem standardmäßigen oberen Grenzwert oder höher ist, ist erforderlich, um in diesem Zustand den MOS-Transistor EIN zu schalten.
  • Im Gegensatz dazu nimmt, wenn sich die Drainspannung Vd in Richtung einer Anlegung einer Durchlassspannung an die pn-Übergangsdiode PND ändert, ein Strom des MOS-Transistors zu. Diese Durchlassvorspannung wird begrenzt, indem sie durch die Durchlassvorspannung Vf der pn-Übergangsdiode PND geklemmt wird; jedoch wird der effektive Schwellenwert Vth durch einen umgekehrten Back-Gate-Vorspannungseffekt gesenkt. Falls die Back-Gatespannung Vbg zu hoch wird, nimmt folglich der Strom im EIN-Zustand mehr als notwendig zu, und eine zulässige Zeit zu einer Zeit eines Stromversorgungs-Kurzschlusses nimmt ab. Weiter besteht eine Möglichkeit, dass eine instabile Operation des MOS-Transistors aufgrund einer durch Fluktuation der Back-Gatespannung Vbg hervorgerufenen Stromänderung herbeigeführt wird.
  • Falls der effektive Schwellenwert Vth zu hoch wird, ist ferner eine Gatespannung Vg, die gleich dem standardmäßigen oberen Grenzwert oder höher ist, anzulegen, um den MOS-Transistor in diesem Zustand EIN zu schalten, was eine Verschlechterung des Gate-Isolierfilms OX und einen dielektrischen Durchbruch aufgrund einer übermäßigen Abnahme der Back-Gatespannung Vbg herbeiführen kann.
  • In der Halbleitervorrichtung 100E ist es hingegen, indem eine Übergangskapazität der pn-Übergangsdiode HD erhöht wird, möglich, eine übermäßige Abnahme und eine übermäßige Zunahme einer Back-Gatespannung Vbg zu unterdrücken, eine Verschlechterung eines Gate-Isolierfilms OX und einen dielektrischen Durchbruch zu vermeiden und eine instabile Operation eines MOS-Transistors und eine Abnahme einer zulässigen Zeit zu einer Zeit eines Stromversorgungs-Kurzschlusses aufgrund einer durch Fluktuation der Back-Gatespannung Vbg verursachten Stromänderung zu unterdrücken.
  • Man beachte, dass, wenn eine Drainspannung Vd niedriger als -Vth wird, der MOS-Transistor automatisch EIN geschaltet wird und ein Strom durch einen Kanal der Halbleitervorrichtung 100E fließt. Daher wird eine Lochinjektion vom Störstellenbereich 3a in eine Epitaxieschicht 2 verglichen mit einem Fall unterdrückt, indem eine parasitäre Diode PD in Durchlassrichtung vorgespannt ist, um einen Strom fließen zu lassen.
  • Eine Lebensdauer des Störstellenbereichs 3a wird ferner so verkürzt, dass Ic/le 1/1000 oder weniger (Ic/le ≤ 1/1000) in einem Emitterstrom le und einem Kollektorstrom Ic eines parasitären npn-Transistors beträgt, um eine Operation des parasitären npn-Transistors zu unterdrücken.
  • Eine Zunahme der Übergangskapazität der pn-Übergangsdiode erhöht eine in der Übergangskapazität akkumulierte Ladung Q. Wenn die Übergangskapazität C ist und eine Spannung der Übergangskapazität zwischen Elektroden V ist, wird sie durch Q = CV ausgedrückt, und der Strom ist dQ/dt. Wenn die Übergangskapazität zunimmt, ist daher eine Änderung der Spannung V zu unterdrücken.
  • Man beachte, dass in der Halbleitervorrichtung 100D der fünften bevorzugten Ausführungsform ein P+-Störstellenbereich 3b so vorgesehen ist, dass er zwischen den Störstellenbereichen 4 sandwichartig angeordnet ist, um die Spannungsklemmdiode mit niedriger Durchbruchspannung auszubilden. Die Halbleitervorrichtung 100D ist jedoch der Halbleitervorrichtung 100E insofern ähnlich, als eine Übergangskapazität der pn-Übergangsdiode erhöht wird, da eine Vielzahl von pn-Übergangsdioden zwischen dem Störstellenbereich 3a und dem Störstellenbereich 4 selbst im Fall einer Bereitstellung einer Spannungsklemmdiode parallel zu verbinden ist.
  • In 31 ist, um die Übergangskapazität der pn-Übergangsdiode zu erhöhen, der Störstellenbereich 8 vorgesehen und wird der pn-Übergang zwischen dem Störstellenbereich 8 und dem Störstellenbereich 4 genutzt. Jedoch kann eine Konfiguration übernommen werden, in der, wie in 33 gezeigt ist, eine Elektrode 11 in Kontakt mit dem Störstellenbereich 3a vorgesehen ist und ein externer Kondensator EC zwischen der Sourceelektrode 6 und der Elektrode 11 angeordnet ist.
  • <Siebte bevorzugte Ausführungsform>
  • 34 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 100F einer siebten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in 34 gezeigt ist, weist die Halbleitervorrichtung 100F eine Konfiguration auf, in der ein MOS-Kondensator in der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform, die in 8 gezeigt ist, hinzugefügt ist.
  • Das heißt, ein Störstellenbereich 3a ist in einem oberen Schichtteil einer Epitaxieschicht 2 getrennt von einem Störstellenbereich 3a vorgesehen, und ein Störstellenbereich 4 ist in dessen oberem Schichtteil vorgesehen. In diesem Störstellenbereich 4 ist eine Gateelektrode 5 mit einem dazwischen angeordneten Gate-Isolierfilm OX vorgesehen, um eine MOS-Transistorstruktur auszubilden. Diese Gateelektrode 5 ist mit einer Elektrode 11 verbunden, die so vorgesehen ist, dass sie mit dem Störstellenbereich 3a in Kontakt steht, der ein Back-Gate des MOS-Transistors ist. Eine Sourceelektrode 6 ist ferner auf dem die MOS-Transistorstruktur bildenden Störstellenbereich 4 ausgebildet; diese Sourceelektrode 6 ist mit einer Sourceelektrode 6 des MOS-Transistors kurzgeschlossen, und ein MOS-Kondensator ist dem MOS-Transistor der Halbleitervorrichtung 100, die in der ersten bevorzugten Ausführungsform dargestellt ist, hinzugefügt.
  • 35 ist ein Ersatzschaltbild der Halbleitervorrichtung 100F. Wie in 35 gezeigt ist, ist zwischen einem Back-Gate der Halbleitervorrichtung 100F und einem Sourceanschluss ST eine pn-Übergangsdiode PND ausgebildet, und ein MOS-Kondensator MC ist mit der pn-Übergangsdiode PND parallel verbunden.
  • In der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform nimmt die Back-Gatespannung Vbg ab, wenn sich die Drainspannung Vd in Richtung einer Anlegung einer Durchbruchspannung an die parasitäre Diode PD ändert; die Abnahme stoppt aber bei einer pn-Übergangs-Durchbruchspannung der pn-Übergangsdiode PND. Falls diese pn-Übergangs-Durchbruchspannung zu hoch ist, nimmt jedoch ein effektiver Schwellenwert Vth zu, und eine Gatespannung Vg, die gleich einem standardmäßigen oberen Grenzwert oder höher ist, ist erforderlich, um in diesem Zustand den MOS-Transistor EIN zu schalten.
  • Wenn sich die Drainspannung Vd in Richtung einer Anlegung der Durchlassspannung an die pn-Übergangsdiode PND ändert, nimmt im Gegensatz dazu ein Strom des MOS-Transistors zu. Diese Durchlassvorspannung wird begrenzt, indem sie durch die Durchlassvorspannung Vf der pn-Übergangsdiode PND geklemmt wird; der effektive Schwellenwert Vth wird aber durch einen umgekehrten Back-Gate-Vorspannungseffekt gesenkt. Falls die Back-Gatespannung Vbg zu hoch wird, nimmt folglich der Strom im EIN-Zustand mehr als notwendig zu, und eine zulässige Zeit zu einer Zeit eines Stromversorgungs-Kurzschlusses nimmt ab. Weiter besteht eine Möglichkeit, dass eine instabile Operation des MOS-Transistors aufgrund einer durch Fluktuation der Back-Gatespannung Vbg hervorgerufenen Stromänderung verursacht wird.
  • Falls der effektive Schwellenwert Vth zu hoch wird, ist ferner eine Gatespannung Vg, die gleich dem standardmäßigen oberen Grenzwert oder höher ist, anzulegen, um den MOS-Transistor in diesem Zustand EIN zu schalten, was eine Verschlechterung des Gate-Isolierfilms OX und einen dielektrischen Durchbruch aufgrund einer übermäßigen Abnahme der Back-Gatespannung Vbg verursachen kann.
  • Hingegen ist es in der Halbleitervorrichtung 100E durch den hinzugefügten MOS-Kondensator MC möglich, eine übermäßige Abnahme und übermäßige Zunahme einer Back-Gatespannung Vbg zu unterdrücken, eine Verschlechterung des Gate-Isolierfilms OX und den dielektrischen Durchbruch zu vermeiden und eine instabile Operation des MOS-Transistors und eine Abnahme der zulässigen Zeit zu einer Zeit eines Stromversorgungs-Kurzschlusses aufgrund einer durch Fluktuation der Back-Gatespannung Vbg hervorgerufenen Stromänderung zu unterdrücken. Der Grund ist der gleiche wie der Grund, dass die Fluktuation der Back-Gatespannung Vbg unterdrückt werden kann, indem die Übergangskapazität der pn-Übergangsdiode in der sechsten bevorzugten Ausführungsform erhöht wird.
  • Ferner ist in 34 der MOS-Kondensator durch Ausbilden der MOS-Transistorstruktur hinzugefügt. Wie in 33 gezeigt ist, kann jedoch ein externer Kondensator EC dazwischen angeordnet werden.
  • <Achte bevorzugte Ausführungsform>
  • 36 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 100G einer achten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in 36 gezeigt ist, ist in der Halbleitervorrichtung 100G, in der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform, die in 8 gezeigt ist, ein oberer Schichtteil des Störstellenbereichs 3a mit einem Störstellenbereich 4 (zweiten Bereich) getrennt von dem Störstellenbereich 4 (ersten Bereich) vorgesehen, der mit der Sourceelektrode 6 verbunden ist, und eine Kurzschluss-Elektrode 13 ist so vorgesehen, dass sie sich vom Störstellenbereich 4 zum Störstellenbereich 3a spannt. Man beachte, dass die Kurzschluss-Elektrode 13 vorgesehen ist, um den Störstellenbereich 4 und den Störstellenbereich 3a kurzzuschließen.
  • 37 ist ein Ersatzschaltbild der Halbleitervorrichtung 100G. Wie in 37 gezeigt ist, ist zwischen einem Back-Gate eines MOS-Transistors und einem Sourceanschluss ST eine pn-Übergangsdiode PND ausgebildet, und ein npn-Transistor T1, in welchem ein Emitter und eine Basis kurzgeschlossen sind, ist parallel zur pn-Übergangsdiode PND hinzugefügt.
  • Durch Übernehmen solch einer Konfiguration wird, wenn eine negative Vorspannung an das Back-Gate angelegt wird, die negative Vorspannung durch eine Punch-Through- bzw. Durchgriffspannung zwischen den Störstellenbereichen 4 geklemmt, und eine Abnahme in einer Back-Gatespannung Vbg wird unterdrückt.
  • In der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform nimmt die Back-Gatespannung Vbg ab, wenn sich die Drainspannung Vd in Richtung einer Anlegung einer Durchlassvorspannung an die parasitäre Diode PD ändert; die Abnahme stoppt aber bei einer pn-Übergangs-Durchbruchspannung der pn-Übergangsdiode PND. Falls diese pn-Übergangs-Durchbruchspannung zu hoch ist, nimmt jedoch ein effektiver Schwellenwert Vth zu, und eine Gatespannung Vg, die gleich einem standardmäßigen oberen Grenzwert oder höher ist, ist erforderlich, um in diesem Zustand den MOS-Transistor EIN zu schalten.
  • In der Halbleitervorrichtung 100G wird hingegen eine Abnahme der Back-Gatespannung Vbg durch einen Durchgriff zwischen den Störstellenbereichen 4 unterdrückt. Daher wird eine übermäßige Zunahme des effektiven Schwellenwerts Vth unterdrückt, und es ist möglich, eine Verschlechterung des Gate-Isolierfilms OX und einen dielektrischen Durchbruch aufgrund einer Anlegung einer Gatespannung Vg, die gleich einer standardmäßigen Obergrenze oder höher ist, zu vermeiden.
  • Ferner zeigt 36 eine Konfiguration, in der zweite Störstellenbereiche 4 im oberen Schichtteil eines gemeinsamen Störstellenbereichs 3a vorgesehen sind. Eine Konfiguration kann jedoch übernommen werden, in der ein mit der Kurzschluss-Elektrode 13 verbundener Störstellenbereich 4 und ein mit der Sourceelektrode 6 verbundener Störstellenbereich 4 in separaten Störstellenbereichen 3a vorgesehen sind und die Störstellenbereiche 3a kurzgeschlossen sind.
  • <Neunte bevorzugte Ausführungsform>
  • 38 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 100H einer neunten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in 38 gezeigt ist, ist in der Halbleitervorrichtung 100H, in der Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform, die in 8 gezeigt ist, der obere Schichtteil des Störstellenbereichs 3a mit einem Störstellenbereich 4 (zweiten Bereich) getrennt von dem Störstellenbereich 4 (ersten Bereich), der mit der Sourceelektrode 6 verbunden ist, vorgesehen, und eine Kurzschluss-Elektrode 13 ist so vorgesehen, dass sie sich vom Störstellenbereich 4 zum Störstellenbereich 3a spannt. Ein MOS-Transistor wird dann hinzugefügt, indem eine Gateelektrode 5 so ausgebildet ist, dass sie sich zwischen peripheren Teilbereichen der zwei Störstellenbereiche 4 mit einem dazwischen angeordneten Gate-Isolierfilm OX spannt. Man beachte, dass die Gateelektrode 5 des hinzugefügten MOS-Transistors mit der Gateelektrode 5 der Halbleitervorrichtung 100H kurzgeschlossen ist.
  • Durch Übernehmen solch einer Konfiguration wird in einer Situation, in der die Back-Gatespannung Vbg abnimmt, da eine positive Vorspannung des gleichen Werts wie die verringerte Back-Gatespannung Vbg an ein Gate des hinzugefügten MOS-Transistors relativ angelegt wird, der hinzugefügte MOS-Transistor EIN geschaltet, wenn die Gatespannung des hinzugefügten MOS-Transistors einen Schwellenwert erreicht. Da ein großer Strom fließt, wenn die Gatespannung den Schwellenwert übersteigen soll, wird in diesem Zustand eine Fluktuation in der Back-Gatespannung Vbg nahe dem Schwellenwert unterdrückt. Deshalb ist es möglich, eine Verschlechterung des Gate-Isolierfilms OX und einen dielektrischen Durchbruch zu vermeiden und eine instabile Operation des MOS-Transistors und eine Abnahme einer zulässigen Zeit zu einer Zeit eines Stromversorgungs-Kurzschlusses aufgrund einer durch Fluktuation der Back-Gatespannung Vbg hervorgerufenen Stromänderung zu unterdrücken.
  • Wie unter Bezugnahme auf 12 beschrieben ist, nimmt ferner, wenn die Drainspannung Vd abnimmt und eine negative Vorspannung wird, die Back-Gatespannung Vbg ebenfalls ab und wird in einem gewissen Maße eine negative Vorspannung. Dies gilt, da der Störstellenbereich 3a schwebend bzw. potentialfrei ist und die negative Vorspannung des Back-Gate zurückbleibt, selbst wenn ein Gateanschluss GT auf 0 V zurückgeführt wird. Wenn die negative Vorspannung des Back-Gate zurückbleibt, wird ein wesentlicher Schwellenwert durch einen Back-Gate-Vorspannungseffekt erhöht.
  • In der Halbleitervorrichtung 100H wird hingegen, wenn der Gateanschluss GT durch eine synchrone Gleichrichtungsoperation auf eine positive Vorspannung festgelegt wird, der hinzugefügte MOS-Transistor ebenfalls EIN geschaltet, und der Störstellenbereich 3a und der Störstellenbereich 4 werden über die Kurzschluss-Elektrode 13 kurzgeschlossen. Nachdem die synchrone Gleichrichtung abgeschlossen ist, wird daher der Back-Gate-Vorspannungseffekt verloren. Selbst wenn der hinzugefügte MOS-Transistor nach der synchronen Gleichrichtung AUS geschaltet wird, kann daher eine Verschlechterung eines Effekts der Unterdrückung einer Lochinjektion vermieden werden, da der Back-Gate-Vorspannungseffekt eliminiert wurde.
  • <Zehnte bevorzugte Ausführungsform>
  • 39 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung 1001 einer zehnten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Eine in 39 gezeigte Halbleitervorrichtung 100! wird erhalten, indem die Halbleitervorrichtung 100 der ersten bevorzugten Ausführungsform, die in 8 gezeigt ist, für eine Halbleitervorrichtung vom Grabentyp verwendet wird.
  • Wie in 39 gezeigt ist, ist die Halbleitervorrichtung 1001 die gleiche wie die Halbleitervorrichtung 100 insofern, als ein Störstellenbereich 3a vom p-Typ in einem oberen Schichtteil einer Epitaxieschicht 2 ausgebildet ist und ein Störstellenbereich 4 vom n-Typ in einem oberen Schichtteil des Störstellenbereichs 3a ausgebildet ist. Jedoch ist ein Graben TR vorgesehen, der von einer ganz außen gelegenen Oberfläche der Epitaxieschicht 2 bis zu einer Tiefe reicht, die eine Bodenfläche des Störstellenbereichs 3a übertrifft, so dass er mit seitlichen Oberflächen des Störstellenbereichs 3a und des Störstellenbereichs 4 in Kontakt ist. Ein Gate-Isolierfilm OX ist dann so vorgesehen, dass er eine innere Oberfläche des Grabens TR bedeckt, und eine Gateelektrode 5 ist in den mit dem Gate-Isolierfilm OX bedeckten Graben TR gefüllt. Außerdem sind die gleichen Komponenten wie jene der Halbleitervorrichtung 100 mit den gleichen Bezugsziffern bezeichnet, und eine redundante Beschreibung wird weggelassen.
  • Selbst in der Halbleitervorrichtung vom Grabentyp ist somit eine Sourceelektrode 6 so ausgestaltet, dass sie mit dem Störstellenbereich 4 allein in Kontakt ist. Da eine Lebensdauer des Störstellenbereichs 3a so verkürzt wird, dass Ic/le 1/1000 oder weniger in einem Emitterstrom le und einem Kollektorstrom Ic eines parasitären npn-Transistors beträgt, kann eine Operation des parasitären npn-Transistors unterdrückt werden. Durch Festlegen einer Übergangs-Durchbruchspannung einer pn-Übergangsdiode auf Vth oder höher wird ferner die Halbleitervorrichtung 1001 automatisch EIN-geschaltet, wenn eine Drainspannung Vd niedriger als -Vth wird und ein Strom durch einen Kanal der Halbleitervorrichtung 100! fließt. Daher wird eine Lochinjektion vom Störstellenbereich 3a in die Epitaxieschicht 2 unterdrückt. Dies unterdrückt ein Auftreten eines Energieverlusts aufgrund eines transienten umgekehrten Flusses von Löchern, wenn eine parasitäre Diode PD der Halbleitervorrichtung 100l von einer Durchlassvorspannung wieder zu einer Sperrvorspannung zurückkehrt. Selbst in einem Fall, in dem es einen parasitären Widerstand zwischen einer Source und einem Back-Gate gibt, wird ferner keine Durchlassvorspannung zwischen einem Emitter und einer Basis des parasitären npn-Transistors erzeugt, und der parasitäre npn-Transistor ist nicht EIN zu schalten. Dies unterbindet, dass der parasitäre npn-Transistor EIN-geschaltet wird, und ein Auftreten eines Stromversorgungs-Kurzschlusses kann vermieden werden, falls die Halbleitervorrichtung 1001 einen Inverter bildet.
  • Indes ist ein Störstellenbereich vom p-Typ bei einem Bodenteil des Grabens TR vorgesehen, um einen dielektrischen Durchbruch des Gate-Isolierfilms OX am Bodenteil des Grabens zu verhindern, und ein Störstellenbereich vom p-Typ kann entlang einer seitlichen Oberfläche des Grabens TR vorgesehen sein, um zu bewirken, dass der Störstellenbereich mit dem Störstellenbereich 3a kurzschließt.
  • In den oben beschriebenen ersten bis zehnten bevorzugten Ausführungsformen ist das Substrat 1 ein Si-Substrat oder ein SiC-Substrat, kann aber ein Halbleitersubstrat wie etwa ein GaN-Substrat sein, oder kann eine Konfiguration aufweisen, in der eine Mehrschicht-Epitaxieschicht auf einem Halbleitersubstrat wie etwa einem Si-Substrat, einem SiC-Substrat oder einem GaN-Substrat ausgebildet und dann das Halbleitersubstrat durch ein mechanisches, chemisches oder anderes Verfahren entfernt wird, um die Epitaxieschicht allein bereitzustellen. In diesem Fall kann man das Substrat 1 als Halbleiterschicht bezeichnen, die Störstellen vom n-Typ in einer verhältnismäßig hohen Konzentration enthält.
  • Es sollte besonders erwähnt werden, dass die vorliegende Erfindung innerhalb des Umfangs der Erfindung jede bevorzugte Ausführungsform frei kombinieren kann und gegebenenfalls jede bevorzugte Ausführungsform ändern oder weglassen kann.
  • Obgleich die Erfindung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims (14)

  1. Halbleitervorrichtung, aufweisend: einen MOS-Transistor, welcher aufweist eine erste Halbleiterschicht (1) eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist und eine niedrigere Störstellenkonzentration eines ersten Leitfähigkeitstyps als diejenige der ersten Halbleiterschicht aufweist, einen ersten Störstellenbereich (3a) eines zweiten Leitfähigkeitstyps, der in einem oberen Schichtteil der zweiten Halbleiterschicht vorgesehen ist, einen zweiten Störstellenbereich (4) eines ersten Leitfähigkeitstyps, der in einem oberen Schichtteil des ersten Störstellenbereichs vorgesehen ist, eine Gateelektrode (5), die so vorgesehen ist, dass sie zumindest dem ersten Störstellenbereich und der zweiten Halbleiterschicht mit einem dazwischen angeordneten Gate-Isolierfilm (OX) gegenüberliegt, eine erste Hauptelektrode (6), die zumindest teilweise mit dem zweiten Störstellenbereich verbunden und so vorgesehen ist, dass sie mit dem ersten Störstellenbereich nicht in direktem Kontakt ist, und eine zweite Hauptelektrode (7), die mit einer zweiten Hauptoberfläche der ersten Halbleiterschicht auf einer Seite verbunden ist, die einer mit der ersten Hauptelektrode versehenen Seite entgegengesetzt ist; einen parasitären Transistor (PT), der mit dem zweiten Störstellenbereich als Kollektor, der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Emitter und dem ersten Störstellenbereich als Basis konfiguriert ist; eine parasitäre Diode (PD), die mit dem ersten Störstellenbereich (3a) als Anode und der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Kathode konfiguriert ist; und eine pn-Übergangsdiode (PND), die mit dem ersten Störstellenbereich (3a) als Anode und dem zweiten Störstellenbereich als Kathode konfiguriert ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei ein Verhältnis eines Kollektorstroms zu einem Emitterstrom des parasitären Transistors 1/1000 oder weniger beträgt, und eine Übergangs-Durchbruchspannung der pn-Übergangsdiode gleich einem Schwellenwert einer Gatespannung zum EIN-Schalten des MOS-Transistors oder größer ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die erste Hauptelektrode so vorgesehen ist, dass sie einen über einen Widerstand (CR, ER) mit dem ersten Störstellenbereich verbundenen verbindenden Teil aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei in dem verbindenden Teil der ersten Hauptelektrode die erste Hauptelektrode und der erste Störstellenbereich miteinander in direktem Kontakt sind, und der Widerstand von einem Kontaktwiderstand gebildet wird.
  5. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend einen MOS-Kondensator, der zwischen der ersten Hauptelektrode und dem ersten Störstellenbereich vorgesehen ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei der zweite Störstellenbereich aufweist: einen ersten Bereich, der mit der ersten Hauptelektrode zu verbinden ist; und einen zweiten Bereich, der vom ersten Bereich getrennt vorgesehen ist, und die Halbleitervorrichtung ferner eine Kurzschluss-Elektrode (13) aufweist, die auf dem zweiten Bereich und auf dem ersten Störstellenbereich vorgesehen ist und den zweiten Bereich und den ersten Störstellenbereich kurzschließt.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die Gateelektrode auch zwischen peripheren Teilbereichen der ersten und zweiten Bereiche mit dem dazwischen angeordneten Gate-Isolierfilm vorgesehen ist.
  8. Halbleitervorrichtung nach Anspruch 1, wobei die Gateelektrode in einem Graben (TR) vorgesehen ist, der in der zweiten Halbleiterschicht so vorgesehen ist, dass er mit seitlichen Oberflächen der ersten und zweiten Störstellenbereiche in Kontakt ist und eine Tiefe erreicht, die eine Bodenfläche des ersten Störstellenbereichs übertrifft, wobei der Gate-Isolierfilm dazwischen angeordnet ist.
  9. Halbleitervorrichtung, aufweisend: einen MOS-Transistor, welcher aufweist eine erste Halbleiterschicht (1) eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist und eine niedrigere Störstellenkonzentration eines ersten Leitfähigkeitstyps als diejenige der ersten Halbleiterschicht aufweist, einen ersten Störstellenbereich (3a) eines zweiten Leitfähigkeitstyps, der in einem oberen Schichtteil der zweiten Halbleiterschicht vorgesehen ist, einen zweiten Störstellenbereich (4) eines ersten Leitfähigkeitstyps, der in einem oberen Schichtteil des ersten Störstellenbereichs vorgesehen ist, eine Gateelektrode (5), die so vorgesehen ist, dass sie zumindest dem ersten Störstellenbereich und der zweiten Halbleiterschicht mit einem dazwischen angeordneten Gate-Isolierfilm (OX) gegenüberliegt, eine erste Hauptelektrode (61), die zumindest teilweise mit dem zweiten Störstellenbereich verbunden und zumindest teilweise in Schottky-Verbindung mit dem ersten Störstellenbereich steht, eine zweite Hauptelektrode (7), die mit einer zweiten Hauptoberfläche der ersten Halbleiterschicht auf einer Seite verbunden ist, die einer mit der ersten Hauptelektrode versehenen Seite entgegengesetzt ist; einen parasitären Transistor (PT), der mit dem zweiten Störstellenbereich als Kollektor, der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Emitter und dem ersten Störstellenbereich als Basis konfiguriert ist; eine parasitäre Diode (PD), die mit dem ersten Störstellenbereich (3a) als Anode und der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Kathode konfiguriert ist; und eine Schottky-Diode (SD), die mit dem ersten Störstellenbereich als Anode und der ersten Hauptelektrode als Kathode konfiguriert ist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei ein Verhältnis eines Kollektorstroms zu einem Emitterstrom des parasitären Transistors 1/1000 oder weniger beträgt, und eine Dioden-Durchbruchspannung der Schottky-Diode gleich einem Schwellenwert einer Gatespannung zum EIN-Schalten des MOS-Transistors oder größer ist.
  11. Halbleitervorrichtung, aufweisend: einen MOS-Transistor, welcher aufweist eine erste Halbleiterschicht (1) eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist und eine niedrigere Störstellenkonzentration eines ersten Leitfähigkeitstyps als diejenige der ersten Halbleiterschicht aufweist, einen ersten Störstellenbereich (3a) eines zweiten Leitfähigkeitstyps, der in einem oberen Schichtteil der zweiten Halbleiterschicht vorgesehen ist, einen zweiten Störstellenbereich (4) eines ersten Leitfähigkeitstyps, der in einem oberen Schichtteil des ersten Störstellenbereichs vorgesehen ist, eine Gateelektrode (5), die so vorgesehen ist, dass sie zumindest dem ersten Störstellenbereich und der zweiten Halbleiterschicht mit einem dazwischen angeordneten Gate-Isolierfilm (OX) gegenüberliegt, eine Schicht (9) mit schmaler Bandlücke eines ersten Leitfähigkeitstyps, die zumindest teilweise mit dem ersten Störstellenbereich verbunden ist und eine schmalere Bandlücke als diejenige des ersten Störstellenbereichs aufweist, eine erste Hauptelektrode (6), die zumindest teilweise mit der Schicht mit schmaler Bandlücke verbunden und so vorgesehen ist, dass sie mit dem ersten Störstellenbereich nicht in direktem Kontakt ist, und eine zweite Hauptelektrode (7), die mit einer zweiten Hauptoberfläche der ersten Halbleiterschicht auf einer Seite verbunden ist, die einer mit der ersten Hauptelektrode versehenen Seite entgegengesetzt ist; einen parasitären Transistor (PT), der mit dem zweiten Störstellenbereich als Kollektor, der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Emitter und dem ersten Störstellenbereich als Basis konfiguriert ist; eine parasitäre Diode (PD), die mit dem ersten Störstellenbereich (3a) als Anode und der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Kathode konfiguriert ist; und eine pn-Übergangsdiode (LD), die mit dem ersten Störstellenbereich als Anode und der Schicht mit schmaler Bandlücke als Kathode konfiguriert ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei ein Verhältnis eines Kollektorstroms zu einem Emitterstrom des parasitären Transistors 1/1000 oder weniger beträgt, und eine Übergangs-Durchbruchspannung der pn-Übergangsdiode gleich einem Schwellenwert einer Gatespannung zum EIN-Schalten des MOS-Transistors oder größer ist.
  13. Halbleitervorrichtung, aufweisend: einen MOS-Transistor, welcher aufweist eine erste Halbleiterschicht (1) eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist und eine niedrigere Störstellenkonzentration eines ersten Leitfähigkeitstyps als diejenige der ersten Halbleiterschicht aufweist, einen ersten Störstellenbereich (3a) eines zweiten Leitfähigkeitstyps, der in einem oberen Schichtteil der zweiten Halbleiterschicht vorgesehen ist, einen zweiten Störstellenbereich (4) eines ersten Leitfähigkeitstyps, der in einem oberen Schichtteil des ersten Störstellenbereichs vorgesehen ist, einen dritten Störstellenbereich (3b, 8) eines ersten Leitfähigkeitstyps, der in einem oberen Schichtteil des ersten Störstellenbereichs oder des zweiten Störstellenbereichs vorgesehen ist und mit dem zweiten Störstellenbereich zumindest teilweise in Kontakt ist, eine Gateelektrode (5), die so vorgesehen ist, dass sie dem ersten Störstellenbereich und der zweiten Halbleiterschicht mit einem dazwischen angeordneten Gate-Isolierfilm (OX) gegenüberliegt, eine erste Hauptelektrode (6), die zumindest teilweise mit dem zweiten Störstellenbereich verbunden und so vorgesehen ist, dass sie mit dem ersten Störstellenbereich nicht in direktem Kontakt ist, und eine zweite Hauptelektrode (7), die mit einer zweiten Hauptoberfläche der ersten Halbleiterschicht auf einer Seite verbunden ist, die einer mit der ersten Hauptelektrode versehenen Seite entgegengesetzt ist; einen parasitären Transistor (PT), der mit dem zweiten Störstellenbereich als Kollektor, der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Emitter und dem ersten Störstellenbereich als Basis konfiguriert ist; eine parasitäre Diode (PD), die mit dem ersten Störstellenbereich (3a) als Anode und der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Kathode konfiguriert ist; eine erste pn-Übergangsdiode (CD, HD), die mit dem dritten Störstellenbereich (3b, 8) als Anode und dem zweiten Störstellenbereich als Kathode konfiguriert ist; und eine zweite pn-Übergangsdiode (PND), die mit dem ersten Störstellenbereich (3a) als Anode und dem zweiten Störstellenbereich als Kathode konfiguriert ist.
  14. Halbleitervorrichtung nach Anspruch 13, wobei ein Verhältnis eines Kollektorstroms zu einem Emitterstrom des parasitären Transistors 1/1000 oder weniger beträgt, und eine Übergangs-Durchbruchspannung der ersten pn-Übergangsdiode gleich einem Schwellenwert einer Gatespannung zum EIN-Schalten des MOS-Transistors oder größer und gleich einer maximalen Spannung, die an die Gateelektrode des MOS-Transistors angelegt werden kann, oder kleiner ist.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113421922B (zh) * 2021-06-25 2022-05-13 电子科技大学 一种具备栅极自钳位功能的三维igbt及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612823B2 (ja) * 1982-05-10 1994-02-16 ゼネラル・エレクトリック・カンパニイ 二方向性の電力用高速ｍｏｓｆｅｔ素子
JP2503900B2 (ja) * 1993-07-30 1996-06-05 日本電気株式会社 半導体装置及びそれを用いたモ―タドライバ回路
JP3279151B2 (ja) * 1995-10-23 2002-04-30 トヨタ自動車株式会社 半導体装置及びその製造方法
US20020179968A1 (en) * 2001-05-30 2002-12-05 Frank Pfirsch Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components
DE10217610B4 (de) 2002-04-19 2005-11-03 Infineon Technologies Ag Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren
US7417266B1 (en) * 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
US8836015B2 (en) * 2005-02-11 2014-09-16 Alpha And Omega Semiconductor Incorporated Planar SRFET using no additional masks and layout method
US8692324B2 (en) * 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
JP2007059636A (ja) * 2005-08-25 2007-03-08 Renesas Technology Corp Ｄｍｏｓｆｅｔおよびプレーナ型ｍｏｓｆｅｔ
KR100854892B1 (ko) * 2006-10-31 2008-08-28 주식회사 하이닉스반도체 고전압 소자의 제조 방법
US20090039456A1 (en) * 2007-08-08 2009-02-12 Alpha & Omega Semiconductor, Ltd Structures and methods for forming Schottky diodes on a P-substrate or a bottom anode Schottky diode
JP5526496B2 (ja) * 2008-06-02 2014-06-18 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP6665411B2 (ja) 2015-03-10 2020-03-13 富士電機株式会社 縦型ｍｏｓｆｅｔ

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