DE102012101217B4

DE102012101217B4 - Normalerweise ausgeschaltete Halbleiterschalter und normalerweise ausgeschaltete JFETs

Info

Publication number: DE102012101217B4
Application number: DE102012101217.2A
Authority: DE
Inventors: Wolfgang Werner
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2011-02-22
Filing date: 2012-02-15
Publication date: 2021-05-06
Anticipated expiration: 2032-02-16
Also published as: DE102012101217A1; CN102646720A; US20120211806A1; CN102646720B; US9343588B2

Abstract

Normalerweise ausgeschalteter JFET, der Folgendes umfasst:ein Kanalgebiet (1) eines ersten Leitfähigkeitstyps;ein an das Kanalgebiet (1) angrenzendes potentialfreies Halbleitergebiet (2) eines zweiten Leitfähigkeitstyps; undein an das potentialfreie Halbleitergebiet (2) angrenzendes Kontaktgebiet (3) des ersten Leitfähigkeitstyps,wobei das potentialfreie Halbleitergebiet (2) zwischen dem Kontaktgebiet (3) und dem Kanalgebiet (1) angeordnet ist,wobei ein erster pn-Übergang mit einer ersten spezifischen Verarmungskapazität zwischen dem Kanalgebiet (1) und dem potentialfreien Halbleitergebiet (2) ausgebildet ist und wobei ein zweiter pn-Übergang mit einer zweiten spezifischen Verarmungskapazität, die größer als die erste spezifische Verarmungskapazität ist, zwischen dem Kontaktgebiet (3) und dem potentialfreien Halbleitergebiet (2) ausgebildet ist.

Description

ERFINDUNGSGEBIET
Die vorliegende Patentschrift betrifft allgemein normalerweise ausgeschaltete Halbleiterschalter, insbesondere Feldeffekthalbleiterschalter mit großem Bandabstand, und ganz besonders normalerweise ausgeschaltete JFETs (Junction Field-Effect Transistors).
HINTERGRUND
JFETs werden oft bei flüchtigen Halbleiterspeichern eingesetzt. So beschreibt die US 4 126 900 A FET-Speicherstrukturen für Direktzugriffsspeicher (RAM von engl. random access memory) mit zerstörungsfreier Auslesung des Ladezustandes einer Floating-Gate-Elektrode, bei der die primäre Auswahl durch kapazitive Kopplung mit der Floating-Gate-Elektrode realisiert wird. Die sekundäre Auswahl erfolgt auf einer der Hauptelektroden der JFET-Strukturen, in denen die andere Hauptelektrode an die Versorgung angeschlossen werden kann. Mit Hilfe einer zweiten gemeinsamen Gateelektrode kann die Abschnürspannung (engl. pinch-off voltage) der Kanäle so eingestellt werden, dass die Kanäle im nicht ausgewählten Zustand nicht leitend sind und im ausgewählten Zustand eine gute Erkennung des Informationszustandes erreicht wird. Außerdem beschreibt die Publikation „Charge-Storage Junction Field-Effect Transistor“ von M. Arai (IEEE Electron Devices, Vol. 22, 1975, No. 6, S. 181-185) einen sogenannten „charge-storage junction FET“ (CSJFET) auf der Basis von Silizium, der im Sperrzustand negative Ladungen in einer schwebenden Gateregion im Mikrosekundenbereich bis in den Sekunden speichern und als Belichtungszeitmesser bzw. variables Verzögerungszeitelement verwendet werden kann.
Viele Funktionen von modernen Bauelementen in Anwendungen im Kraftfahrzeug-, Consumer- und Industriebereich, wie etwa Computertechnologie, Funkkommunikationstechnologie, Umwandeln elektrischer Energie und Ansteuern eines Elektromotors oder einer elektrischen Maschine, basieren auf Feldeffekthalbleiterbauelementen.
Die Energieeffizienz beispielsweise von Leistungswandlern und Motoransteuerungen hängt von der Leistung, insbesondere von dem Einschaltwiderstand (Ron), der in der Regel verwendeten Leistungshalbleiterbauelemente ab. Weiterhin sind aus Sicherheitsgründen oftmals normalerweise ausgeschaltet arbeitende Halbleiterbauelemente wünschenswert (engl.: normally-off operating semiconductor devices). Der normalerweise ausgeschaltete Betrieb kann auch den Gesamtleistungsverbrauch der Halbleiterbauelemente reduzieren, da keine statische Ansteuerleistung erforderlich ist.
Für Silizium-DMOS-Transistoren (DMOS - Double-Diffused Metal-Oxide-Semiconductor) mit Arbeitsspannungen über etwa 200 V wird der Einschaltwiderstand hauptsächlich durch den Widerstand des Driftgebiets bestimmt. Die Dotierungskonzentration des Driftgebiets dieser Transistoren ist jedoch begrenzt, um eine ausreichend hohe Blockierfähigkeit sicherzustellen.
Halbleitermaterialien mit großem Bandabstand wie etwa SiC weisen ein höheres Durchschlagfeld als Halbleitermaterialien mit niedrigem Bandabstand auf. Dementsprechend kann der Widerstand des Driftgebiets von Halbleiterbauelementen mit großem Bandabstand reduziert werden. Die US 2002 / 0 167 011 A1 beschreibt eine Siliziumkarbidhalbleitervorrichtung, die einen Sperr schicht-Feldeffekttransistor bzw. JFET aufweist. Eine Kanalschicht ist auf einer n -Typ epitaktischen Schicht und ersten Gate-Bereichen ausgebildet, und mindestens ein feldunterstützter Bereich und zweite Gate-Bereiche sind auf den ersten Gate-Bereichen ausgebildet. Ferner sind n⁺• -Typ Source-Bereiche und ein dritter Gate-Bereich auf den zweiten Gate-Bereichen ausgebildet. Diese Schritte führen zu einem Aufbau, der einen ersten selbstleitenden J-FET, mit den n⁺• -Typ Source-Bereichen und dem n⁺• -Typ Substrat als Source und Drain, und den ersten Gate-Bereichen als Gate, und einen zweiten selbstsperrend J-FET aufweist mit den n⁺• -Typ Source-Bereichen und dem n⁺• -Typ Subtrat als Source und Drain und die zweiten Gate-Bereiche und den dritten Gate-Bereich als Gate. Die bisher realisierten, normalerweise ausgeschaltet arbeitenden SiC-(Siliziumcarbid)-Leistungs-MOSFETs (Metal Oxide Semiconductor Field-Effect Transistors) weisen in der Regel aufgrund der geringen Ladungsträgermobilität nahe der Grenzfläche zwischen dem SiC und dem weit verwendeten Gateoxid-SiO₂ (Siliziumdioxid) einen relativ hohen Einschaltwiderstand auf. Zudem sind die langfristige Stabilität und die Defektdichte von SiO₂ oftmals nicht zufriedenstellend, wenn sie als ein Gateoxid auf SiC verwendet werden.
KURZE DARSTELLUNG DER ERFINDUNG
Gemäß einer Ausführungsform wird ein normalerweise ausgeschalteter JFET bereitgestellt. Der normalerweise ausgeschaltete JFET enthält ein Kanalgebiet eines ersten Leitfähigkeitstyps, ein an das Kanalgebiet angrenzendes potentialfreies Halbleitergebiet eines zweiten Leitfähigkeitstyps und ein an das potentialfreie Halbleitergebiet angrenzendes Kontaktgebiet des ersten Leitfähigkeitstyps. Das potentialfreie Halbleitergebiet ist zwischen dem Kontaktgebiet und dem Kanalgebiet angeordnet. Ein erster pn-Übergang mit einer ersten spezifischen Verarmungskapazität ist zwischen dem Kanalgebiet und dem potentialfreien Halbleitergebiet ausgebildet. Ein zweiter pn-Übergang mit einer zweiten spezifischen Verarmungskapazität, die größer als die erste spezifische Verarmungskapazität ist, ist zwischen dem Kontaktgebiet und dem potentialfreien Halbleitergebiet ausgebildet.
Gemäß einer Ausführungsform wird ein normalerweise ausgeschalteter Halbleiterschalter mit einem Halbleiterkörper bereitgestellt. Der Halbleiterkörper enthält ein Kanalgebiet eines ersten Leitfähigkeitstyps, ein potentialfreies Halbleitergebiet eines zweiten Leitfähigkeitstyps, das einen ersten pn-Übergang mit dem Kanalgebiet ausbildet, und ein Kontaktgebiet des ersten Leitfähigkeitstyps, das einen zweiten pn-Übergang mit dem potentialfreien Halbleitergebiet ausbildet. Das potentialfreie Halbleitergebiet ist zwischen dem Kontaktgebiet und dem Kanalgebiet angeordnet. Der normalerweise ausgeschaltete Halbleiterschalter enthält weiterhin eine Gatemetallisierung in ohmschem Kontakt mit dem Kontaktgebiet. Der erste pn-Übergang weist eine erste spezifische Verarmungskapazität auf und der zweite pn-Übergang weist eine zweite spezifische Verarmungskapazität auf, die größer ist als die erste spezifische Verarmungskapazität.
Gemäß einer Ausführungsform wird ein normalerweise ausgeschalteter JFET bereitgestellt. Der normalerweise ausgeschaltete JFET enthält ein Kanalgebiet eines ersten Leitfähigkeitstyps und ein an das Kanalgebiet angrenzendes Gategebiet eines zweiten Leitfähigkeitstyps. Der normalerweise ausgeschaltete JFET enthält weiterhin eine Gatemetallisierung und einen zwischen der Gatemetallisierung und dem Gategebiet ausgebildeten Kondensator. Ein erster pn-Übergang mit einer ersten Verarmungskapazität ist zwischen dem Kanalgebiet und dem Gategebiet ausgebildet. Der Kondensator weist eine Kapazität auf, die größer ist als die erste Verarmungskapazität. Das Gategebiet kann ein potentialfreies Gategebiet sein.
Gemäß einer Ausführungsform wird ein normalerweise ausgeschalteter Halbleiterschalter mit einem Halbleiterkörper bereitgestellt. Der Halbleiterkörper enthält ein Kanalgebiet eines ersten Leitfähigkeitstyps und ein Gategebiet eines zweiten Leitfähigkeitstyps, das ein potentialfreies Gategebiet sein kann. Das Gategebiet bildet einen ersten pn-Übergang mit dem Kanalgebiet. Der erste pn-Übergang weist eine erste Verarmungskapazität auf. Der normalerweise ausgeschaltete Halbleiterschalter enthält weiterhin eine Gatemetallisierung und einen zwischen der Gatemetallisierung und dem Gategebiet ausgebildeten Kondensator. Der Kondensator weist eine Kapazität auf, die größer ist als die erste Verarmungskapazität.
Gemäß einer Ausführungsform wird ein normalerweise ausgeschalteter JFET bereitgestellt. Der normalerweise ausgeschaltete JFET enthält ein Kanalgebiet eines ersten Leitfähigkeitstyps und ein Gategebiet eines zweiten Leitfähigkeitstyps, wodurch ein erster pn-Übergang mit dem Kanalgebiet ausgebildet wird. Das Gategebiet kann ein potentialfreies Gategebiet sein. Der erste pn-Übergang weist eine erste Verarmungskapazität auf. Der normalerweise ausgeschaltete JFET enthält weiterhin eine Sourceelektrode in ohmschem Kontakt mit dem Kanalgebiet, eine Drainelektrode in ohmschem Kontakt mit dem Kanalgebiet, eine Gatemetallisierung und ein kapazitives Element. Das kapazitive Element verbindet die Gatemetallisierung mit dem Gategebiet und weist eine Kapazität auf, die größer ist als die erste Verarmungskapazität.
Gemäß einem Beispiel wird ein normalerweise ausgeschalteter JFET mit großem Bandabstand bereitgestellt. Der normalerweise ausgeschaltete JFET mit großem Bandabstand enthält ein Kanalgebiet eines ersten Leitfähigkeitstyps und ein ladungsspeicherndes Gategebiet eines zweiten Leitfähigkeitstyps, das einen ersten pn-Übergang mit dem Kanalgebiet bildet. Der normalerweise ausgeschaltete JFET ist konfiguriert, einen Überschuss von Minoritätsladungsträgern des Gategebiets in dem Gategebiet zu speichern, so dass das Kanalgebiet in einem Aus-Zustand des normalerweise ausgeschalteten JFET verarmt ist.
Der Fachmann erkennt bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile.
Figurenliste
Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können kombiniert werden, sofern sie einander nicht ausschließen. Ausführungsformen werden in den Zeichnungen dargestellt und in der Beschreibung, die folgt, detailliert beschrieben.

1 zeigt schematisch einen normalerweise ausgeschalteten JFET gemäß einer oder mehreren Ausführungsformen.
2 zeigt schematisch einen Arbeitsmodus des normalerweise ausgeschalteten JFET von 1 gemäß einer oder mehreren Ausführungsformen.
3 zeigt schematisch einen normalerweise ausgeschalteten Halbleiterschalter gemäß einer oder mehreren Ausführungsformen.
4 zeigt schematisch einen normalerweise ausgeschalteten Halbleiterschalter gemäß einer oder mehreren Ausführungsformen.
5 zeigt schematisch einen normalerweise ausgeschalteten Halbleiterschalter gemäß einer oder mehreren Ausführungsformen.
6 zeigt schematisch einen normalerweise ausgeschalteten Halbleiterschalter gemäß einer oder mehreren Ausführungsformen.
7 zeigt schematisch einen normalerweise ausgeschalteten Halbleiterschalter gemäß einer oder mehreren Ausführungsformen.

AUSFÜHRLICHE BESCHREIBUNG
Es wird nun ausführlich auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel wird als Erläuterung vorgelegt und wird nicht als eine Beschränkung der Erfindung verstanden. Beispielsweise können die als Teil einer Ausführungsform dargestellten oder beschriebenen Merkmale bei oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Der Übersichtlichkeit halber wurden die gleichen Elemente oder Herstellungsschritte in den verschiedenen Zeichnungen mit den gleichen Referenzen bezeichnet, sofern nicht spezifisch etwas anderes angegeben ist.
Der Ausdruck „horizontal“, wie er in dieser Patentschrift verwendet wird, soll eine Orientierung im Wesentlichen parallel zu einer ersten horizontalen Oberfläche oder horizontalen Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafer oder eines Die sein.
Der Ausdruck „vertikal“, wie er in dieser Patentschrift verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche angeordnet ist, d.h. parallel zu der normalen Richtung der ersten Oberfläche des Halbleitersubstrats oder -körpers.
In dieser Patentschrift wird n-dotiert als ein erster Leitfähigkeitstyp bezeichnet, während p-dotiert als ein zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleiterbauelemente mit entgegengesetzten Dotierungsbeziehungen ausgebildet sein, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Zudem zeigen einige Figuren relative Dotierungskonzentrationen durch die Angabe von „-“ oder „+‟ bei dem Dotierungstyp. Beispielsweise bedeutet „n^~“ eine Dotierungskonzentration, die kleiner ist als die Dotierungskonzentration eines „n“-Dotierungsgebiets, während ein „n⁺‟-Dotierungsgebiet eine größere Dotierungskonzentration als das „n“-Dotierungsgebiet aufweist. Das Angeben der relativen Dotierungskonzentration bedeutet jedoch nicht, dass die Dotierungsgebiete mit der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration aufweisen müssen, sofern nicht etwas anderes angegeben ist. Beispielsweise können zwei verschiedene n⁺-Dotierungsgebiete verschiedene absolute Dotierungskonzentrationen aufweisen. Das Gleiche gilt beispielsweise für ein n⁺-Dotierungsgebiet und ein p⁺-Dotierungsgebiet.
In dieser Patentschrift beschriebene spezifische Ausführungsformen betreffen Halbleiterbauelemente, insbesondere unipolare Feldeffekthalbleiterbauelemente wie etwa JFETs (Junction Field Effect Transistors). Die Halbleiterbauelemente sind typischerweise vertikale Leistungshalbleiterbauelemente.
Der Ausdruck „Leistungshalbleiterbauelement“, wie er in dieser Patentschrift verwendet wird, soll ein Halbleiterbauelement auf einem einzelnen Chip mit Hochspannungs- und/oder Hochstromschaltfähigkeiten beschreiben. Mit anderen Worten sind Leistungshalbleiterbauelemente für einen starken Strom, typischerweise im Ampere-Bereich, und/oder hohe Spannungen über 200 V, ganz besonders über 400 V und bis zu etwa 10000 V, gedacht.
In dem Kontext der vorliegenden Patentschrift soll der Ausdruck „in ohmschem Kontakt“ beschreiben, dass zwischen zwei Gebieten, Abschnitten oder Teilen eines Halbleiterbauelements durch das Halbleiterbauelement oder zwischen verschiedenen Elektroden von einem oder mehreren Bauelementen oder zwischen einer Elektrode oder einer Metallisierung und einem Abschnitt oder einem Teil des Halbleiterbauelements eine ohmsche elektrische Verbindung oder ein ohmscher Strompfad vorliegt.
Im Kontext der vorliegenden Patentschrift soll der Ausdruck „Metallisierung“ ein Gebiet oder eine Schicht mit metallischen oder fast metallischen Eigenschaften bezüglich der elektrischen Leitfähigkeit beschreiben. Eine Metallisierung kann mit einem Halbleitergebiet in Kontakt stehen, um eine Elektrode, ein Pad und/oder einen Anschluss des Halbleiterbauelements zu bilden. Die Metallisierung kann aus einem Metall wie etwa Al, Ti, W und Co bestehen, kann aber auch aus einem Material mit metallischen oder fast metallischen Eigenschaften bezüglich der elektrischen Leitfähigkeit bestehen, wie etwa hochdotiertes Poly-Si vom n-Typ oder p-Typ, TiN oder einem elektrisch leitenden Silizid wie etwa WSi₂. Die Metallisierung kann auch verschiedene elektrisch leitende Materialien enthalten, beispielsweise einen Stapel jener Materialien.
In dem folgenden Text werden Ausführungsformen bezüglich Halbleiterbauelementen hauptsächlich unter Bezugnahme auf Halbleiterbauelemente aus Siliziumcarbid (SiC) erläutert. Dementsprechend ist ein monokristallines Halbleitergebiet oder eine monokristalline Halbleiterschicht in der Regel ein monokristallines SiC-Gebiet oder eine monokristalline SiC-Schicht. Es ist jedoch zu verstehen, dass der Halbleiterkörper (40) aus einem beliebigen Halbleitermaterial bestehen kann, insbesondere einem beliebigen Halbleitermaterial mit großem Bandabstand, das sich für das Herstellen eines Halbleiterbauelements eignet. Zu Beispielen zählen elementare Halbleitermaterialien wie etwa Silizium (Si) oder Germanium (Ge), Gruppe-IV-Verbund-Halbleitermaterialien wie etwa Siliziumcarbid (SiC) oder Silizium-Germanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie etwa Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indium-Gallium- phosphid (InGaPa), Aluminium-Galliumnitrid (AlGaN), Aluminium-Indiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgallium-Indiumnitrid (AlGalnN) oder Indiumgalliumarsenidphosphid (InGaAsP) und binäre oder ternäre II-VI-Halbleitermaterialien wie etwa Cadmiumtellurid (CdTe) und Quecksilber-Cadmiumtellurid (HgCdTe), um nur einige zu nennen. Die oben erwähnten Halbleitermaterialien werden auch als Homoübergangshalbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, entsteht ein Heteroübergangshalbleitermaterial. Zu Beispielen für Heteroübergangshalbleitermaterialen zählen, ohne darauf beschränkt zu sein, Aluminiumgalliumnitrid (AlGaN), Aluminiumgalliumindiumnitrid (AlGalnN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGalnN), Indiumgalliumnitrid (InGaN)-Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN)-Galliumnitrid (GaN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumnitrid (AlGaN), Silizium-Siliziumcarbid (Si_xC_1-x) und Silizium-SiGe-Heteroübergangshalbleitermaterialien. Für Leistungshalbleiteranwendungen werden hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Falls der Halbleiterkörper (40) ein Material mit großer Bandbreite wie etwa SiC oder GaN umfasst, das eine hohe Durchschlagspannung bzw. eine hohe kritische Lawinenfeldstärke aufweist, kann die Dotierung der jeweiligen Halbleitergebiete höher gewählt werden, was den Ein-Widerstand Ron reduziert. Zudem ist der Leckstrom über in Materialien mit großem Bandabstand ausgebildete pn-Übergänge oftmals vernachlässigbar. Der Ausdruck „Halbleitermaterial mit großem Bandabstand“, wie er in dieser Patentschrift verwendet wird, soll ein Halbleitermaterial mit einem Elektronenbandabstand von etwa mindestens zwei Elektronenvolt (eV) beschreiben.
1 zeigt eine Ausführungsform eines JFET 100. Der JFET 100 enthält ein Kanalgebiet 1 eines ersten Leitfähigkeitstyps (n-Typ) und ein Kontaktgebiet 3 des ersten Leitfähigkeitstyps. Das Kontaktgebiet 3 befindet sich in ohmschem Kontakt mit einer Gatemetallisierung, so dass eine Gatespannung V_G an das Kontaktgebiet 3 angelegt werden kann. Eine größte Dotierungskonzentration des Kontaktgebiets 3 ist in der Regel höher als eine größte Dotierungskonzentration des Kanalgebiets 1.
Gemäß einer Ausführungsform ist ein potentialfreies (engl.: floating) Halbleitergebiet 2 eines zweiten Leitfähigkeitstyps (p-Typ) zwischen dem Kontaktgebiet 3 und dem Kanalgebiet 1 angeordnet bzw. grenzt an diese an. Dementsprechend ist ein erster pn-Übergang 21 zwischen dem potentialfreien Halbleitergebiet 2 und dem Kanalgebiet 1 ausgebildet, und ein zweiter pn-Übergang 32 ist zwischen dem Kontaktgebiet 3 und dem potentialfreien Halbleitergebiet 2 ausgebildet. Eine größte Dotierungskonzentration des potentialfreien Halbleitergebiets 2 ist typischerweise höher als die größte Dotierungskonzentration des Kanalgebiets 1. Weiterhin ist die größte Dotierungskonzentration des potentialfreien Halbleitergebiets 2 typischerweise niedriger als die größte Dotierungskonzentration des Kontaktgebiets 3.
Je nach dem Spannungsabfall zwischen dem Kanalgebiet 1 und dem potentialfreien Halbleitergebiet 2 erstreckt sich eine Verarmungsschicht des ersten pn-Übergangs 21 in das Kanalgebiet 1. Die Verarmungsschicht, die auch als ein Raumladungsgebiet bezeichnet werden kann, erstreckt sich ebenfalls typischerweise in das potentialfreie Halbleitergebiet 2, jedoch wegen einer höheren größten Dotierkonzentration des potentialfreien Halbleitergebiets 2 im Vergleich zu dem Kanalgebiet 1 in einem viel geringeren Ausmaß. Der Fluss elektrischer Ladungen (Elektronen) von einem Sourcegebiet 5 des ersten Leitfähigkeitstyps (n⁺-Typ) durch das Kanalgebiet 1 und zu einem Draingebiet 7 des ersten Leitfähigkeitstyps (n⁺-Typ) des JFET 100 kann durch Ändern der Größe und/oder Geometrie der Verarmungsschicht des ersten pn-Übergangs 21 durch Anlegen entsprechender Spannungen zwischen dem Kontaktgebiet 3 und dem Kanalgebiet 1 gesteuert werden. Dementsprechend bilden das potentialfreie Halbleitergebiet 2 und das Kontaktgebiet 3 typischerweise ein Gategebiet bzw. eine Gatesteuerelektrode. Gleichermaßen bilden das Sourcegebiet 5 und das Draingebiet 7 typischerweise eine Sourceelektrode bzw. eine Drainelektrode. Wenn der Spannungsabfall zwischen dem Kanalgebiet 1 und dem potentialfreien Halbleitergebiet oder dem Gategebiet 2 einen Schwellwert übersteigt, der hauptsächlich von der Geometrie und dem Dotierungsprofil des Kanalgebiets 1 abhängt, wird mindestens ein Abschnitt 14 des Kanalgebiets 1 vollständig verarmt, so dass im Wesentlichen kein Strom von dem Sourcegebiet 5 zu dem Draingebiet 7 fließen kann. Dieser Zustand des JFET 100 wird als der Aus-Zustand bezeichnet. Die Ausdrücke „verarmt“ und „vollständig verarmt“ sollen beschreiben, dass ein Halbleitergebiet im Wesentlichen keine freien Ladungsträger umfasst.
Bei dem in 1 dargestellten Ausführungsbeispiel entspricht der Aus-Zustand einer Verarmungsschicht, die sich von dem dargestellten oberen Abschnitt 21a zu dem unteren Abschnitt 21b des ersten pn-Übergangs 21 erstreckt. Wenn sich die Verarmungsschichten des gezeigten oberen Abschnitts 21a und des unteren Abschnitts 21b des ersten pn-Übergangs 21 nicht vereinigen, befindet sich der JFET 100 in einem leitenden oder Ein-Zustand. Dementsprechend kann der JFET 100 als ein Feldeffekthalbleiterschalter betrieben werden.
Gemäß einer Ausführungsform ist der JFET 100 konfiguriert zum Speichern überschüssiger Elektronen, das heißt eines Überschusses an Minoritätsladungsträgern des potentialfreien Halbleitergebiets 2, in dem potentialfreien Halbleitergebiet 2, so dass der Abschnitt 14 des Kanalgebiets 1 in dem Aus-Zustand des JFET 100 verarmt ist. Um sicherzustellen, dass die Ladungsträger eingefangen bleiben, wird typischerweise kein ohmscher Strompfad zwischen dem potentialfreien Halbleitergebiet 2 und anderen Halbleitergebieten des JFET 100 bereitgestellt. Dementsprechend bildet der JFET 100 typischerweise einen normalerweise ausgeschalteten JFET. Wenn zum Ausbilden des JFET 100 ein Halbleitermaterial mit großem Bandabstand wie etwa SiC oder GaN verwendet wird, können überschüssige Ladungen viele Jahre lang oder sogar viele tausende Jahre lang bei Raumtemperatur in dem potentialfreien Halbleitergebiet 2 gespeichert werden. Dies ist auf den extrem niedrigen Leckstrom über pn-Übergänge von Halbleitermaterialien mit großem Bandabstand zurückzuführen. Deshalb wird das potentialfreie Halbleitergebiet 2 hier auch als ein ladungsspeicherndes Gategebiet bezeichnet.
Gemäß einer Ausführungsform bildet das Kontaktgebiet 3 einen zweiten pn-Übergang 32 mit dem potentialfreien Halbleitergebiet 2. Eine größte Dotierungskonzentration des Kontaktgebiets 3 ist typischerweise ebenfalls größer als die größte Dotierungskonzentration des Kanalgebiets 1. Das Anordnen des potentialfreien Halbleitergebiets 2 zwischen zwei Halbleitergebieten (1, 3) des entgegengesetzten Dotierungstyps stellt sicher, dass etwaige überschüssige Minoritätsladungen (Elektronen) für ausreichend lange Zeiten in dem potentialfreien Halbleitergebiet 2 eingefangen werden - zumindest wenn keine externen Spannungen an das JFET 100 angelegt werden. Dies ist auf die umgekehrte Vorspannung von beiden pn-Übergängen 21 und 32 unter diesen Bedingungen zurückzuführen. Dementsprechend kann das potentialfreie Halbleitergebiet 2 des JFET 100 bereits während der Herstellung oder während des Testens geladen werden und somit als ein normalerweise ausgeschaltetes Halbleiterbauelement geliefert werden.
Typischerweise enthält der JFET 100 weiterhin eine Gatemetallisierung in ohmschem Kontakt mit dem Kontaktgebiet 3, wobei eine Sourcemetallisierung in ohmschem Kontakt mit dem Sourcegebiet 5 in der Regel eine Sourceelektrode bildet, und wobei eine Drainmetallisierung in ohmschem Kontakt mit dem Draingebiet 7 in der Regel eine Drainelektrode bildet, um eine Gatespannung V_G , eine Sourcespannung V_S bzw. eine Drainspannung V_D an den JFET 100 anzulegen. Diese Metallisierungen sind lediglich zur Erleichterung der Darstellung in 1 nicht gezeigt.
2 zeigt eine Ausführungsform des JFET 100 in einem Lademodus. Ein positiver Spannungsabfall zwischen dem Kontaktgebiet 3 und dem Kanalgebiet 1 kann zum Laden des potentialfreien Halbleitergebiets 2 vom p-Typ mit Elektronen verwendet werden. Beispielsweise kann eine positive Gatespannung V_G von etwa 10 V bis etwa 20 V an das Kontaktgebiet 3 angelegt werden, während das Kanalgebiet 1 auf Masse gehalten wird, indem Masse an das Sourcegebiet 5 bzw. das Draingebiet 7 angelegt wird (V_S = V_D =0 V). In diesem Fall ist der zweite pn-Übergang 32 in Sperrrichtung vorgespannt und der erste pn-Übergang 21 in Durchlassrichtung vorgespannt mit einer Spannung, die höher ist als die Durchlassspannung U_F des ersten pn-Übergangs 21. Dementsprechend können Elektronen von dem Kanalgebiet 1 in das potentialfreie Halbleitergebiet 3 fließen und werden hier akkumuliert, wie durch die gestrichelten Pfeile angegeben. Dadurch wird das potentialfreie Halbleitergebiet 3 vom p-Typ negativ geladen.
Wenn das Sourcegebiet 5, das Draingebiet 7 und das Kontaktgebiet 3 danach auf das gleiche Potential gesetzt werden, indem beispielsweise die Gatespannung V_G auf Masse reduziert wird, sind beide pn-Übergänge 21, 32 aufgrund der negativen Ladung des potentialfreien Halbleitergebiets 2 in Sperrrichtung vorgespannt. Dementsprechend werden Elektronen in dem potentialfreien Halbleitergebiet 2 eingefangen, was dadurch negativ geladen bleibt. Weiterhin verursacht die negative überschüssige Ladung des potentialfreien Halbleitergebiets 2 eine Verarmung des Kanalgebiets 1. Das Kontaktgebiet 3 kann teilweise verarmt werden, aber aufgrund der höheren Dotierungskonzentration im Vergleich zu dem Kanalgebiet 1 in einem viel geringeren Ausmaß. Dementsprechend wird ein Raumladungsgebiet 14 in dem Kanalgebiet 1 ausgebildet, so dass der niederohmige Strompfad zwischen dem Sourcegebiet 5 und dem Draingebiet 7 unterbrochen ist und sich der JFET 100 in dem Aus-Zustand befindet, der in 1 dargestellt ist.
Das Menge der negativen überschüssigen Ladung zur Speicherung in dem potentialfreien Halbleitergebiet 3, um einen normalerweise ausgeschalteten Betrieb des JFET 100 sicherzustellen, kann bezüglich der Verarmungskapazität (engl.: depletion capacitance) C₁ des ersten pn-Übergangs 21 ausgedrückt werden. Die Verarmungskapazität eines pn-Übergangs hängt hauptsächlich von der Fläche des pn-Übergangs, dem Spannungsabfall zwischen den beiden den pn-Übergang bildenden Halbleitergebieten und den Dotierungskonzentrationen bzw. dem Dotierungsprofil der beiden Halbleitergebiete ab. Der Ausdruck „Verarmungskapazität“, wie er in dieser Patentschrift verwendet wird, soll die Verarmungskapazität eines pn-Übergangs beschreiben, der an ein Kanalgebiet mit kleinstem Spannungsabfall angrenzt, um ein Abklemmen des leitenden Pfads durch das Kanalgebiet sicherzustellen. Gleichermaßen soll der Ausdruck „spezifische Verarmungskapazität“, wie er in dieser Patentschrift verwendet wird, die Verarmungskapazität pro Fläche beschreiben, insbesondere die mittlere Verarmungskapazität pro Fläche, eines pn-Übergangs, der an ein Kanalgebiet bei kleinstem Spannungsabfall angrenzt, um ein Abklemmen des leitenden Pfads durch das Kanalgebiet sicherzustellen.
Um den in 1 gezeigten JFET 100 in den leitenden Ein-Zustand zurückzuschalten, muss wieder ein ausreichend hoher positiver Spannungsabfall zwischen dem Kontaktgebiet 3 und dem Kanalgebiet 1 angelegt werden. Beispielsweise kann eine Gatespannung V_G , die um etwa 10 V oder 20 V höher ist als die an das Draingebiet 7 angelegte Spannung V_D , an das Kontaktgebiet 3 angelegt werden. Dementsprechend werden positive Gegenladungen in dem Kontaktgebiet 3 ausgebildet, die die eingefangenen Elektronen in dem potentialfreien Halbleitergebiet 2 mindestens teilweise kompensieren. Folglich sind in dem Raumladungsgebiet 14 des Kanalgebiets 1 vorgesehene positive Gegenladungen nicht länger erforderlich oder mindestens in einem viel geringeren Ausmaß. Dies wiederum führt zu einem Schrumpfen des Raumladungsgebiets 14 bzw. erneuten Fluten des Kanalgebiets 1 mit Elektronen, so dass zwischen dem Sourcegebiet 5 und dem Draingebiet 7 wieder ein leitender Kanal ausgebildet wird. Der JFET 100 befindet sich jetzt in dem Ein-Zustand. Der Ein-Zustand kann der Darstellung von 2 entsprechen, wobei aber Elektronen von dem Sourcegebiet 5 zu dem Draingebiet 7 fließen. Ein etwaiger Verlust an überschüssigen Elektronen des potentialfreien Halbleitergebiets 2 während des Aus-Zustands des JFET 100, selbst wenn an den JFET 100 keine Spannungen angelegt werden, beispielsweise aufgrund kosmischer Strahlung und/oder eines kleinen Leckstroms über den pn-Übergang 21, 32, kann in dem Ein-Zustand durch über den in Durchlassrichtung vorgespannten ersten pn-Übergang 21 fließende Elektronen kompensiert werden.
Der JFET 100 kann auch als ein normalerweise ausgeschalteter JFET beschrieben werden, der konfiguriert ist zum Speichern eines Überschusses an Minoritätsladungsträgern (Elektronen) des Gategebiets 2 in dem Gategebiet 2, so dass das Kanalgebiet 1 in einem Aus-Zustand des normalerweise ausgeschalteten JFET verarmt ist. Wenn der JFET 100 als ein JFET mit großem Bandabstand ausgebildet ist, beispielsweise ein SiC-JFET, können die überschüssigen Ladungen (Elektronen für n-Kanal-JFETs) ohne substantiellen Verlust über viele Jahre gespeichert werden. Dementsprechend können diese Bauelemente als normalerweise ausgeschaltete Halbleiterbauelemente geliefert werden.
Je nach der Anwendung kann der JFET 100 auch als ein Si-JFET ausgebildet werden. Ein derartiger Si-JFET kann beispielsweise als normalerweise ausgeschalteter Schalter in Logikschaltungen verwendet werden, die beispielsweise auf etwa 100 K abgekühlt werden können, um den Leckstrom zu reduzieren. Außerdem führt das Herunterkühlen auf etwa 100 K zu einer Reduktion des Kanalwiderstands eines Si-JFET um etwa eine Größenordnung.
Gemäß einer Ausführungsform wird der Widerstand des Kanalgebiets 1 durch zwei antiseriell geschaltete Dioden gesteuert, die zwischen dem Kontaktgebiet 3 und dem potentialfreien Halbleitergebiet 2 (n⁺p⁺-Diode) und zwischen dem potentialfreien Halbleitergebiet 2 und dem Kanalgebiet 1 (p⁺n-Diode) ausgebildet sind. Der resultierende parasitäre n⁺p⁺n-Bipolartransistor weist typischerweise eine stark dotierte Basis auf, die durch das potentialfreie Halbleitergebiet 2 gebildet wird und somit für den Bauelementbetrieb unkritisch ist.
Ein ähnliches Bauelement, aber mit entgegengesetzten Dotierungsrelationen, wie in 1 und 2 gezeigt, kann ebenfalls bereitgestellt werden. Bei diesen Ausführungsformen sind positive überschüssige Ladungen (Löcher) in einem potentialfreien Halbleitergebiet 2 vom n⁺-Typ gefangen. Das Laden des potentialfreien Halbleitergebiets 2 von n-Typ und das Öffnen eines leitenden Strompfads durch das angrenzende Kanalgebiet 1 vom p-Typ werden dadurch erreicht, dass eine negative Spannung zwischen dem potentialfreien Halbleitergebiet 2 vom n-Typ und dem Kanalgebiet 1 vom p-Typ angelegt wird.
Gemäß einer Ausführungsform ist eine Verarmungskapazität C₂ des zwischen dem potentialfreien Halbleitergebiet 2 und dem Kontaktgebiet 3 ausgebildeten zweiten pn-Übergangs 32 größer als die Verarmungskapazität C₁ des ersten pn-Übergangs 21. Der JFET 100 kann deshalb auch als ein normalerweise ausgeschalteter JFET mit einer Gateelektrodenstruktur 2, 3 mit einem integrierten kapazitiven Element einer Kapazität C₂ beschrieben werden, die größer ist als eine Verarmungskapazität C₁ eines zwischen der Gateelektrodenstruktur 2, 3 und dem Kanalgebiet 1 ausgebildeten pn-Übergangs 21.
Bei den in 1 und 2 gezeigten Ausführungsbeispielen ist eine Fläche des ersten pn-Übergangs 21 geringfügig größer als eine Fläche des zweiten pn-Übergangs 32. Typischerweise ist die spezifische Verarmungskapazität des zweiten pn-Übergangs 32 größer als die spezifische Verarmungskapazität des ersten pn-Übergangs 21, so dass die Verarmungskapazität C₂ des zweiten pn-Übergangs 32 größer ist als die Verarmungskapazität C₁ des ersten pn-Übergangs 21.
Die Verarmungskapazität C₂ des zweiten pn-Übergangs 32 ist typischerweise um einen Faktor von 10 oder mehr größer als die Verarmungskapazität C₁ . Typischerweise ist die spezifische Verarmungskapazität des zweiten pn-Übergangs 32 um einen Faktor von 10 oder mehr größer als die spezifische Verarmungskapazität des ersten pn-Übergangs 21. Dies kann durch entsprechende Dotierungsrelationen erreicht werden und stellt sicher, dass genügend Gegenladungen leicht in dem Kontaktgebiet 3 bereitgestellt werden können.
In einem Blockiermodus bzw. Sperrmodus des JFET 100 mit einem nichtleitenden Kanalgebiet 1 (Aus-Zustand) und einem angelegten Spannungsabfall zwischen dem Draingebiet 7 und dem Sourcegebiet 5 (V_D-V_S>0), wird zudem möglicherweise ein Teil der eingefangenen Elektronen in dem potentialfreien Halbleitergebiet 2 je nach Geometrie und angelegten Spannungen positive Gegenladungen in dem Draingebiet 7 kompensieren müssen. Wegen der höheren Kapazität C₂ des zweiten pn-Übergangs 32 im Vergleich zu der Kapazität C₁ des ersten pn-Übergangs 21 ist typischerweise nur eine geringfügige Erhöhung der Gatespannung V_G erforderlich, um das potentialfreie Halbleitergebiet 2 mit den zusätzlichen Elektronen zu laden, um Gegenladungen des Draingebiets 7 im Blockiermodus zu kompensieren.
Der JFET 100 kann elektronisch als ein normalerweise ausgeschalteter JFET mit zwei kapazitiven Elementen beschrieben werden, die verschiedene Kapazitäten C₁ und C₂ aufweisen und zwischen dem Kanalgebiet 1 und einer Gatemetallisierung bzw. einem Gateanschluss in Reihe geschaltet sind, um die Gatespannung V_G anzulegen. Bei dem in 1 und 2 gezeigten Ausführungsbeispiel werden die beiden kapazitiven Elemente durch die Verarmungsschichten des ersten pn-Übergangs 21 und des zweiten pn-Übergangs 32 gebildet. Typischerweise ist die Kapazität C₂ des kapazitiven Elements, das direkt mit dem Gateanschluss verbunden ist, größer als die Kapazität C₁ , die durch den pn-Übergang 21 zwischen dem potentialfreien Halbleitergebiet 2 und dem Kanalgebiet 1 gebildet wird. Wie unter Bezugnahme auf 3 beschrieben werden wird, kann das kapazitive Element, das direkt mit dem Gateanschluss verbunden ist, auch als ein Kondensator ausgebildet sein.
3 zeigt eine Ausführungsform eines JFET 200. Der JFET 200 ist ähnlich dem in 1 und 2 gezeigten JFET 100. Anstatt eines Kontaktgebiets jedoch, das einen pn-Übergang mit einem Gategebiet bildet und das mit einer Gatemetallisierung in ohmschem Kontakt steht, ist ein Kondensator 13 zwischen eine Gateelektrode und das Gategebiet des JFET 200 geschaltet.
Der Kondensator 13 enthält typischerweise eine erste Elektrode 17 in ohmschem Kontakt mit dem potentialfreien Halbleitergebiet 2, typischerweise ein Gategebiet bildend, eine zweite Elektrode 19 und ein dielektrisches Gebiet 18, zwischen der ersten Elektrode 17 und der zweiten Elektrode 19 angeordnet. Die erste Elektrode 17 bildet typischerweise eine potentialfreie Gateelektrode. Die zweite Elektrode 19 bildet typischerweise eine Gateelektrode und kann mit einem Gateanschluss in ohmschem Kontakt stehen.
Ähnlich wie unter Bezugnahme auf 2 erläutert, kann das potentialfreie Halbleitergebiet 2 negativ geladen werden, indem eine positive Spannungsdifferenz zwischen der Gateelektrode 19 und dem Kanalgebiet 1 angelegt wird, beispielsweise durch Anlegen von 10 V oder 20 V an die Gateelektrode 19, während das Sourcegebiet 5 und das Draingebiet 7 auf Massepotential gehalten werden. Dies führt zu dem Laden der ersten Elektrode 17 des Kondensators 13 mit Elektronen durch den in Durchlassrichtung vorgespannten pn-Übergang 21. Danach wird die Gatespannung V_G in der Regel auf Masse gelegt, so dass überschüssige Elektronen in der ersten Elektrode 17 bzw. dem potentialfreien Halbleitergebiet 2 gefangen bleiben. Dies führt zu der Ausbildung eines Raumladungsgebiets 14, so dass ein niederohmiger Strompfad zwischen dem Sourcegebiet 5 und dem Draingebiet 7 unterbrochen wird. Das Halbleiterbauelement 200 befindet sich nun in dem Aus-Zustand.
Typischerweise ist der JFET 200 ein Halbleiterbauelement mit großem Bandabstand. Dementsprechend lassen sich überschüssige Ladungen typischerweise für mindestens viele Jahre in dem potentialfreien Halbleitergebiet 2 in einem Ausmaß speichern, das den Aus-Zustand sicherstellt. Der normalerweise ausgeschaltete JFET 200 kann deshalb in dem Aus-Zustand sicher an Kunden ausgeliefert werden.
Durch erneutes Anlegen einer positiven Spannungsdifferenz zwischen der Gateelektrode 19 und dem Kanalgebiet 1 wird das Halbleiterbauelement 200 in den leitenden Ein-Zustand umgeschaltet, da in dem potentialfreien Halbleitergebiet 2 gespeicherte überschüssige Elektronen durch positive Gegenladungen auf der Gateelektrode 19 mindestens teilweise kompensiert bzw. angezogen werden. Zudem kann ein etwaiger Verlust an überschüssigen Elektronen in dem potentialfreien Halbleitergebiet 2 in dem Ein-Zustand durch Elektronen kompensiert werden, die den in Durchlassrichtung vorgespannten pn-Übergang 21 kreuzen.
Gemäß einer Ausführungsform ist eine Kapazität C₂ des Kondensators 13 typischerweise um einen Faktor von 10 oder mehr größer als die Verarmungskapazität C₁ des ersten pn-Übergangs 21.
Gemäß einer Ausführungsform enthält der Kondensator 13 ein zwischen der ersten Elektrode 17 und der Gateelektrode 19 angeordnetes ONO-Dielektrikumsgebiet 18, d.h. ein Oxid-Nitrid-Oxid-Dielektrikumsgebiet. Das ONO-Dielektrikumsgebiet 18 enthält einen Stapel aus drei Schichten SiO₂ - SiN - SiO₂. ONO-Dielektrikumsgebiete können mit hoher Präzision und einer ausreichend hohen effektiven Dielektrizitätskonstanten hergestellt werden.
Die erste Elektrode 17 und die zweite Elektrode 19 können als jeweilige Metallisierungen ausgebildet werden. Bei diesen Ausführungsformen können die erste Elektrode 17 und die zweite Elektrode 19 auch als eine potentialfreie Gatemetallisierung 17 bzw. Gatemetallisierung 19 bezeichnet werden. Typischerweise werden die erste Elektrode 17 und die zweite Elektrode 19 als hochdotierte Polysiliziumgebiete ausgebildet. Die erste Elektrode 17 kann auf und in ohmschem Kontakt mit dem potentialfreien Halbleitergebiet 2 angeordnet werden, beispielsweise direkt auf dem potentialfreien Halbleitergebiet 2. Dadurch wird der Kondensator 13 monolithisch in den JFET 200 integriert. Bei dieser Ausführungsform kann der JFET 200 auch als ein normalerweise ausgeschalteter JFET mit einer Gateelektrodenstruktur 2, 13 mit einem integrierten kapazitiven Element 13 mit einer Kapazität C₂ beschrieben werden, die größer ist als eine Verarmungskapazität C₁ eines zwischen der Gateelektrodenstruktur 2, 31 und einem Kanalgebiet 1 ausgebildeten pn-Übergangs 21.
Gemäß einer Ausführungsform wird der Kondensator 13 ohne die in 3 gezeigte erste Elektrode 17 ausgebildet. Bei dieser Ausführungsform bildet das Kondensatordielektrikumsgebiet 18, beispielsweise als ein ONO-Dielektrikumsgebiet ausgebildet, eine Halbleiter-Isolator-Grenzfläche mit dem potentialfreien Halbleitergebiet 2. Entsprechend bildet das potentialfreie Halbleitergebiet 2 auch eine potentialfreie Gateelektrode des Kondensators 13.
Normalerweise ausgeschaltete JFETs 100, 200, schematisch in 1 bis 3 gezeigt, können als planare Halbleiterbauelemente oder als vertikale Halbleiterbauelemente ausgebildet werden, insbesondere als vertikale Leistungshalbleiterbauelemente. Nachfolgend werden Ausführungsformen von vertikalen Halbleiterbauelementen erläutert.
4 zeigt schematisch eine Ausführungsform eines normalerweise ausgeschalteten Halbleiterschalters 110 in einem Schnitt eines vertikalen Querschnitts. Der Halbleiterschalter 110 ist ähnlich dem in 1 und 2 gezeigten Halbleiterbauelement 100 und kann ebenfalls als ein normalerweise ausgeschalteter JFET betrieben werden, typischerweise als ein normalerweise ausgeschalteter Leistungs-JFET. Der Halbleiterschalter 110 enthält jedoch eine Sourcemetallisierung 10 und eine Gatemetallisierung 12, die auf einer horizontalen Hauptoberfläche 15 eines Wafers oder Substrats ausgebildet sind, der oder das einen Halbleiterkörper 40 bildet. Die normale Richtung e_n der horizontalen Hauptoberfläche 15 verläuft im Wesentlichen parallel zu der vertikalen Richtung. Weiterhin ist eine Drainmetallisierung 11 gegenüber der Gatemetallisierung 12 auf einer hinteren Oberfläche 16 angeordnet. Dementsprechend ist der Halbleiterschalter 110 ein vertikales Halbleiterbauelement.
Typischerweise entspricht der dargestellte Schnitt von 4 einer von mehreren Einheitszellen in einem aktiven Bereich des Halbleiterschalters 110. Dementsprechend ist der Halbleiterschalter 110 typischerweise ein Leistungshalbleiterbauelement.
Der Halbleiterkörper 40 kann ein einzelnes monokristallines Volumenmaterial sein. Es ist auch möglich, dass der Halbleiterkörper 40 ein monokristallines Volumenmaterial 20 und mindestens eine darauf ausgebildete Epitaxialschicht 30 enthält. Die Verwendung von Epitaxialschichten 30 liefert mehr Freiheit beim Zuschneiden der Hintergrunddotierung des Materials, da die Dotierungskonzentration während der Abscheidung der Epitaxialschicht(en) eingestellt werden kann.
Gemäß einer Ausführungsform enthält der Halbleiterkörper 40 ein Kanalgebiet 1 vom n-Typ, ein Kontaktgebiet 3 von n⁺-Typ in ohmschem Kontakt mit der Gatemetallisierung 12 und ein potentialfreies Halbleitergebiet 2 vom p⁺-Typ, das zwischen dem Kontaktgebiet 3 und dem Kanalgebiet 1 angeordnet ist. Das Kontaktgebiet 3 und das potentialfreie Halbleitergebiet 2 können sich zu der horizontalen Hauptoberfläche 15 erstrecken. Ein erster pn-Übergang 21 ist zwischen dem Kanalgebiet 1 und dem potentialfreien Halbleitergebiet 2 ausgebildet. Ein zweiter pn-Übergang 32 ist zwischen dem Kontaktgebiet 3 und dem potentialfreien Halbleitergebiet 2 ausgebildet.
Bei dem in 4 gezeigten Ausführungsbeispiel enthält der Halbleiterkörper 40 weiterhin in dem gezeigten vertikalen Querschnitt zwei weitere Halbleitergebiete 6 vom p-Typ in ohmschem Kontakt mit der Sourcemetallisierung 10, beispielsweise über jeweilige Kontakthalbleitergebiete 4 vom p⁺-Typ. Die beiden weiteren Halbleitergebiete 6 vom p-Typ sind spiegelsymmetrisch bezüglich einer zentralen vertikalen Spiegelachse durch den in 4 gezeigten Schnitt bei und unter dem Kanalgebiet 1 angeordnet. In einem Aus-Zustand des Halbleiterschalters 110 ist mindestens ein oberer Abschnitt 14 des Kanalgebiets 1 zwischen den beiden weiteren Halbleitergebieten 6 vom p-Typ und dem potentialfreien Halbleitergebiet 2 verarmt und bildet ein Raumleitungsgebiet 14. Dies ist auf die gespeicherten überschüssigen Elektronen in dem potentialfreien Halbleitergebiet 2 zurückzuführen.
Das Laden des potentialfreien Halbleitergebiets 2 und das Schalten des Halbleiterschalters 110 in den Ein-Zustand erfolgt durch Anlegen eines ausreichend großen Spannungsabfalls zwischen dem Kontaktgebiet 3 (Sourcemetallisierung 12) und dem Kanalgebiet 1 ähnlich wie unter Bezugnahme auf 1 und 2 beschrieben. Beispielsweise kann zu diesen Zwecken eine Spannungsdifferenz von etwa 10 V bis etwa 20 V zwischen der Gatemetallisierung 12 und der Sourcemetallisierung 10 angelegt werden. Die Sourcemetallisierung 10 befindet sich in ohmschem Kontakt mit den Sourcegebieten 5 vom n⁺-Typ, die in dem dargestellten vertikalen Querschnitt bezüglich der zentralen vertikalen Spiegelachse spiegelsymmetrisch an das Kanalgebiet 1 angrenzen.
Gemäß einer Ausführungsform enthält der Halbleiterkörper 40 weiterhin ein Driftgebiet 9 vom n-Typ, das an das Kanalgebiet 1 angrenzt. Die größten Dotierungskonzentrationen des Driftgebiets 9 und des Kanalgebiets 1 können je nach der Anwendung verschieden oder gleich sein. Das Driftgebiet 9 ist unter den beiden weiteren Halbleitergebieten 6 vom p-Typ und dem Kanalgebiet 1 angeordnet. Der ohmsche Kontakt zwischen dem Driftgebiet 9 und der Drainmetallisierung 11 wird typischerweise durch ein Draingebiet 7 von n⁺-Typ bereitgestellt.
In einem Blockiermodus des Halbleiterschalters 110 schirmen die beiden weiteren Halbleitergebiete 6 vom p-Typ das potentialfreie Halbleitergebiet 2 mindestens teilweise gegenüber positiven Ladungen der Drainmetallisierung 11 bzw. des Draingebiets 7 ab. Dementsprechend müssen weniger überschüssige Ladungen in dem potentialfreien Halbleitergebiet 2 gespeichert werden, um in dem Blockiermodus Ladungen der Drainmetallisierung 11 bzw. des Draingebiets 7 zu kompensieren.
Ähnlich wie unter Bezugnahme auf 1 und 2 beschrieben, weist der erste pn-Übergang 21 des Halbleiterschalters 110 eine Verarmungskapazität auf, die typischerweise niedriger ist als eine Verarmungskapazität des zweiten pn-Übergangs 32. Dementsprechend können nichtabgeschirmte positive Ladungen der Drainmetallisierung 11 bzw. des Draingebiets 7 leicht dadurch kompensiert werden, dass mehr Elektronen in dem potentialfreien Halbleitergebiet 2 gespeichert werden, indem eine nur geringfügig erhöhte Gatespannung V_G angelegt wird. Typischerweise ist eine spezifische Verarmungskapazität des zweiten pn-Übergangs 32 um beispielsweise einen Faktor von 10 oder mehr größer als eine spezifische Verarmungskapazität des ersten pn-Übergangs 21.
4 stellt nur eine typische Querschnittsansicht dar. Andere Querschnittsansichten des Halbleiterbauelements 110 können ähnlich sein, wenn beispielsweise die dargestellten Halbleitergebiete in einer Richtung, die senkrecht zu dem gezeigten Querschnitt verläuft, im Wesentlichen stabförmig sind. Es ist jedoch auch möglich, dass das Kanalgebiet 1, das potentialfreie Halbleitergebiet 2 und das Kontaktgebiet 3 im Wesentlichen scheibenförmig sind und dass die Kontakthalbleitergebiete 4 vom p⁺-Typ, die Sourcegebiete 5 und die weiteren Halbleitergebiete 6 vom p-Typ jeweiligen einzeln angeschlossenen, beispielweise ringförmigen, Halbleitergebieten entsprechen.
5 zeigt schematisch eine Ausführungsform eines normalerweise ausgeschalteten Halbleiterschalters 120 in einem Schnitt eines vertikalen Querschnitts. Der Halbleiterschalter 120 ist ähnlich dem in 4 gezeigten Halbleiterbauelement 110 und kann auch als ein JFET betrieben werden. Der Halbleiterschalter 120 enthält jedoch in dem gezeigten vertikalen Querschnitt zwei spiegelsymmetrisch angeordnete potentialfreie Halbleitergebiete 2 vom p⁺-Typ, die jeweils ein jeweiliges Kontaktgebiet 3 vom n⁺-Typ in ohmschem Kontakt mit der Gatemetallisierung enthalten. Der Übersichtlichkeit halber sind die Gatemetallisierung und die Sourcemetallisierung in 5 nicht gezeigt, nur die Kontakte zu dem Sourcepotential V_S bzw. dem Gatepotential V_G sind als Verbindungslinien gezeigt. Weiterhin sind Kontakthalbleitergebiete vom p⁺-Typ, die zum Kontaktieren der Sourcemetallisierung und der beiden weiteren Halbleitergebiete 6 vom p⁺-Typ verwendet werden, in 5 nicht gezeigt. Die Kontakthalbleitergebiete vom p⁺-Typ können beispielsweise in einem anderen vertikalen Querschnitt ausgebildet sein.
Gemäß einer Ausführungsform ist ein Abschirmungsgebiet 8 vom p-Typ oder vom p⁺-Typ zwischen den beiden potentialfreien Halbleitergebieten 2 angeordnet. Das Abschirmungsgebiet 8 steht in ohmschem Kontakt mit der Sourcemetallisierung und schirmt die potentialfreien Halbleitergebiete 2 gegenüber positiven Ladungen der Drainmetallisierung 11 bzw. des Draingebiets 7 in dem Blockiermodus des Halbleiterschalters 120 ab.
Ähnlich wie unter Bezugnahme auf 4 beschrieben, können die beiden gezeigten potentialfreien Halbleitergebiete 2 und die beiden gezeigten Kontaktgebiete 3 einem einzeln angeschlossenen, beispielsweise ringförmigen, potentialfreien Halbleitergebiet 2 bzw. einem einzeln angeschlossenen Kontaktgebiet 3 entsprechen. Bei dieser Ausführungsform kann das Abschirmungsgebiet 8 vom p-Typ oder p⁺-Typ im Wesentlichen scheibenförmig sein.
6 zeigt schematisch eine Ausführungsform eines normalerweise ausgeschalteten Halbleiterschalters 130 in einem Schnitt eines vertikalen Querschnitts. Der Halbleiterschalter 130 ist ähnlich dem in 4 gezeigten Halbleiterbauelement 110 und kann ebenfalls als ein JFET betätigt werden. Der Halbleiterschalter 130 enthält jedoch in dem gezeigten vertikalen Querschnitt drei potentialfreie Halbleitergebiete 2 vom p⁺-Typ, von denen jedes ein jeweiliges Kontaktgebiet 3 vom n⁺-Typ in ohmschem Kontakt mit der Gatemetallisierung aufweist. Der Übersichtlichkeit halber sind die Gatemetallisierung und die Sourcemetallisierung in 6 nicht gezeigt, nur die Kontakte zu dem Sourcepotential V_S bzw. Gatepotential V_G sind als Verbindungslinien gezeigt. Weiterhin ist das Kanalgebiet 1 im Wesentlichen zwischen benachbarten potentialfreien Halbleitergebieten 2 ausgebildet. Wegen der gespeicherten überschüssigen Elektronen in den potentialfreien Halbleitergebieten 2 sind mindestens Abschnitte des Kanalgebiets 1 zwischen benachbarten potentialfreien Halbleitergebieten 2 verarmt und bilden jeweilige Raumladungsgebiete, so dass der Halbleiterschalter 130 ein normalerweise ausgeschaltetes Halbleiterbauelement ist.
Der Halbleiterschalter 130 kann anstelle der in dem vertikalen Querschnitt von 6 gezeigten drei potentialfreien Halbleitergebiete 2 vom p⁺-Typ auch nur zwei potentialfreie Halbleitergebiete 2 vom p⁺-Typ oder mehr als drei potentialfreie Halbleitergebiete 2 vom p⁺-Typ enthalten.
Weiterhin können die potentialfreien Halbleitergebiete 2, die in 6 voneinander beabstandet sind, einfach verbunden sein. Dies gilt auch für die Kontaktgebiete 3. Bei diesen Ausführungsformen entsprechen die in 6 gezeigten Sourcegebiete 5 typischerweise getrennten Sourcegebieten. Es ist jedoch auch möglich, dass die Sourcegebiete 5, die in 6 voneinander beabstandet sind, einfach verbunden sind und dass die potentialfreien Halbleitergebiete 2 und die Kontaktgebiete 3 als jeweilige getrennte Halbleitergebiete ausgebildet sind.
Gemäß einer Ausführungsform sind ein oder mehrere Abschirmungsgebiete 8 vom p-Typ oder p⁺-Typ in dem Driftgebiet 9 angeordnet, so dass sich das eine oder die mehreren Abschirmungsgebiete 8 in einer horizontalen Projektion mit jeweiligen potentialfreien Halbleitergebieten 2 überlappen. Wie durch die strichgepunktete Linie angegeben, stehen das eine oder die mehreren Abschirmungsgebiete 8 in ohmschem Kontakt mit der Sourcemetallisierung. Dementsprechend sind die potentialfreien Halbleitergebiete 2 in einem Blockiermodus des Halbleiterschalters 130 gegenüber positiven Ladungen der Drainmetallisierung 11 bzw. des Draingebiets 7 abgeschirmt.
7 zeigt schematisch eine Ausführungsform eines normalerweise ausgeschalteten Halbleiterschalters 210 in einem Schnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 210 ist ähnlich dem in 3 gezeigten Halbleiterbauelement 200 und kann ebenfalls als ein normalerweise ausgeschalteter JFET betrieben werden, typischerweise als ein normalerweise ausgeschalteter Leistungs-JFET. Der Halbleiterschalter 210 enthält jedoch eine eine Gateelektrode bildende Gatemetallisierung und eine Sourcemetallisierung, die typischerweise auf einer horizontalen Hauptoberfläche 15 eines Halbleiterkörpers 40 angeordnet sind, wie durch Leitungen zum Sourcepotential V_S bzw. Gatepotential V_G angegeben. Der Übersichtlichkeit halber sind die Gatemetallisierung und die Sourcemetallisierung in 7 nicht gezeigt, nur die Kontakte zu dem Sourcepotential V_S bzw. dem Gatepotential V_G sind als Verbindungsleitungen gezeigt. Eine Drainmetallisierung 11 ist gegenüber der Gateelektrode auf einer hinteren Oberfläche 16 angeordnet. Dementsprechend ist der Halbleiterschalter 210 ein vertikales Halbleiterbauelement.
Gemäß einer Ausführungsform enthält der Halbleiterkörper 40 in dem gezeigten vertikalen Querschnitt ein Kanalgebiet 1 vom n⁺-Typ und zwei oder mehr Gategebiete 2 vom p⁺-Typ, die sich von der horizontalen Hauptoberfläche 15 in den Halbleiterkörper 40 erstrecken. Die Gategebiete 2 bilden jeweilige pn-Übergänge 21 mit einer ersten Verarmungskapazität mit dem Kanalgebiet 1. Die Gategebiete 2 sind mit einem Kondensator 13 mit einer Kapazität C₂ verbunden, die größer ist als die erste Verarmungskapazität.
Wie unter Bezugnahme auf 3 beschrieben, können überschüssige Elektronen geladen und gespeichert werden, indem vorübergehend ein positiver Spannungsabfall zwischen dem Kanalgebiet 1 und der Gateelektrode angelegt wird. Dementsprechend wird ein Raumladungsgebiet in dem Kanalgebiet 1 mindestens zwischen benachbarten Gategebieten ausgebildet, so dass sich der Halbleiterschalter 210 normalerweise in einem ausgeschalteten Zustand befindet. Durch erneutes Anlegen eines ausreichend hohen Spannungsabfalls zwischen dem Kanalgebiet 1 und der Gateelektrode wird der Halbleiterschalter 210 in den leitenden Ein-Zustand umgeschaltet.
In dem Ein-Zustand kann ein Strom vom dem typischerweise eine Sourceelektrode bildenden Sourcegebiet 5 vom n⁺-Typ durch das Kanalgebiet 1, ein Draingebiet 9 vom n-Typ zu einem Drainkontaktgebiet 7 vom n⁺-Typ, das an die Drainmetallisierung 11 angrenzt und typischerweise eine Drainelektrode bildet, fließen.
Gemäß einer Ausführungsform ist der Kondensator 13 auf der horizontalen Hauptoberfläche 15 ausgebildet. Beispielsweise ist ein Sandwich aus einer ersten hochdotierten Polysiliziumschicht, einer Dielektrikumsschicht wie etwa einer ONO-Schicht und einer zweiten hochdotierten Polysiliziumschicht auf der horizontalen Hauptoberfläche 15 angeordnet, wo dass die erste hochdotierte Polysiliziumschicht an jedes der Gategebiete 2 angrenzt und eine erste Elektrode des Kondensators 13 bildet. Die zweite hochdotierte Polysiliziumschicht bildet typischerweise eine zweite Elektrode des Kondensators 13 und eine Gateelektrode des Halbleiterschalters 10. Die Sandwichstruktur des Kondensators 13 enthält typischerweise Vias zum Verbinden der auf dem Kanalgebiet 1 und bei den Gategebieten 2 angeordneten Sourcegebieten 5 mit der über der ersten Elektrode und der zweiten Elektrode des Kondensators 13 angeordneten und davon isolierten Sourcemetallisierung.
Gemäß einer Ausführungsform enthält der Kondensator 13 weiterhin ein oder mehrere Abschirmungsgebiete vom p-Typ oder p⁺-Typ, die in dem Driftgebiet 9 angeordnet sind, so dass das eine oder die mehreren Abschirmungsgebiete in einer horizontalen Projektion mit jeweiligen Gategebieten 2 überlappen. Wie unter Bezugnahme auf 6 beschrieben, liefern das eine oder die mehreren Abschirmungsgebiete eine Abschirmung für das eine oder die mehreren Gategebiete 2 gegenüber positiven Ladungen des Draingebiets 7 bzw. der Drainmetallisierung 11 in dem Blockiermodus des Halbleiterschalters 210.
Weiterhin können die Gategebiete 2, die in 7 voneinander beabstandet sind, einfach verbunden sein. Bei dieser Ausführungsform entsprechen die in 7 gezeigten Sourcegebiete 5 typischerweise getrennten Sourcegebieten. Es ist jedoch auch möglich, dass die Sourcegebiete 5, die in 7 voneinander beabstandet sind, einfach verbunden sind und dass die Gategebiete 2 als getrennte potentialfreie Halbleitergebiete 2 ausgebildet sind. Ein ähnliches Bauelement wie in 1 bis 6 gezeigt, aber mit entgegengesetzten Dotierungsbeziehungen, kann ebenfalls bereitgestellt werden.
Die hierin beschriebenen Halbleiterbauelemente haben gemeinsam, dass sie ein Kanalgebiet, ein potentialfreies Gategebiet, das einen ersten pn-Übergang mit dem Kanalgebiet bildet, ein kapazitives Element und eine Gatemetallisierung enthalten. Das kapazitive Element verbindet die Gatemetallisierung mit dem potentialfreien Gategebiet und weist typischerweise eine Kapazität auf, die größer ist als die erste Verarmungskapazität des ersten pn-Übergangs. Dementsprechend können überschüssige Ladungen in dem potentialfreien Gategebiet gespeichert werden, so dass das Kanalgebiet derart verarmt ist, dass sich das Halbleiterbauelement in einem Aus-Zustand befindet, wenn keine Spannungen an das Halbleiterbauelement angelegt sind. Das kapazitive Element ist typischerweise integriert und kann als ein Kondensator ausgebildet sein, wie unter Bezugnahme auf 3 und 7 erläutert, oder kann durch einen zweiten pn-Übergang bereitgestellt werden, der zwischen dem Gategebiet und der Gatemetallisierung angeordnet ist, wie unter Bezugnahme auf 1 und 2 und 4 bis 6 erläutert.
Räumlich relative Termini wie etwa „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen werden zur Vereinfachung der Beschreibung verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Termini sollen unterschiedliche Orientierungen des Bauelements einschließen, zusätzlich zu verschiedenen Orientierungen als den in den Figuren gezeigten. Weiterhin werden Termini wie etwa „erster“, „zweiter“ und dergleichen auch zum Beschreiben verschiedener Elemente, Gebiete, Sektionen usw. verwendet und sollen ebenfalls nicht beschränkend sein. Gleiche Termini beziehen sich durch die Beschreibung hinweg auf gleiche Elemente.
Die Termini „haben“, „enthalten“, „mit“, „umfassen“ und dergleichen, sind offene Termini, die die Anwesenheit angegebener Element oder Merkmale anzeigen, aber nicht zusätzliche Elemente oder Merkmale ausschließen. Die Artikel „ein/eine/eines“ und „der/die/das“ sollen den Plural sowie den Singular beinhalten, sofern nicht der Kontext deutlich etwas anderes angibt.

Claims

Normalerweise ausgeschalteter JFET, der Folgendes umfasst: ein Kanalgebiet (1) eines ersten Leitfähigkeitstyps; ein an das Kanalgebiet (1) angrenzendes potentialfreies Halbleitergebiet (2) eines zweiten Leitfähigkeitstyps; und ein an das potentialfreie Halbleitergebiet (2) angrenzendes Kontaktgebiet (3) des ersten Leitfähigkeitstyps, wobei das potentialfreie Halbleitergebiet (2) zwischen dem Kontaktgebiet (3) und dem Kanalgebiet (1) angeordnet ist, wobei ein erster pn-Übergang mit einer ersten spezifischen Verarmungskapazität zwischen dem Kanalgebiet (1) und dem potentialfreien Halbleitergebiet (2) ausgebildet ist und wobei ein zweiter pn-Übergang mit einer zweiten spezifischen Verarmungskapazität, die größer als die erste spezifische Verarmungskapazität ist, zwischen dem Kontaktgebiet (3) und dem potentialfreien Halbleitergebiet (2) ausgebildet ist.
Normalerweise ausgeschalteter JFET nach Anspruch 1, weiterhin umfassend eine mit dem Kontaktgebiet (3) in ohmschem Kontakt stehende Gatemetallisierung (12).
Normalerweise ausgeschalteter JFET nach Anspruch 1 oder 2, wobei die zweite spezifische Verarmungskapazität mindestens um das Zehnfache höher ist als die erste spezifische Verarmungskapazität.
Normalerweise ausgeschalteter JFET nach einem der vorhergehenden Ansprüche, wobei das Kanalgebiet (1), das potentialfreie Halbleitergebiet (2) und das Kontaktgebiet (3) ein Halbleitermaterial mit einem Bandabstand von mindestens zwei Elektronenvolt umfassen.
Normalerweise ausgeschalteter JFET nach einem der vorhergehenden Ansprüche, wobei der normalerweise ausgeschaltete JFET ein vertikales Leistungshalbleiterbauelement ist.
Normalerweise ausgeschalteter Halbleiterschalter, der Folgendes umfasst: einen Halbleiterkörper (40), der Folgendes umfasst: ein Kanalgebiet (1) eines ersten Leitfähigkeitstyps; ein potentialfreies Halbleitergebiet (2) eines zweiten Leitfähigkeitstyps, das einen ersten pn-Übergang mit dem Kanalgebiet (1) ausbildet; und ein Kontaktgebiet (3) des ersten Leitfähigkeitstyps, das einen zweiten pn-Übergang mit dem potentialfreien Halbleitergebiet (2) ausbildet; eine Gatemetallisierung in ohmschem Kontakt mit dem Kontaktgebiet (3), wobei das potentialfreie Halbleitergebiet (2) zwischen dem Kontaktgebiet (3) und dem Kanalgebiet (1) angeordnet ist, wobei der erste pn-Übergang eine erste spezifische Verarmungskapazität aufweist und wobei der zweite pn-Übergang eine zweite spezifische Verarmungskapazität aufweist, die größer ist als die erste spezifische Verarmungskapazität.
Normalerweise ausgeschalteter Halbleiterschalter nach Anspruch 6, wobei der Halbleiterkörper (40) eine horizontale Hauptoberfläche (15) aufweist, zu der sich das Kontaktgebiet (3) erstreckt und auf der die Gatemetallisierung (12) angeordnet ist, wobei der normalerweise ausgeschaltete Halbleiterschalter weiterhin ein an das Kanalgebiet (1) angrenzendes Driftgebiet (9) des ersten Leitfähigkeitstyps und eine Drainelektrode (11) in ohmschem Kontakt mit dem Driftgebiet (9) und gegenüber der Gatemetallisierung (12) angeordnet umfasst.
Normalerweise ausgeschalteter Halbleiterschalter nach Anspruch 7, weiterhin umfassend eine Sourceelektrode (10) in ohmschem Kontakt mit dem Kanalgebiet (1) und gegenüber der Drainelektrode (11) angeordnet.
Normalerweise ausgeschalteter Halbleiterschalter nach Anspruch 8, weiterhin umfassend ein weiteres Halbleitergebiet (6) des zweiten Leitfähigkeitstyps in ohmschem Kontakt mit der Sourceelektrode (10) und an das Kanalgebiet (1) angrenzend angeordnet.
Normalerweise ausgeschalteter Halbleiterschalter nach Anspruch 9, wobei das weitere Halbleitergebiet (6) des zweiten Leitfähigkeitstyps derart angeordnet ist, dass das potentialfreie Halbleitergebiet (2) gegenüber der Drainelektrode (11) mindestens teilweise abgeschirmt ist.
Normalerweise ausgeschalteter Halbleiterschalter nach einem der Ansprüche 6 bis 10, wobei der normalerweise ausgeschaltete Halbleiterschalter ein Leistungshalbleiterbauelement ist und der Halbleiterkörper (40) ein Halbleitermaterial mit einem Bandabstand von mindestens zwei Elektronenvolt umfasst.
Normalerweise ausgeschalteter JFET, der Folgendes umfasst: ein Kanalgebiet (1) eines ersten Leitfähigkeitstyps; ein an das Kanalgebiet (1) angrenzendes Gategebiet (2) eines zweiten Leitfähigkeitstyps; eine Gatemetallisierung (12), und einen zwischen der Gatemetallisierung (12) und dem Draingebiet (2) ausgebildeten Kondensator, wobei ein erster pn-Übergang mit einer ersten Verarmungskapazität zwischen dem Kanalgebiet (1) und dem Gategebiet (2) ausgebildet ist und wobei der Kondensator eine Kapazität aufweist, die größer ist als die erste Verarmungskapazität.
Normalerweise ausgeschalteter JFET nach Anspruch 12, weiterhin umfassend einen Halbleiterkörper (40) mit einer horizontalen Hauptoberfläche (15), zu der sich das Gategebiet (2) erstreckt, wobei der Kondensator auf der horizontalen Hauptoberfläche angeordnet ist.
Normalerweise ausgeschalteter Halbleiterschalter, der Folgendes umfasst: einen Halbleiterkörper (40), der Folgendes umfasst: ein Kanalgebiet (1) eines ersten Leitfähigkeitstyps, und ein Gategebiet (2) eines zweiten Leitfähigkeitstyps, das einen ersten pn-Übergang mit einer ersten Verarmungskapazität mit dem Kanalgebiet (1) bildet; eine Gatemetallisierung (12), und einen zwischen der Gatemetallisierung (12) und dem Gategebiet (2) ausgebildeten Kondensator, wobei der Kondensator eine Kapazität aufweist, die größer ist als die erste Verarmungskapazität.
Normalerweise ausgeschalteter Halbleiterschalter nach Anspruch 14, wobei der normalerweise ausgeschaltete Halbleiterschalter ein Leistungshalbleiterbauelement ist.
Normalerweise ausgeschalteter Halbleiterschalter nach Anspruch 14 oder 15, wobei der Halbleiterkörper (40) eine horizontale Hauptoberfläche (15) aufweist, zu der sich das Gategebiet (2) erstreckt und auf der die Gatemetallisierung (12) angeordnet ist, wobei der normalerweise ausgeschaltete Halbleiterschalter weiterhin ein an das Kanalgebiet (1) angrenzendes Driftgebiet (9) des ersten Leitfähigkeitstyps und eine Drainelektrode (11) in ohmschem Kontakt mit dem Driftgebiet (9) und gegenüber der Gatemetallisierung (12) angeordnet umfasst.
Normalerweise ausgeschalteter Halbleiterschalter nach Anspruch 16, weiterhin umfassend eine Sourceelektrode (10) in ohmschem Kontakt mit dem Kanalgebiet (1) und gegenüber der Drainelektrode (11) angeordnet.
Normalerweise ausgeschalteter Halbleiterschalter nach einem der Ansprüche 14 bis 17, wobei der Kondensator ein auf dem Gategebiet (2) angeordnetes Polysiliziumgebiet umfasst.
Normalerweise ausgeschalteter Halbleiterschalter nach einem der Ansprüche 14 bis 18, wobei ein Dielektrikum des Kondensators durch ein ONO-Gebiet ausgebildet ist.
Normalerweise ausgeschalteter JFET, der Folgendes umfasst: ein Kanalgebiet (1) eines ersten Leitfähigkeitstyps; ein Gategebiet (2) eines zweiten Leitfähigkeitstyps, das einen ersten pn-Übergang mit dem Kanalgebiet (1) bildet, wobei der erste pn-Übergang eine erste Verarmungskapazität aufweist; eine Sourceelektrode (10) in ohmschem Kontakt mit dem Kanalgebiet (1); eine Drainelektrode (11) in ohmschem Kontakt mit dem Kanalgebiet (1); eine Gatemetallisierung (12) und ein kapazitives Element, das die Gatemetallisierung (12) mit dem Gategebiet (2) verbindet, wobei das kapazitive Element eine Kapazität aufweist, die größer ist als die erste Verarmungskapazität.
Normalerweise ausgeschalteter JFET nach Anspruch 20, wobei die Kapazität zwischen der Gatemetallisierung (12) und dem Gategebiet (2) um mindestens das Zehnfache größer ist als die erste Verarmungskapazität.
Normalerweise ausgeschalteter JFET nach Anspruch 20 oder 21, wobei das kapazitive Element durch einen zwischen dem Gategebiet (2) und der Gatemetallisierung (12) angeordneten zweiten pn-Übergang ausgebildet ist.