DE102016105908A1 - High-Electron-Mobility-Transistor (HEM-Transistor) mit einem in eine Gatestruktur integrierten RC-Netzwerk - Google Patents

High-Electron-Mobility-Transistor (HEM-Transistor) mit einem in eine Gatestruktur integrierten RC-Netzwerk Download PDF

Info

Publication number
DE102016105908A1
DE102016105908A1 DE102016105908.0A DE102016105908A DE102016105908A1 DE 102016105908 A1 DE102016105908 A1 DE 102016105908A1 DE 102016105908 A DE102016105908 A DE 102016105908A DE 102016105908 A1 DE102016105908 A1 DE 102016105908A1
Authority
DE
Germany
Prior art keywords
semiconductor region
doped semiconductor
doped
region
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102016105908.0A
Other languages
English (en)
Inventor
Gilberto Curatola
Oliver Häberlen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102016105908A1 publication Critical patent/DE102016105908A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

Ein High-Electron-Mobility-Transistor (HEM-Transistor) enthält ein Puffergebiet und ein an das Puffergebiet angrenzendes und sich dort entlang erstreckendes Barrierengebiet, das Puffer- und Barrierengebiet sind aus Halbleitermaterialien mit unterschiedlichen Bandabständen ausgebildet und bilden einen elektrisch leitenden Kanal aus einem zweidimensionalen Ladungsträgergas. Eine Gatestruktur ist konfiguriert zum Steuern eines Leitungszustands des Kanals und enthält eine elektrisch leitende Gateelektrode, ein erstes dotiertes Halbleitergebiet, ein zweites dotiertes Halbleitergebiet und einen Widerstand. Das erste dotierte Halbleitergebiet steht in direktem elektrischem Kontakt mit einem ersten Abschnitt der Gateelektrode. Das zweite dotierte Halbleitergebiet steht in direktem elektrischem Kontakt mit einem zweiten Abschnitt der Gateelektrode. Das erste und zweite dotierte Halbleitergebiet bilden miteinander einen p-n-Übergang. Der erste und zweite Abschnitt der Gateelektrode sind durch den Widerstand elektrisch miteinander gekoppelt.

Description

  • Die vorliegende Anmeldung betrifft allgemein High-Electron-Mobility-(HEM)-Transistoren und betrifft insbesondere Gatestrukturen für selbstsperrende HEM-Transistoren.
  • Halbleitertransistoren, insbesondere über einen Feldeffekt gesteuerte Schaltbauelemente wie etwa ein MISFET (Metal Insulator Semiconductor Field Effect Transistor), im Folgenden auch als MOSFET (Metal Oxide Semiconductor Field Effect Transistor) bezeichnet, und ein HEMT (high-electron-mobility Field Effect Transistor), auch als HFET (Heterostructure FET) bezeichnet, und ein modulationsdotierter FET (MODFET), werden in einer Vielzahl von Anwendungen verwendet. Ein HEMT ist ein Transistor mit einem Übergang zwischen zwei Materialien mit unterschiedlichen Bandabständen, wie etwa GaN und AlGaN. In einem GaN/AlGaN-basierten HEMT entsteht ein zweidimensionales Elektronengas (2DEG) an der Grenzfläche zwischen der AlGaN-Barrierenschicht und der GaN-Pufferschicht. In einem HEMT bildet das 2DEG den Kanal des Bauelements anstelle eines dotierten Gebiets, das den Kanal in einem herkömmlichen MOSFET-Bauelement bildet. Ähnliche Prinzipien können eingesetzt werden, um Puffer- und Barrierenschichten, die ein zweidimensionales Lochgas (2DHG) bilden, als den Kanal des Bauelements zu wählen. Ein 2DEG oder ein 2DHG wird im Allgemeinen als ein zweidimensionales Ladungsträgergas bezeichnet. Ohne weitere Maßnahmen führt die Heteroübergangskonfiguration zu einem eigenleitenden, das heißt selbstleitenden, Transistor. Es müssen Maßnahmen ergriffen werden, um zu verhindern, dass sich das Kanalgebiet eines HEMT in Abwesenheit einer positiven Gatespannung in einem leitenden Zustand befindet.
  • Aufgrund der hohen Elektronenmobilität des zweidimensionalen Ladungsträgergases in der Heteroübergangskonfiguration bieten HEMTs im Vergleich zu vielen herkömmlichen Halbleitertransistordesigns eine hohe Leitung und geringe Verluste. Diese vorteilhaften Leitungscharakteristika machen HEMTs wünschenswert beispielsweise in Anwendungen wie der Verwendung als Schalter in Stromversorgungen und Leistungswandlern, Elektrofahrzeugen, Klimaanlagen und in der Verbraucherelektronik, ohne jedoch darauf beschränkt zu sein. Selbstleitende HEMTs besitzen jedoch in diesen Anwendungen eine begrenzte Anwendbarkeit, weil diese Bauelemente von einer Schaltungsanordnung begleitet sein müssen, die die zum Ausschalten des Bauelements erforderlichen negativen Spannungen generieren können. Eine derartige Schaltungsanordnung erhöht die Kosten und die Komplexität des Designs. Aus diesem Grund ist es typischerweise wünschenswert, in einen HEMT Merkmale aufzunehmen, die die intrinsische selbstleitende Konfiguration modifizieren und ein selbstsperrendes Bauelement bereitstellen.
  • Eine Technik zum Bereitstellen eines HEMT mit einer positiven Schwellwertspannung (d.h. ein selbstsperrendes Bauelement) beinhaltet die Aufnahme von Merkmalen in die Gatestruktur, die den intrinsischen leitenden Zustand des Kanals modifizieren. Beispielsweise kann die Gatestruktur zum Beispiel durch Dotieren des Isolierabschnitts modifiziert werden, um ein elektrisches Feld zu generieren, das das Leitungsband in der Pufferschicht beeinflusst und den Kanal lokal verarmt. Der Kanal kann durch das Anlegen einer positiven Spannung an die Gateelektrode in einen leitenden Zustand zurückgeführt werden. Folglich besitzt das Bauelement eine positive Schwellwertspannung. Die Einführung von Dotierstoffen in den Isolierabschnitt des Bauelements kann sich jedoch determiniert auf einen oder mehrere Bauelementparameter wie etwa Leckstrom, maximale Gatespannung und Transkonduktanz auswirken. Dementsprechend besteht ein Bedarf an der Bereitstellung eines selbstsperrenden HEMT, ohne determinierte Auswirkung auf Bauelementparameter.
  • Es wird ein HEM-Transistor offenbart. Gemäß einer Ausführungsform enthält der Transistor ein Puffergebiet und ein Barrierengebiet, das an das Puffergebiet angrenzt und sich dort entlang erstreckt. Das Puffer- und das Barrierengebiet sind aus Halbleitermaterialien mit unterschiedlichen Bandabständen ausgebildet, so dass ein elektrisch leitender Kanal mit einem zweidimensionalen Ladungsträgergas an einer Grenzfläche zwischen dem Puffer- und Barrierengebiet aufgrund piezoelektrischer Effekte entsteht. Der Transistor enthält weiterhin eine Gatestruktur, die konfiguriert ist zum Steuern eines Leitungszustands des Kanals, wobei die Gatestruktur eine elektrisch leitende Gateelektrode, ein erstes dotiertes Halbleitergebiet, ein zweites dotiertes Halbleitergebiet und einen Widerstand enthält. Das erste dotierte Halbleitergebiet steht in direktem elektrischem Kontakt mit einem ersten Abschnitt der Gateelektrode. Das zweite dotierte Halbleitergebiet steht in direktem elektrischem Kontakt mit einem zweiten Abschnitt der Gateelektrode. Das erste und zweite dotierte Halbleitergebiet besitzen entgegengesetzte Leitfähigkeitstypen und bilden miteinander einen p-n-Übergang. Der erste und zweite Abschnitt der Gateelektrode sind durch den Widerstand elektrisch aneinander gekoppelt.
  • Gemäß einer weiteren Ausführungsform enthält der Transistor ein Puffergebiet und ein Barrierengebiet, das an das Puffergebiet angrenzt und sich dort entlang erstreckt. Das Puffer- und Barrierengebiet sind aus Halbleitermaterialien mit unterschiedlichen Bandabständen ausgebildet, so dass ein elektrisch leitender Kanal mit einem zweidimensionalen Ladungsträgergas an einer Grenzfläche zwischen dem Puffer- und Barrierengebiet aufgrund piezoelektrischer Effekte entsteht. Der Transistor enthält weiterhin eine Gatestruktur, die konfiguriert ist zum Steuern eines Leitungszustands des Kanals und eine elektrisch leitende Gateelektrode und ein RC-Netzwerk, das in die Gatestruktur integriert ist, enthält. Das RC-Netzwerk enthält einen ersten und zweiten Kondensator und einen Widerstand. Der erste und zweite Kondensator sind in einer Reihenkonfiguration zwischen die Gateelektrode und den Kanal geschaltet. Der Widerstand ist parallel zu dem ersten Kondensator und in Reihe zu dem zweiten Kondensator geschaltet.
  • Gemäß einer weiteren Ausführungsform enthält der Transistor ein Puffergebiet und ein Barrierengebiet, das an das Puffergebiet angrenzt und sich dort entlang erstreckt. Das Puffer- und Barrierengebiet sind aus Halbleitermaterialien mit unterschiedlichen Bandabständen ausgebildet, so dass ein elektrisch leitender Kanal mit einem zweidimensionalen Ladungsträgergas an einer Grenzfläche zwischen dem Puffer- und Barrierengebiet aufgrund piezoelektrischer Effekte entsteht. Der Transistor enthält weiterhin eine Source- und Drainelektrode, die voneinander beabstandet sind und in Ohmschem Kontakt mit dem Kanal stehen. Der Transistor enthält weiterhin eine Gatestruktur, die konfiguriert ist zum Steuern eines Leitungszustands des Kanals, wobei die Gatestruktur eine elektrisch leitende Gateelektrode, eine erste Diode, eine zweite Diode und einen Widerstand enthält. Die Gatestruktur ist derart konfiguriert, dass sich der Kanal bei einem positiven Gate-Source-Potential in einem leitenden Zustand und bei einem Gate-Source-Potential von Null in einem nichtleitenden Zustand befindet. Die erste Diode ist dazu ausgebildet, bei dem positiven Gate-Source-Potential in Durchlassrichtung vorgespannt zu sein. Die zweite Diode ist dazu ausgebildet, bei dem positiven Gate-Source-Potential in Sperrrichtung vorgespannt zu sein. Die einzige Verbindung zwischen der Gateelektrode und der ersten Diode bei einem positiven Gate-Source-Potential erfolgt durch den Widerstand.
  • Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können kombiniert werden, sofern sie einander nicht ausschließen. Ausführungsformen sind in den Zeichnungen dargestellt und sind in der Beschreibung, die folgt, detailliert.
  • 1 veranschaulicht ein RC-Schaltungsäquivalent eines Transistorgateeingangs gemäß einer Ausführungsform.
  • 2 veranschaulicht eine Transfercharakteristik der in 1 dargestellten RC-Schaltung gemäß einer Ausführungsform.
  • 3 veranschaulicht ein RC-Schaltungsäquivalent eines Transistorgateeingangs, der einen Kondensator parallel zu dem Eingangswiderstand enthält, gemäß einer Ausführungsform.
  • 4 veranschaulicht eine Transfercharakteristik der in 3 dargestellten RC-Schaltung gemäß einer Ausführungsform.
  • 5 veranschaulicht einen HEM-Transistor mit zwei in die Gatestruktur integrierten Dioden von entgegengesetzter Polarität gemäß einer Ausführungsform.
  • 6 veranschaulicht einen HEM-Transistor mit einem in die Gatestruktur integrierten RC-Netzwerk, der konfiguriert ist zum Unterdrücken eines Leckstroms und Verbessern der Schaltgeschwindigkeit, gemäß einer Ausführungsform.
  • 7 veranschaulicht eine Draufsicht auf den HEM-Transistor von 6 gemäß einer Ausführungsform.
  • 8 veranschaulicht einen HEM-Transistor mit einem in die Gatestruktur integrierten RC-Netzwerk, der konfiguriert ist zum Unterdrücken eines Leckstroms und Aufrechterhalten der Schaltgeschwindigkeit, gemäß einer weiteren Ausführungsform.
  • 9 veranschaulicht einen HEM-Transistor mit einem in die Gatestruktur integrierten RC-Netzwerk, der konfiguriert ist zum Unterdrücken eines Leckstroms und Aufrechterhalten der Schaltgeschwindigkeit, gemäß einer weiteren Ausführungsform.
  • Hierin beschriebene Ausführungsformen beinhalten einen HEM-Transistor, der aus einem Heteroübergangssubstrat ausgebildet ist. Das Substrat enthält Puffer- und Barrierengebiete, die aus Halbleitermaterialien (z.B. GaN und AlGaN) mit verschiedenen Bandabständen ausgebildet sind, so dass ein ein zweidimensionales Ladungsträgergas umfassender elektrisch leitender Kanal an einer Grenzfläche zwischen dem Puffer- und Barrierengebiet aufgrund piezoelektrischer Effekte entsteht. Der Transistor enthält eine Gatestruktur mit einer Gateelektrode und zwei dotierten Halbleitergebieten vom entgegengesetzten Leitfähigkeitstyp, die zwischen der Gateelektrode und dem Barrierengebiet angeordnet sind. Eines der dotierten Gebiete ist konfiguriert zum lokalen Verarmen des zweidimensionalen Ladungsträgergases und Bereitstellen eines selbstsperrenden Bauelements.
  • Vorteilhafterweise ist die Gatestruktur mit zwei Dioden und einem Widerstand konfiguriert, wobei die Dioden und der Widerstand kollektiv angeordnet sind, um einen etwaigen potentiellen Leckstrom zwischen der Gateelektrode und dem Kanal zu unterdrücken. Eine der Dioden ist bei einem positiven Gatepotential in Sperrrichtung vorgespannt und blockiert deshalb einen etwaigen potentiellen Leckstrom. Die andere der Dioden ist bei einem positiven Gatepotential in Durchlassrichtung vorgespannt, doch kann diese Durchlassvorspannung nur durch den Widerstand angelegt werden. Der Widerstand kann einen sehr großen Widerstandswert (z.B. zwischen 500Ω und 10kΩ) besitzen, so dass durch die in Durchlassrichtung vorgespannte Diode nur sehr wenig Strom fließt.
  • Weiterhin besitzen die beiden Dioden intrinsische Kapazitätswerte, die derart auf ein optimales Verhältnis zugeschnitten werden können, das sich der relativ hohe Widerstandswert des Widerstands nicht nachteilig auf die Schaltgeschwindigkeit des Bauelements auswirkt. Dieses Zuschneiden wird durch entsprechendes Wählen der Dotierkonzentrationen der dotierten Halbleitergebiete in der Gatestruktur erzielt. Dementsprechend stellen die hierin beschriebenen Ausführungsformen ein HEMT-Bauelement mit einem in die Gatestruktur integrierten RC-Netzwerk bereit, wobei das RC-Netzwerk Transfercharakteristika bereitstellt, die in herkömmlichen selbstsperrenden HEMT-Bauelementen nicht vorliegen. Weiterhin kann dieses Bauelement im Vergleich zu herkömmlichen HEMT-Bauelementen bei minimalen zusätzlichen Kosten effizient hergestellt werden, da der Widerstand und die Dioden unter Verwendung dotierter Halbleiterschichten aus III-Nitrid-Halbleitermaterial (z.B. p-GaN und n-GaN) ausgebildet werden können. Weitere Vorteile ergeben sich im Kontext der folgenden Erörterung der Figuren.
  • 1 zeigt ein RC-Netzwerk 100. Das RC-Netzwerk 100 ist ein Netzwerk erster Ordnung mit einem in Reihe mit einem ersten Kondensator 104 geschalteten ersten Widerstand 102. Das RC-Netzwerk 100 stellt den inhärenten Widerstandswert und die inhärente Kapazität dar, die in einer MISFET-Struktur wie etwa einem selbstsperrenden HEMT-Bauelement vorliegen.
  • 2 zeigt eine Transfercharakteristik des RC-Netzwerks 100 von 1, die durch eine Approximation des dominanten Pols dargestellt. Die Approximation des dominanten Pols approximiert die Zeit-Spannungs-Antwort des RC-Netzwerks 100 auf ein Spannungsstufensignal, das heißt einen Spannungsübergang von einem niedrigen Wert auf einen hohen Wert, der ein Bauelement „einschalten“ soll. Wie ersichtlich ist, wechselt die Spannung am RC-Netzwerk 100 nicht sofort von einem niedrigen Wert auf einen hohen Wert als Reaktion auf das Stufensignal und wechselt stattdessen allmählich von einem niedrigen Wert auf einen hohen Wert. Diese Antwort lässt sich auf die mit dem Laden des ersten Kondensators 104 assoziierte Zeitverzögerung zurückführen. Der erste Kondensator 104 erfordert eine gewisse Zeitdauer, um einen vollständig geladenen Zustand zu erreichen und folglich die volle Vorspannung des Stufensignals anzulegen. Dieses Laden wird durch eine Zeitkonstante
    Figure DE102016105908A1_0002
    definiert, wobei R ein Widerstandswert des ersten Widerstands 102 ist und C eine Kapazität des ersten Kondensators 104 ist. Die Transfercharakteristik von 2 wird durch die unten vorgelegte Gleichung 1 beschrieben.
    Figure DE102016105908A1_0003
  • Die y-Achse in 2 stellt die prozentuale Spannung an dem ersten Kondensator 104 in Relation zur vollen Spannung des Stufensignals dar. Die x-Achse von 2 stellt die Ladezeit des RC-Netzwerks in Inkrementen von τ dar. Der erste Kondensator 104 ist zu einer Zeit von ungefähr gleich 5τ effektiv vollständig geladen (insbesondere 99,3% geladen). Bei vielen Anwendungen ist es wünschenswert, die mit der Schaltoperation assoziierte Zeitverzögerung zu reduzieren. Eine derartige Verbesserung gestattet eine Erhöhung der Frequenz, mit der der Transistor betrieben werden kann. Da die Zeitkonstante τ des dominanten Pols einfach von dem Widerstandswert des ersten Widerstands 102 und der Kapazität des ersten Kondensators 104 abhängt, gibt es zwei potentielle Parameter, die modifiziert werden können, um die mit der Schaltoperation assoziierte Zeitverzögerung zu reduzieren, nämlich die Kapazität und den Widerstandswert des RC-Netzwerks 100. Beispielsweise kann die Zeitkonstante τ durch eine Reduktion der Kapazität des ersten Kondensators 104 herabgesetzt werden. Bei einer MISFET-Struktur jedoch wird diese Modifikation typischerweise durch Dünnen des Gateisolators und/oder Reduzieren der Dielektrizitätskonstante des Gateisolators erzielt, was folglich den Leckstrom des Bauelements erhöht. Umgekehrt kann man den Leckstrom einer MISFET-Struktur reduzieren, indem absichtlich ein Widerstandswert zu dem Gate hinzugefügt wird, um den Widerstandswert des ersten Widerstands 102 zu erhöhen. Diese Modifikation führt jedoch zu erhöhten Schaltverzögerungen, weil die Zeitkonstante τ proportional zum Widerstandswert des ersten Widerstands 102 ist. Mit anderen Worten ist typischerweise ein Kompromiss zwischen Leckstrom und Gatekapazität unvermeidbar, wenn versucht wird, die Schaltcharakteristika eines MISFET-Bauelements zu optimieren.
  • 3 zeigt ein RC-Netzwerk 106 (oder genauer gesagt eine CRC-Schaltung), das sich von dem RC-Netzwerk 100 von 1 dadurch unterscheidet, dass ein zweiter Kondensator 108 parallel zu dem ersten Widerstand 102 und in Reihe zu dem zweiten Kondensator 108 geschaltet ist. Das Aufnehmen des zweiten Kondensators 108 führt in das System eine Null ein, was bedeutet, dass die Transfercharakteristik nicht vollständig von der Zeitkonstante τ des dominanten Pols abhängt und stattdessen auch von einer Zeitkonstante T einer Nullstelle abhängt. In dieser Schaltung wird die Zeitkonstante τ des dominanten Pols berechnet als τ = R(C1 + C2), wobei R ein Widerstandswert des ersten Widerstands 102 ist, C1 eine Kapazität des ersten Kondensators 104 ist und C2 eine Kapazität des zweiten Kondensators 108 ist. Weiterhin wird in dieser Schaltung die Zeitkonstante T der Nullstelle berechnet als T = RC2, wobei R ein Widerstandswert des ersten Widerstands 102 ist und C2 eine Kapazität des zweiten Kondensators 108 ist.
  • 4 zeigt eine Transfercharakteristik des RC-Netzwerks 106 von 3, wie durch die Zeitkonstante τ des dominanten Pols und die Zeitkonstante T der Nullstelle approximiert. Die Transfercharakteristik G(s) von 4 wird durch die unten vorgelegte Gleichung 2 beschrieben.
    Figure DE102016105908A1_0004
  • Die y-Achse in 4 stellt die prozentuale Spannung an dem ersten Kondensator 104 in Relation zur vollen Spannung des Stufensignals dar. Die x-Achse von 4 stellt die Ladezeit des RC-Netzwerks 106 in Inkrementen von τ dar. Wie zu sehen ist, hat die Einführung eines zweiten Kondensators 108, der parallel zum ersten Kondensator 104 ist, in die Schaltung einen kompensierenden Effekt, der genutzt werden kann, um die mit dem Laden des ersten Kondensators 104 assoziierte Schaltverzögerung zu reduzieren. Die Antwortzeit des RC-Netzwerks 106 von 3 hängt von einem Verhältnis zwischen der Zeitkonstante τ des dominanten Pols und der Zeitkonstante T der Nullstelle ab. Insbesondere für Verhältniswerte zwischen 1,5 und 0,5 ist die Antwortzeit des RC-Netzwerks 106 von 3 im Vergleich zu der Antwortzeit des RC-Netzwerks 100 von 1 signifikant reduziert.
  • Das Aufnehmen einer Null in das System gestattet, dass der Widerstandswert des ersten Widerstands 102 sehr hoch gemacht wird, ohne die Antwortzeit des RC-Netzwerks 106 zu beeinträchtigen. Deshalb kann im Kontext einer MISFET-Struktur dieses Prinzip genutzt werden, um den Eingangswiderstandswert des Bauelements absichtlich zu erhöhen, um die in das Gate fließende Leckstrommenge zu beschränken. Dabei kann die Schaltzeit des Bauelements aufrechterhalten oder sogar verbessert werden, indem die Kapazitätswerte des ersten und zweiten Kondensators 104, 108 entsprechend zugeschnitten werden und folglich ein optimales Verhältnis zwischen der Zeitkonstante τ des dominanten Pols und der Zeitkonstante T der Nullstelle erreicht wird. Es werden nun beispielhafte Bauelementstrukturen erörtert, die dieses Konzept verwenden.
  • Unter Bezugnahme auf 5 wird ein HEM-Transistor 200 dargestellt. Der Transistor ist aus einem Substrat 202 mit einem Puffergebiet 204 und einem Barrierengebiet 206, das an das Puffergebiet 204 angrenzt und sich dort entlang erstreckt, gebildet. Das Puffer- und Barrierengebiet 204, 206 sind aus Halbleitermaterialien mit unterschiedlichen Bandabständen gebildet, so dass ein elektrisch leitender Kanal 208, der ein zweidimensionales Ladungsträgergas umfasst, an einer Grenzfläche zwischen dem Puffer- und Barrierengebiet 204, 206 aufgrund piezoelektrischer Effekte entsteht. Das heißt, das Substrat 202 enthält einen Heteroübergang.
  • Gemäß einer Ausführungsform ist das Puffergebiet 204 aus einer Schicht aus eigenleitendem GaN (Galliumnitrid) ausgebildet, und das Barrierengebiet 206 ist aus einer dotierten Schicht aus GaN ausgebildet, wie etwa InGaN (Indiumgalliumnitrid) oder AlGaN (Aluminumgalliumnitrid). Insbesondere liefern bezüglich GaN-Technologie die Anwesenheit von Polarisationsladungen und Belastungseffekte in einem GaN-basierten Heterostrukturkörper aufgrund von spontaner und piezoelektrischer Polarisation ein zweidimensionales Ladungsträgergas in dem Heterostrukturkörper, gekennzeichnet durch eine sehr hohe Trägerdichte und Trägermobilität. Dieses zweidimensionale Ladungsträgergas, wie etwa ein 2DEG oder 2DHG, bildet den leitenden Kanal 208 des Bauelements nahe der Grenzfläche zum Beispiel zwischen einer GaN-Legierungsbarrierenschicht wie etwa AlGaN oder InAlGaN und einer GaN-Pufferschicht. Eine dünne AlN-Schicht von z.B. 1–2nm kann zwischen der GaN-Pufferschicht und der GaN-Legierungsbarrierenschicht vorgesehen werden, um die Legierungsstreuung zu minimieren und die 2DEG-Mobilität zu erhöhen. In einem breiten Sinne kann der hierin beschriebene Verbundhalbleitertransistor aus einem beliebigen binären, ternären oder quaternären III-Nitrid-Verbundhalbleitermaterial gebildet werden, wo piezoelektrische Effekte für das Bauelementkonzept verantwortlich sind. Im Allgemeinen kann der Verbundhalbleitertransistor unter Verwendung einer beliebigen geeigneten III-Nitrid-Technologie wie etwa GaN realisiert werden, die die Ausbildung von Inversionsgebieten entgegengesetzter Polarität aufgrund piezoelektrischer Effekte gestattet.
  • Der Transistor 200 enthält eine Gatestruktur 210, die den Leitungszustand (oder Nichtleitungszustand) des Zweidimensionaler-Ladungsträgergas-Kanals 208 steuert. Die Gatestruktur 210 enthält ein erstes dotiertes Halbleitergebiet 212 und ein zweites dotiertes Halbleitergebiet 214. Das erste dotierte Halbleitergebiet 212 besitzt einen ersten Leitfähigkeitstyp (z.B. p-Typ), und das zweite Halbleitergebiet besitzt einen zweiten Leitfähigkeitstyp (z.B. n-Typ). Gemäß einer Ausführungsform enthält das erste dotierte Halbleitergebiet 212 eine erste dotierte Schicht 216 aus Halbleitermaterial, die auf dem Barrierengebiet 206 ausgebildet ist. Die erste dotierte Schicht 216 kann direkt an das Barrierengebiet 206 angrenzen. Das zweite dotierte Halbleitergebiet 214 enthält eine zweite dotierte Schicht 218, die auf dem ersten dotierten Halbleitergebiet 212 ausgebildet ist und direkt an das erste dotierte Halbleitergebiet 212 angrenzen kann. Gemäß einer Ausführungsform sind die erste und zweite dotierte Schicht 216, 218 aus dem gleichen Halbleitermaterial wie das Substrat 202 ausgebildet. Beispielsweise kann im Fall des Substrats 202, das eine GaN/AlGaN-Heterostruktur ist, das erste dotierte Halbleitergebiet 212 aus einer Schicht aus GaN vom p-Typ ausgebildet sein, die auf dem Barrierengebiet 206 ausgebildet ist, und das zweite dotierte Halbleitergebiet 214 kann aus einer zweiten Schicht aus GaN vom n-Typ ausgebildet sein, die auf der Schicht aus GaN vom p-Typ ausgebildet ist. Gemäß einer weiteren Ausführungsform sind die erste und zweite dotierte Schicht 216, 218 aus AlGaN vom p-Typ bzw. AlGaN vom n-Typ ausgebildet. Die erste und zweite dotierte Schicht 216, 218 können beispielsweise unter Verwendung von Epitaxietechniken ausgebildet werden.
  • Die Gatesstruktur 210 enthält weiterhin eine elektrisch leitende Gateelektrode 220. Die Gateelektrode 220 kann aus einem beliebigen elektrisch leitenden Material wie etwa einem leitenden Metall ausgebildet sein. Zu Beispielen für geeignete Materialien für die Gateelektrode zählen Al, TiN, TaN, Ti, Ta, Ti/Al und Ti/Al/Ti. Alternativ kann die Gateelektrode 220 aus einem leitenden Halbleitermaterial (z.B. Polysilizium) ausgebildet sein.
  • Der Transistor 200 enthält eine elektrisch leitende Source- und Drainelektrode 222, 224, die voneinander beabstandet sind und in Ohmschem Kontakt mit dem Kanal 208 stehen. Bei Abwesenheit eines Mechanismus zum Modifizieren des intrinsischen leitenden Zustands des Kanals 208 würde das zweidimensionale Ladungsträgergas eine vollständig leitende Verbindung zwischen der Source- und Drainelektrode 222, 224 bei einer Gatevorspannung von Null bilden. Gemäß einer Ausführungsform wurde die Dotierkonzentration des ersten dotierten Halbleitergebiets 212 auf einem Mindestwert fixiert, um den intrinsischen leitenden Zustand des Kanals 208 durch Generieren eines vertikalen elektrischen Felds zu ändern, das das Leitungsband im Barrierengebiet 206 beeinflusst und das zweidimensionale Ladungsträgergas (d.h. den Kanal 208 des Bauelements) effektiv verarmt. Diese Verarmung tritt in einem Gebiet auf, das sich direkt unter der Gatestruktur 210 befindet. Beispielsweise ist für den Fall, dass das erste dotierte Halbleitergebiet 212 ein Gebiet aus GaN vom p-Typ ist, die Konzentration vom p-Typ im ersten dotierten Halbleitergebiet 212 ausreichend hoch, so dass sich der Kanal 208 bei einem positiven Gate-Source-Potential in einem leitenden Zustand und bei einem Gate-Source-Potential von Null in einem nichtleitenden Zustand befindet.
  • Der Transistor 200 kann durch Anlegen einer Vorspannung an das erste dotierte Halbleitergebiet 212 zwischen EIN/AUS-Zuständen umgeschaltet werden. Durch entsprechendes Vorspannen des ersten dotierten Halbleitergebiets 212 kann das vertikale elektrische Feld, das das zweidimensionale Ladungsträgergas effektiv verarmt, verstärkt oder beseitigt werden. Das erste dotierte Halbleitergebiet 212 kann durch Ausbilden einer direkten elektrischen Verbindung zwischen dem ersten dotierten Halbleitergebiet 212 und der Gateelektrode 220 auf das Gatepotential eingestellt werden. Ein Nachteil des direkten Verbindens der Gateelektrode 220 mit dem ersten dotierten Halbleitergebiet 212 auf diese Weise besteht darin, dass ein potentieller Leckpfad zwischen der Gateelektrode 220 und dem Kanal 208 eingeführt wird. Das erste dotierte Halbleitergebiet 212 bildet mit dem Barrierengebiet 206 einen ersten p-n-Übergang 226. Der erste p-n-Übergang 226 liefert eine erste Diode 228 zwischen der Gateelektrode 220 und dem Kanal 208. Falls die erste Diode 228 durch ein Potential, das die Schwellwertspannung der ersten Diode 228 übersteigt (z.B. 3V), in Durchlassrichtung vorgespannt ist (z.B. im Fall eines positiven Gate-Source-Potentials), besteht eine leitende Verbindung zwischen der Gateelektrode 220 und dem Kanal 208. Dementsprechend hat die Existenz der ersten Diode 228 in dem Bauelement das Potential, sich nachteilig auf die Verlustleistung und/oder die maximale Gateansteuerspannung des Bauelements auszuwirken.
  • Das Bauelement von 5 enthält vorteilhafterweise ein zweites dotiertes Halbleitergebiet 214, in die Gatestruktur 210 integriert, was einen zweiten p-n-Übergang 230 bildet. Der zweite p-n-Übergang 230 bildet eine zweite Diode 232, die so ausgebildet ist, dass sie den oben beschriebenen potentiellen Leckpfad blockiert. Die erste und zweite Diode 228, 232 sind in Reihe zueinander, besitzen aber entgegengesetzte Polarität, um einen in beiden Richtungen fließenden Strom zu blockieren. Beispielsweise ist bei einem positiven Gate-Source-Potential (d.h. einer positive Vorspannung zwischen dem Gateanschluss 220 und der Sourceelektrode 222) die erste Diode 228 in Durchlassrichtung vorgespannt, und die zweite Diode 232 ist in Sperrrichtung vorgespannt. Während ein positives Gate-Source-Potential, das die Schwellwertspannung der ersten Diode 228 übersteigt, die erste Diode 228 in einen leitenden Zustand versetzen könnte, wird sich somit die zweite Diode 232 unter diesen Bedingungen in einem Blockierzustand befinden und deshalb verhindern, dass ein Leckstrom zwischen der Gateelektrode 220 und dem Kanal 208 fließt.
  • Die Gatestruktur 210 in dem Bauelement von 5 besitzt keine direkte elektrische Verbindung zwischen der Gateelektrode 220 und dem ersten dotierten Halbleitergebiet 212. Folglich kann das erste dotierte Halbleitergebiet 212 elektrisch potentialfrei sein. Das heißt, das Potential des ersten dotierten Halbleitergebiets 212 kann von dem Gatepotential abweichen. Diese Konfiguration kann problematisch sein, weil die Gatestruktur 210 den Leitungszustand des Kanals 208 nicht unter jeder Vorspannungsbedingung steuert. Jedoch ist, wie zuvor erläutert, das direkte Verbinden der Gateelektrode 220 mit dem ersten dotierten Halbleitergebiet 212 mit dem Nachteil behaftet, dass es einen potentiellen Leckpfad durch die erste Diode 228 erzeugt.
  • Unter Bezugnahme auf 6 ist ein HEM-Transistor 200 mit einer Gatestruktur 210 dargestellt, die die oben beschriebene Bedingung mit potentialfreiem Gate eliminiert, während die Vorzüge der ersten und zweiten Diode 228, 232 mit entgegengesetzter Polarität aufgenommen sind. Die Ansicht von 6 wurde vergrößert, um die Gatestruktur 210 hervorzuheben. Das Bauelement kann dennoch die Source- und Drainelektrode 222, 224 enthalten, die zuvor beschrieben worden sind und die ähnlich oder identisch konfiguriert sein können, wie der unter Bezugnahme auf 5 erörterte Transistor 200, mit der Ausnahme der Konfiguration der Gatestruktur 210, die unten ausführlicher beschrieben werden wird.
  • Die Gateelektrode 220 des Bauelements in 6 besitzt zwei diskrete Abschnitte. Ein erster Abschnitt 234 der Gateelektrode 220, der auf der linken Seite von 6 gezeigt ist, steht in direktem elektrischem Kontakt mit dem ersten dotierten Halbleitergebiet 212. Ein zweiter Abschnitt 236 der Gateelektrode 220, der auf der rechten Seite von 6 gezeigt ist, steht in direktem elektrischem Kontakt mit dem zweiten dotierten Halbleitergebiet 214. Diese Konfiguration koppelt die Gateelektrode 220 durch zwei Wege elektrisch mit dem Kanalgebiet 208 des Substrats 202. Eine Kopplung befindet sich zwischen dem ersten Abschnitt 234 der Gateelektrode 220 und dem Kanal 208. Diese Kopplung enthält nur die erste Diode 228 (und nicht die zweite Diode 232), die sich bei einem positiven Gate-Source-Potential in einem in Durchlassrichtung vorgespannten Zustand befindet. Deshalb stellt bei Fehlen eines Mechanismus zum Abschwächen des Stromflusses diese Kopplung einen möglichen Leckweg für Träger (z.B. Löcher und Elektronen) dar, um in den Kanal 208 zu fließen. Die andere Kopplung befindet sich zwischen dem zweiten Abschnitt 236 der Gateelektrode 220 und dem Kanal 208. Diese Kopplung enthält sowohl die erste als auch zweite Diode 228, 232. Weil sich die zweite Diode 232 bei einem positiven Gate-Source-Potential in einem Blockierzustand befindet, ist die Kopplung, die sowohl die erste als auch die zweite Diode 228, 232 enthält, kein möglicher Leckweg.
  • Gemäß einer Ausführungsform grenzt das erste dotierte Halbleitergebiet 212 direkt an das Barrierengebiet 206 an und bedeckt es, und das zweite dotierte Halbleitergebiet 214 grenzt direkt an das erste dotierte Halbleitergebiet 212 und bedeckt es. Das erste und zweite dotierte Halbleitergebiet 212, 214 können jedoch unterschiedliche Flächen besitzen. Diese Fläche wird in zwei Richtungen (Längen- und Breitenrichtung) parallel zu einer ersten Hauptoberfläche 238 des Barrierengebiets 206 gemessen. Eine Fläche des zweiten dotierten Halbleitergebiets 214 ist kleiner als eine Fläche des ersten dotierten Halbleitergebiets 212, so dass das zweite dotierte Halbleitergebiet 214 das erste dotierte Halbleitergebiet 212 nur teilweise bedeckt. Deshalb gibt es einen Abschnitt des ersten dotierten Halbleitergebiets 212, der gegenüber dem zweiten dotierten Halbleitergebiet 214 exponiert ist und für eine elektrische Verbindung zugänglich ist. Die direkte elektrische Verbindung zwischen dem ersten Abschnitt 234 der Gateelektrode 220 und dem ersten dotierten Halbleitergebiet 212 wird bei diesem unbedeckten Abschnitt des ersten dotierten Halbleitergebiets 212 bereitgestellt. Das heißt, der erste Abschnitt 234 der Gateelektrode 220 steht in direktem elektrischem Kontakt mit dem unbedeckten Abschnitt des ersten dotierten Halbleitergebiets 212. Der zweite Abschnitt 236 der Gateelektrode 220 steht in direktem elektrischem Kontakt mit dem zweiten dotierten Halbleitergebiet 214.
  • Die direkte elektrische Verbindung zwischen der Gateelektrode 220 und den darunterliegenden dotierten Gebieten (entweder das erste dotierte Halbleitergebiet 212 oder das zweite dotierte Gebiet) kann durch eine beliebige leitende Struktur wie etwa ein Metall oder ein stark dotiertes Halbleitergebiet bewirkt werden. Beispielsweise steht gemäß einer Ausführungsform der erste Abschnitt 234 der Gateelektrode 220 durch eine leitende Via-Struktur, die sich durch eine Passivierungsschicht 246 erstreckt, in direktem elektrischem Kontakt mit dem ersten dotierten Halbleitergebiet 212. Alternativ kann die direkte elektrische Verbindung zwischen der Gateelektrode 220 und den darunterliegenden dotierten Gebieten durch direkten physischen Kontakt bewirkt werden. Beispielsweise grenzt gemäß einer Ausführungsform der erste Abschnitt 234 der Gateelektrode 220 direkt an das erste dotierte Halbleitergebiet 212 an, um eine niederohmige Verbindung zwischen den beiden auszubilden.
  • Die Gatestruktur 210 in dem Bauelement von 6 enthält weiterhin einen integrierten Widerstand 240, der einen potentiellen Leckstrom, der durch die erste Diode 228 fließt, im Wesentlichen aufhebt. Gemäß einer Ausführungsform verbindet der integrierte Widerstand 240 den ersten und zweiten Abschnitt 234 der Gateelektrode 220 miteinander. Weiterhin kann der Transistor 200 derart konfiguriert sein, dass der einzige leitende Weg zum Anlegen eines positiven Gate-Source-Potentials an die erste Diode 228 durch den integrierten Widerstand 240 verläuft. Folglich kann das erste dotierte Halbleitergebiet 212 durch den integrierten Widerstand 240 auf einem festen Gatepotential gehalten werden. Das heißt, das erste dotierte Halbleitergebiet 212 ist nicht elektrisch potentialfrei, da es durch den integrierten Widerstand 240 an das Gatepotential gekoppelt ist. Der integrierte Widerstand 240 ist ein diskreter und absichtlich ausgebildeter Teil der Gatestruktur 210. Der integrierte Widerstand 240 erhöht den Widerstandswert der Verbindung zwischen dem ersten dotierten Halbleitergebiet 212 und dem Gateanschluss (G) über das hinaus, was durch eine direkte elektrische Verbindung (z.B. durch eine kontinuierliche leitende Drahtverbindung) realisiert werden würde. Der integrierte Widerstand 240 kann auf dem Substrat 202 in einem anderen Querschnittsgebiet als dem in 6 dargestellten ausgebildet werden.
  • Das Bauelement von 6 enthält ein RC-Netzwerk 242, das dem unter Bezugnahme auf 3 beschriebenen RC-Netzwerk 106 entspricht. Dieses RC-Netzwerk 242 ist in die Gatestruktur 210 integriert. Insbesondere entspricht der integrierte Widerstand 240 dem ersten Widerstand 102 in der Schaltung von 3. Der erste p-n-Übergang 226 liefert den ersten Kondensator 104 in der Schaltung von 3. Dies ist der Tatsache zuzuschreiben, dass aufgrund der Verarmung und Diffusion von Ladungen am Übergang mit jedem p-n-Übergang eine Kapazität assoziiert ist. Gleichermaßen liefert der zweite p-n-Übergang 230 den zweiten Kondensator 108 in der Schaltung von 3.
  • Das RC-Netzwerk 242 ist derart konfiguriert, dass der erste und zweite Kondensator 104, 108 in einer Reihenkonfiguration zwischen die Gateelektrode 220 und den Kanal 208 geschaltet sind. Das heißt, der erste und zweite Kondensator 104, 108 sind derart angeordnet, dass eine Gate-Source-Spannung über den ersten und zweiten Kondensator 104, 108 verteilt ist, wobei ein Knoten, der den ersten und zweiten Kondensator 104, 108 verbindet, auf einem Potential liegt, das zwischen dem Gatepotential und dem Sourcepotential ist. Bei einem Ausführungsbeispiel einer Reihenkonfiguration steht der erste Kondensator 104 in direktem elektrischem Kontakt mit der Gateelektrode 220 und einem ersten Knoten, und der zweite Kondensator 108 steht in direktem elektrischem Kontakt mit dem ersten Knoten und dem Barrierengebiet 206.
  • Das RC-Netzwerk 242 ist weiterhin derart konfiguriert, dass der erste Widerstand 102 (der durch den integrierten Widerstand 240 bereitgestellt wird) parallel zu dem ersten Kondensator 104 und in Reihe zu dem zweiten Kondensator 108 geschaltet ist. Das heißt, der integrierte Widerstand 240 ist so ausgebildet, dass er sich auf der gleichen Spannung wie der erste Kondensator 104 befindet. Gemäß einem Ausführungsbeispiel einer Parallelkonfiguration steht der erste Widerstand 102 in direktem elektrischem Kontakt mit der Gateelektrode 220 und mit dem ersten Knoten, der den ersten und zweiten Kondensator 104, 108 miteinander verbindet.
  • Die Gatestruktur 210 von 6 kann auch unter Bezugnahme auf die Konnektivitäts- und leitenden Zustände der ersten und zweiten Diode 228, 232 und des integrierten Widerstands 240 beschrieben werden. Gemäß einer Ausführungsform ist die Gatestruktur 210 derart konfiguriert, dass die erste Diode 228 bei einem positiven Gate-Source-Potential in Durchlassrichtung vorgespannt ist, und derart, dass die zweite Diode 232 bei dem positiven Gate-Source-Potential in Sperrrichtung vorgespannt ist. Dies ist der Fall, weil der erste und zweite p-n-Übergang 226, 230 zwischen der Gateelektrode 220 und dem Kanal 208 angeordnet sind. Wenn sich der erste p-n-Übergang 226 in einem leitenden Zustand befindet, befindet sich deshalb der zweite p-n-Übergang 230 in einem Blockierzustand (und umgekehrt).
  • Gemäß einer Ausführungsform erfolgt die einzige Verbindung zwischen dem Gateanschluss (G) und der ersten Diode 228 bei einem positiven Gate-Source-Potential durch den integrierten Widerstand 240. Wie zuvor erläutert, befindet sich der zweite p-n-Übergang 230 bei einem positiven Gate-Source-Potential in einem Blockierzustand und liefert deshalb keine leitende Verbindung zwischen dem Gateanschluss (G) und dem ersten dotierten Halbleitergebiet 212. Das erste dotierte Halbleitergebiet 212 kann dennoch auf das Gatepotential eingestellt sein, falls ein Anschluss des integrierten Widerstands 240 elektrisch direkt mit dem ersten Abschnitt 234 der Gateelektrode 220 verbunden ist und ein entgegengesetzter Anschluss des integrierten Widerstands 240 elektrisch direkt mit dem Gateanschluss (G) verbunden ist. Die Verbindung zwischen dem integrierten Widerstand 240 und dem Gateanschluss (G) kann über den zweiten Abschnitt 236 der Gateelektrode 220 oder durch eine separate Verbindung bewirkt werden.
  • Vorteilhafterweise können die unter Bezugnahme auf 3 erläuterten Prinzipien auf das RC-Netzwerk 242 von 6 angewendet werden, um einen Leckstrom zu reduzieren, indem ein Widerstandswert des integrierten Widerstands 240 auf einen hohen Wert eingestellt wird. Gemäß einer Ausführungsform besitzt der integrierte Widerstand 240 einen Widerstandswert zwischen 500 Ω und 10 kΩ. Insbesondere kann der integrierte Widerstand 240 einen Widerstandswert von 1000 Ω besitzen. Bei diesem Wert wird bei einem positiven Gate-Source-Potential von 5 Volt die in die erste Diode 228 fließende Leckstrommenge 5 mA (Milliampere) nicht übersteigen. Zudem kann eine nachteilige Auswirkung auf die Schaltzeit des Transistors 200 aufgrund des hohen Widerstandswerts des integrierten Widerstands 240 vermieden werden, indem das Verhältnis von Kapazitätswerten zwischen dem ersten und zweiten Kondensator 104, 108 verstellt und deshalb das Verhältnis zwischen der Zeitkonstante τ des dominanten Pols und der Zeitkonstante T der Nullstelle zugeschnitten wird, wie oben unter Bezugnahme auf 3 beschrieben. Gemäß einer Ausführungsform liegt ein Verhältnis zwischen einer Zeitkonstante τ der dominanten Nullstelle des RC-Netzwerks 242 und einer Zeitkonstante T der Nullstelle des RC-Netzwerks 242 zwischen 1,5 und 0,5. Da die Kapazität des ersten und zweiten p-n-Übergangs 226, 230 von den Dotierkonzentrationen des ersten und zweiten dotierten Halbleitergebiets 212, 214 abhängt, können diese Dotierkonzentrationen leicht zugeschnitten werden, um bevorzugte Verhältnisse zwischen einer Zeitkonstante τ des dominanten Pols des RC-Netzwerks 242 und einer Zeitkonstante T der Nullstelle des RC-Netzwerks 242 zu erzielen. Dieses Verhältnis kann mit einem hohen Grad an Präzision gesteuert werden, um eine Spannungsüberschwingbedingung zu vermeiden, zum Beispiel in dem Fall von über 1,5 liegenden Verhältniswerten.
  • Der erste und zweite Kondensator 104, 108 können eine Kapazität im Bereich von 200 pF (Picofarad) bis 5 nF (Nanofarad), als Beispiel, in einem Transistor mit 70 mΩ RDSON (Drain-Source-Widerstandswert im Einschaltzustand) besitzen. Für andere RDSON-Werte können die Kapazitäten des ersten und zweiten Kondensators 104, 108 entsprechend zugeschnitten werden.
  • Unter Bezugnahme auf 7 ist eine Draufsicht des Transistors 200 gemäß einer Ausführungsform dargestellt. In dieser Ausführungsform bildet die erste dotierte Schicht 216 sowohl das erste dotierte Halbleitergebiet 212 als auch den Widerstand 240. Der Widerstand 240 wird durch einen Abschnitt 244 der ersten dotierten Schicht 216 gebildet, die von dem ersten dotierten Halbleitergebiet 212 diskret und physisch getrennt ist. Die Geometrie des ersten dotierten Halbleitergebiets 212 und des Widerstandsabschnitts 244 können beispielsweise durch maskierte Ätztechniken bereitgestellt werden. Das erste dotierte Halbleitergebiet 212 und der Widerstandsabschnitt 244 können durch eine isolierende Passivierungsschicht 246 physisch getrennt sein, die auf dem Barrierengebiet 206 ausgebildet ist und sich seitlich bei der ersten dotierten Schicht 216 und der zweiten dotierten Schicht 218 befindet. Die Passivierungsschicht 246 kann aus einem beliebigen einer Vielzahl dielektrisch isolierender Materialien wie SiN oder SiO2 gebildet werden.
  • Gemäß einer Ausführungsform besitzt der Widerstandsabschnitt 244 eine rechteckige Gestalt. Wie der Durchschnittsfachmann versteht, wird der Widerstandswert einer Struktur durch die Geometrie der Struktur (z.B. die Querschnittsfläche oder zweidimensionale Fläche im Fall eines Flächenwiderstands) und die Leitfähigkeit des Materials bestimmt. Im Fall eines Halbleitermaterials kann die Leitfähigkeit durch Verstellung an der Dotierkonzentration des Materials beeinflusst werden. Somit kann durch Ausbilden des Widerstands 240 aus rechteckigen Abschnitten 244 der ersten dotierten Schicht 216, die eine Halbleiterschicht ist, der Widerstandswert des Widerstands 240 mit einem hohen Grad an Präzision gesteuert werden. Die Geometrie und Dotierkonzentration der Widerstandsabschnitte 244 können leicht definiert und gesteuert werden, zum Beispiel durch die Parameter der Epitaxieprozesse, die verwendet werden, um die erste dotierte Schicht 216 auszubilden, und den nachfolgenden Ätzprozess, der auf die erste dotierte Schicht 216 angewendet wird.
  • Bei einem Ausführungsbeispiel besitzt jeder der rechteckigen Widerstandsabschnitte 244 einen Flächenwiderstand von etwa 100 kΩ pro Quadrat. Diese rechteckigen Widerstandsabschnitte 244 können in einer Parallelkonfiguration miteinander verbunden werden, um einen gewünschten Gate-Eingangsgesamtwiderstand des integrierten Widerstands 240 zu erzielen. Beispielsweise kann der integrierte Widerstand 240 aus 100 der rechteckigen 100 kΩ-Widerstandsabschnitte 244 gebildet werden, die parallel zueinander geschaltet sind, so dass ein Gesamtwiderstandswert des integrierten Widerstands 240 etwa 1 kΩ beträgt. Allgemein kann jeder der rechteckigen Widerstandsabschnitte 244 einen Flächenwiderstand von etwa zwischen 50 kΩ und 150 kΩ pro Quadrat besitzen, und eine ausreichende Anzahl der rechteckigen Widerstandsabschnitte 244 kann parallel geschaltet sein, so dass ein Gesamtwiderstandswert des integrierten Widerstands 240 zwischen 500 Ω und 10 kΩ liegt. Diese Werte werden als Beispiele vorgelegt, und die gleichen Prinzipien können unter Verwendung von rechteckigen Widerstandsabschnitten 244 mit unterschiedlicher Gestalt und/oder einem unterschiedlichen Widerstandswert angewendet werden, um den integrierten Widerstand 240 auszubilden.
  • Das Bauelement von 7 ist mit einer Hauptgatebusleitung 248 und mehreren Gatefingern 250 konfiguriert. Der erste und zweite Abschnitt 234, 236 der Gateelektrode 220 werden durch Abwechseln von einzelnen der Gatefinger 250 bereitgestellt. Das heißt, für jedes Paar von Gatefingern 250, das sich über eines der ersten dotierten Halbleitergebiete 212 erstreckt, bildet einer der Gatefinger 250 den ersten Abschnitt 234 der Gateelektrode 220, und der andere der Gatefinger 250 bildet den zweiten Abschnitt 236 der Gateelektrode 220. 7 zeigt eine Einheitszelle mit dieser Konfiguration. Diese Einheitszelle kann mehrmals wiederholt werden, um einen einzelnen der Transistoren 200 auszubilden. Die Hauptgatebuslinie 248 liefert eine globale Verbindung zwischen dem Gateanschluss (G) und dem ersten und zweiten Abschnitt 234, 236 der Gateelektrode 220. Gemäß einer Ausführungsform werden die Hauptgatebusleitung 248 und die Gatefinger 250 aus einer Metallisierungsschicht wie etwa einer Kupfer-, Aluminium- oder Goldmetallisierung ausgebildet.
  • Vorteilhafterweise liefert die in 7 dargestellte Konfiguration ein raumeffizientes Layout für den Transistor 200, in dem die Widerstandsabschnitte 244 die Gesamtflächenanforderung der Gatestruktur 210 im Vergleich zu einer Gatestruktur 210, die den integrierten Widerstand 240 nicht enthält, minimal vergrößern. Die Anwesenheit des integrierten Widerstands 240 in der Gatestruktur 210 erfordert möglicherweise nicht mehr als 10% an zusätzlicher Layoutfläche im Vergleich zu einer Gatestruktur 210, die den integrierten Widerstand 240 nicht enthält. Aus der Planansichtsperspektive von 7 verläuft jeder der Gatefinger 250 senkrecht zur Hauptgatebusleitung 248, und jeder der mehreren Widerstandsabschnitte 244 ist zwischen dem ersten dotierten Halbleitergebiet 212 und der Hauptgatebusleitung 248 angeordnet. Zudem kann die seitliche Breite der Widerstandsabschnitte 244 gleich oder kleiner einer seitlichen Breite des ersten dotierten Halbleitergebiets 212 sein. Somit wird die seitliche Breite jeder Einheitszelle durch die Aufnahme der Widerstandsabschnitte 244 in der Gatestruktur 210 nicht vergrößert. Mit anderen Worten erfordert das Integrieren der Widerstandsabschnitte 244 in die Gatestruktur 210 möglicherweise nur die Erweiterung der Einheitszelle in einer Richtung (d.h. der vertikalen Richtung aus der Perspektive von 7). Zudem kann die Geometrie der in 7 dargestellten Widerstandsabschnitte 244 gemäß bekannten Techniken leicht ausgebildet werden. Dadurch kann die Integration des integrierten Widerstands 240 in die Gatestruktur 210 mit minimalen Kosten und Komplexität erfolgen.
  • Unter Bezugnahme auf 8 wird eine Nahansicht einer Gatestruktur 210 gemäß einer weiteren Ausführungsform dargestellt. Der Transistor 200 von 8 unterscheidet sich von den erörterten vorherigen Ausführungsformen dadurch, dass das erste und zweite dotierte Halbleitergebiet 212, 214 jeweils aus zwei Halbleiterschichten gebildet sind. Zusätzlich zu der ersten dotierten Schicht 216 enthält das erste dotierte Halbleitergebiet 212 weiterhin eine dritte dotierte Schicht 252 aus stärker dotiertem Material als die erste dotierte Schicht 216. Die dritte dotierte Schicht 252 ist auf der ersten dotierten Schicht 216 ausgebildet und steht in direktem elektrischem Kontakt mit dem ersten Abschnitt 234 der Gateelektrode 220. Das zweite dotierte Halbleitergebiet 214 enthält weiterhin eine vierte dotierte Schicht 254 aus einem stärker dotierten Halbleitermaterial als die zweite dotierte Schicht 218. Die vierte dotierte Schicht 254 ist auf der zweiten dotierten Schicht 218 ausgebildet und steht in direktem elektrischem Kontakt mit dem zweiten Abschnitt 236 der Gateelektrode 220.
  • Vorteilhafterweise gestattet die Konfiguration der mehrschichtigen Gatestruktur 210 von 8 die Optimierung der elektrischen Parameter des RC-Netzwerks 242 sowie des Kontaktwiderstands zwischen der Gateelektrode 220 und dem ersten und zweiten dotierten Halbleitergebiet 212, 214. Beispielsweise kann eine Übergangskapazität des zweiten p-n-Übergangs 230 gesteuert werden, um einen gewünschten Wert für den zweiten Kondensator 108 zu erhalten (z.B. 1 nF) durch Verstellung an der Dotierkonzentration der zweiten Halbleiterschicht 218. Weiterhin kann diese Dotierkonzentration von einer Dotierkonzentration des Gebiets unabhängig sein, die das zweite dotierte Halbleitergebiet 214 mit dem zweiten Abschnitt 236 der Gateelektrode 220 verbindet. Gleichermaßen ist die Übergangskapazität des ersten p-n-Übergangs 226 unabhängig von dem Kontaktwiderstand zwischen dem ersten Abschnitt 234 der Gateelektrode 220 und dem ersten dotierten Halbleitergebiet 212, da diese beiden Parameter von der Dotierkonzentration der ersten bzw. dritten dotierten Schicht 216, 252 abhängig sind.
  • Ähnliche Prinzipien können genutzt werden, um eine mehrschichtige Gatestruktur 210 mit drei oder mehr dotierten Schichten bereitzustellen, die jedes des ersten und zweiten dotierten Halbleitergebiets 212, 214 bilden. Auf diese Weise kann ein weiteres Zuschneiden des Dotierprofils und der assoziierten Kapazitäten erzielt werden. Gleichermaßen können diese Prinzipien verwendet werden, um eine Gatestruktur 210 mit einer dotierten Schicht für das erste und zweite dotierte Halbleitergebiet 212, 214 bereitzustellen, wobei diese dotierten Schichten eine lokal variierende Dotierkonzentration besitzen (z.B. von dem Zuschneiden der Dotierstoffdosierungen und Ausheilzeiten).
  • Unter Bezugnahme auf 9 wird eine Nahansicht einer Gatestruktur 210 gemäß einer weiteren Ausführungsform dargestellt. Der Transistor 200 von 9 unterscheidet sich von den erörterten vorherigen Ausführungsformen dadurch, dass in dem Barrierengebiet 206 eine Ausnehmung 256 ausgebildet worden ist. Die Ausnehmung 256 erstreckt sich von der ersten Hauptoberfläche 238 des Barrierengebiets 206 weg. Das heißt, die Ausnehmung 256 erstreckt sich in das Substrat 202, um eine Oberfläche des Substrats 202 bereitzustellen, die näher an dem zweidimensionalen Ladungsträgergas beabstandet ist als die erste Hauptoberfläche 238. Die Ausnehmung kann zum Beispiel durch Ätztechniken ausgebildet werden. Die Gatestruktur 210 ist mit dem in der Ausnehmung 256 ausgebildeten ersten dotierten Halbleitergebiet 212 konfiguriert. Eine derartige Konfiguration kann wünschenswert sein, um eine weitere oder bessere Verarmung des zweidimensionalen Ladungsträgergases unter der Gatestruktur 210 zu erzielen und folglich eine stabilere Steuerung des Kanals 208 zu erzielen.
  • Der Ausdruck „elektrisch direkt verbunden“ oder „in direktem elektrischem Kontakt“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betroffenen Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen stark dotierten Halbleiter. Im Gegensatz dazu bedeutet der Ausdruck „elektrisch gekoppelt“, dass ein oder mehrere dazwischenliegende Elemente, die konfiguriert sind, das elektrische Signal auf gewisse konkrete Weise zu beeinflussen, zwischen den elektrisch gekoppelten Elementen vorgesehen ist. Diese dazwischenliegenden Elemente beinhalten aktive Elemente, wie etwa Transistoren, sowie passive Elemente wie etwa Induktoren, Kondensatoren, Dioden, Widerstände usw.
  • Wie hierin verwendet, bezieht sich der Ausdruck „Gatestruktur“ auf die elektrisch leitende Gateelektrode, die das Schaltsignal von dem Gateanschluss empfängt, und die darunterliegenden Abschnitte des Halbleitermaterials, die die Gateelektrode gegenüber dem Kanal isolieren und die Gateelektrode von dem Substrat trennen.
  • Die Figuren und die Beschreibung veranschaulichen relative Dotierkonzentrationen durch Angeben eines „–“ oder „+“ bei dem Dotiertyp „n“ oder „p“. Beispielsweise bedeutet „n–“ eine Dotierkonzentration, die niedriger ist als die Dotierkonzentration eines „n“-Dotiergebiets, während ein „n+“-Dotiergebiet eine höhere Dotierkonzentration als ein „n“-Dotiergebiet besitzt. Dotiergebiete mit der gleichen relativen Dotierkonzentration besitzen nicht notwendigerweise die gleiche absolute Dotierkonzentration. Beispielsweise können zwei verschiedene „n“-Dotiergebiete die gleiche oder verschiedene absolute Dotierkonzentrationen besitzen. In den Figuren und der Beschreibung werden zum Zweck eines besseren Verständnisses oftmals die dotierten Abschnitte als „p“- oder „n“-dotiert bezeichnet. Wie deutlich zu verstehen ist, soll diese Bezeichnung in keinerlei Weise beschränkend sein. Der Dotiertyp kann willkürlich sein, solange die beschriebene Funktionalität erzielt wird. Weiterhin können in allen Ausführungsformen die Dotiertypen vertauscht werden.
  • Wie hierin verwendet, sind die Ausdrücke „haben“, „enthalten“, „umfassen“ und dergleichen offene Ausdrücke, die die Anwesenheit erwähnter Elemente oder Merkmale anzeigen, zusätzliche Elemente oder Merkmale aber nicht ausschließen. Die Artikel „ein/eine/einer“ und „der/die/das“ sollen den Plural sowie den Singular beinhalten, sofern der Kontext nicht klar etwas anderes anzeigt.

Claims (20)

  1. High-Electron-Mobility-Transistor (HEM-Transistor), der aufweist: ein Puffergebiet; ein Barrierengebiet, das an das Puffergebiet angrenzt und sich entlang des Puffergebiets erstreckt, wobei die Puffer- und Barrierengebiete aus Halbleitermaterialien mit unterschiedlichen Bandabständen gebildet sind, so dass ein elektrisch leitender Kanal, der ein zweidimensionales Ladungsträgergas umfasst, an einer Grenzfläche zwischen dem Puffer- und Barrierengebiet aufgrund piezoelektrischer Effekte entsteht; und eine Gatestruktur, die dazu ausgebildet ist, einen Leitungszustand des Kanals zu steuern, wobei die Gatestruktur eine elektrisch leitende Gateelektrode, ein erstes dotiertes Halbleitergebiet, ein zweites dotiertes Halbleitergebiet und einen Widerstand aufweist, wobei sich das erste dotierte Halbleitergebiet in einem direkten elektrischen Kontakt mit einem ersten Abschnitt der Gateelektrode befindet; wobei sich das zweite dotierte Halbleitergebiet in einem direkten elektrischen Kontakt mit einem zweiten Abschnitt der Gateelektrode befindet; wobei das erste und zweite dotierte Halbleitergebiet entgegengesetzte Leitfähigkeitstypen besitzen und einen p-n-Übergang miteinander bilden, und wobei der erste und zweite Abschnitt der Gateelektrode durch den Widerstand elektrisch aneinander gekoppelt sind.
  2. Transistor nach Anspruch 1, bei dem das erste dotierte Halbleitergebiet eine auf dem Barrierengebiet ausgebildete erste dotierte Schicht aus Halbleitermaterial aufweist, wobei das zweite dotierte Halbleitergebiet eine auf dem ersten dotierten Halbleitergebiet ausgebildete zweite dotierte Schicht aus Halbleitermaterial aufweist und wobei der Widerstand durch einen Abschnitt der ersten dotierten Schicht gebildet wird, die physisch von dem ersten dotierten Halbleitergebiet getrennt ist.
  3. Transistor nach Anspruch 1 oder 2, bei dem das Puffergebiet Galliumnitrid aufweist, wobei das Barrierengebiet Aluminiumgalliumnitrid aufweist, wobei die erste dotierte Schicht aus Halbleitermaterial eine Schicht aus Galliumnitrid oder Aluminiumgalliumnitrid vom p-Typ ist und wobei die zweite dotierte Schicht aus Halbleitermaterial eine Schicht aus Galliumnitrid oder Aluminiumgalliumnitrid vom n-Typ ist.
  4. Transistor nach Anspruch 3, bei dem das erste dotierte Halbleitergebiet direkt an das Barrierengebiet angrenzt und es bedeckt, bei dem das zweite dotierte Halbleitergebiet direkt an das erste dotierte Halbleitergebiet angrenzt und es bedeckt, wobei eine Fläche des zweiten Halbleitergebiets kleiner ist als eine Fläche des ersten dotierten Halbleitergebiets, so dass das zweite dotierte Halbleitergebiet das erste dotierte Halbleitergebiet nur teilweise bedeckt, wobei der erste Abschnitt der Gateelektrode in einem direkten elektrischen Kontakt mit einem unbedeckten Abschnitt des ersten Halbleitergebiets steht.
  5. Transistor nach Anspruch 4, bei dem der Widerstand durch mehrere rechteckige Abschnitte der ersten dotierten Schicht gebildet ist und bei dem jeder der mehreren rechteckigen Abschnitte mit dem ersten und zweiten Abschnitt der Gateelektrode verbunden ist, und bei dem jeder der rechteckigen Abschnitte durch eine Passivierungsschicht, die auf dem Barrierengebiet ausgebildet ist, elektrisch von dem ersten dotierten Halbleitergebiet isoliert sind.
  6. Transistor nach Anspruch 5, der weiterhin eine Hauptgatebusleitung und mehrere Gatefinger aufweist, wobei die Hauptgatebusleitung und die Gatefinger aus einer Metallisierungsschicht gebildet sind, wobei der erste und zweite Abschnitt der Gateelektrode aus abwechselnden der Gatefinger gebildet werden und wobei bei einem Transistor in Draufsicht jeder der Gatefinger senkrecht zur Hauptgatebusleitung ist und jeder der mehreren rechteckigen Abschnitte zwischen dem ersten dotierten Halbleitergebiet und der Hauptgatebusleitung angeordnet ist.
  7. Transistor nach Anspruch 6, bei dem jeder der mehreren rechteckigen Abschnitte parallel zu den anderen geschaltet ist und einen Widerstandswert zwischen 50kΩ und 150 kΩ besitzt und wobei der Widerstand einen Widerstandswert zwischen 500Ω und 10 kΩ besitzt.
  8. Transistor nach einem der Ansprüche 2 bis 7, bei dem das erste dotierte Halbleitergebiet weiterhin eine dritte dotierte Schicht aus Halbleitermaterial aufweist, die starker dotiert ist als die erste dotierte Schicht, wobei die dritte dotierte Schicht auf der ersten dotierten Schicht ausgebildet ist und in einem direkten elektrischen Kontakt mit dem ersten Abschnitt der Gateelektrode steht, wobei das zweite dotierte Halbleitergebiet weiterhin eine vierte dotierte Schicht aus Halbleitermaterial aufweist, die stärker dotiert ist als die zweite dotierte Schicht, und wobei die vierte dotierte Schicht auf der zweiten dotierten Schicht ausgebildet ist und in einem direkten elektrischen Kontakt mit dem zweiten Abschnitt der Gateelektrode steht.
  9. Transistor nach einem der Ansprüche 2 bis 8, bei dem das Barrierengebiet eine erste Hauptoberfläche und eine sich von der ersten Hauptoberfläche weg erstreckende Ausnehmung aufweist und wobei das erste dotierte Halbleitergebiet in der Ausnehmung ausgebildet ist.
  10. High-Electron-Mobility-Transistor (HEM-Transistor), der aufweist: ein Puffergebiet; ein Barrierengebiet, das an das Puffergebiet angrenzt und sich entlang des Puffergebiets erstreckt, wobei die Puffer- und Barrierengebiete aus Halbleitermaterialien mit unterschiedlichen Bandabständen gebildet ist, so dass ein elektrisch leitender Kanal, der ein zweidimensionales Ladungsträgergas aufweist, an einer Grenzfläche zwischen dem Puffer- und Barrierengebiet aufgrund piezoelektrischer Effekte entsteht; und eine Gatestruktur, die dazu ausgebildet ist, einen Leitungszustand des Kanals zu steuern und die eine elektrisch leitende Gateelektrode und ein in die Gatestruktur integriertes RC-Netzwerk aufweist, wobei das RC-Netzwerk einen ersten und zweiten Kondensator und einen Widerstand aufweist, wobei der erste und zweite Kondensator in einer Reihenkonfiguration zwischen die Gateelektrode und den Kanal geschaltet sind und wobei der Widerstand parallel zu dem ersten Kondensator und in Reihe zu dem zweiten Kondensator geschaltet ist.
  11. Transistor nach Anspruch 10, bei dem der erste Kondensator in einem direkten elektrischen Kontakt mit der Gateelektrode und einem ersten Knoten steht, wobei der zweite Kondensator in einem direkten elektrischen Kontakt mit dem ersten Knoten und dem Barrierengebiet steht und wobei der Widerstand in einem direkten elektrischem Kontakt mit der Gateelektrode und dem ersten Knoten steht.
  12. Transistor nach Anspruch 11, bei dem die Gatestruktur ein auf dem Barrierengebiet angeordnetes erstes dotiertes Halbleitergebiet und ein auf dem ersten dotierten Halbleitergebiet angeordnetes zweites dotiertes Halbleitergebiet aufweist, wobei der erste Kondensator durch einen ersten p-n-Übergang zwischen dem ersten dotierten Halbleitergebiet und dem Barrierengebiet gebildet ist und wobei der zweite Kondensator durch einen zweiten p-n-Übergang zwischen dem ersten dotierten Halbleitergebiet und dem zweiten dotierten Halbleitergebiet gebildet ist.
  13. Transistor nach Anspruch 12, bei dem das erste dotierte Halbleitergebiet eine auf dem Barrierengebiet ausgebildete erste dotierte Schicht aus Halbleitermaterial aufweist, wobei das zweite dotierte Halbleitergebiet eine auf dem ersten dotierten Halbleitergebiet ausgebildete zweite dotierte Schicht aus Halbleitermaterial aufweist und wobei der Widerstand durch einen Abschnitt der ersten dotierten Schicht gebildet wird, die physisch von dem ersten dotierten Halbleitergebiet getrennt ist.
  14. Transistor nach Anspruch 13, bei dem der Widerstand einen Widerstandswert von mindestens 500Ω besitzt, wobei Kapazitätswerte der ersten und zweiten Kapazität derart sind, dass ein Verhältnis zwischen einer Zeitkonstante eines dominanten Pols des RC-Netzwerks und einer Zeitkonstante eines Nullstelle des RC-Netzwerks zwischen 1,5 und 0,5 liegt, wobei die Zeitkonstante des dominanten Pols gleich dem Widerstandswert des Widerstands multipliziert mit der Gesamtkapazität des ersten und zweiten Kondensators ist, und wobei die Zeitkonstante der Nullstelle gleich dem Widerstandswert des Widerstands multipliziert mit der Kapazität des zweiten Kondensators ist.
  15. Transistor nach Anspruch 14, bei dem der Widerstand durch mehrere rechteckig geformte Abschnitte der ersten dotierten Schicht gebildet ist, die parallel zueinander geschaltet sind.
  16. High-Electron-Mobility-Transistor (HEM-Transistor), der aufweist: ein Puffergebiet; ein Barrierengebiet, das an das Puffergebiet angrenzt und sich entlang des Puffergebiets erstreckt, wobei die Puffer- und Barrierengebiete aus Halbleitermaterialien mit unterschiedlichen Bandabständen gebildet sind, so dass ein elektrisch leitender Kanal, der ein zweidimensionales Ladungsträgergas umfasst, an einer Grenzfläche zwischen dem Puffer- und Barrierengebiet aufgrund piezoelektrischer Effekte entsteht; Source- und Drainelektroden, die voneinander beabstandet sind und in einem Ohmschen Kontakt mit dem Kanal stehen; eine Gatestruktur, die dazu ausgebildet ist, einen Leitungszustands des Kanals zu steuern, wobei die Gatestruktur eine elektrisch leitende Gateelektrode, eine erste Diode, eine zweite Diode und einen Widerstand aufweist, wobei die Gatestruktur so ausgebildet ist, dass sich der Kanal bei einem positiven Gate-Source-Potential in einem leitenden Zustand und bei einem Gate-Source-Potential von Null in einem nichtleitenden Zustand befindet, wobei die erste Diode dazu ausgebildet ist, bei dem positiven Gate-Source-Potential in Durchlassrichtung vorgespannt zu sein, wobei die zweite Diode dazu ausgebildet ist, bei dem positiven Gate-Source-Potential in Sperrrichtung vorgespannt zu sein, und wobei die einzige Verbindung zwischen der Gateelektrode und der ersten Diode bei einem positiven Gate-Source-Potential durch den Widerstand erfolgt.
  17. Transistor nach Anspruch 16, bei dem die Gatestruktur ein auf dem Barrierengebiet angeordnetes erstes dotiertes Halbleitergebiet und ein auf dem ersten dotierten Halbleitergebiet angeordnetes zweites dotiertes Halbleitergebiet aufweist, wobei die erste Diode durch einen ersten p-n-Übergang zwischen dem ersten dotierten Halbleitergebiet und dem Barrierengebiet gebildet ist und wobei die zweite Diode durch einen zweiten p-n-Übergang zwischen dem ersten dotierten Halbleitergebiet und dem zweiten dotierten Halbleitergebiet gebildet ist.
  18. Transistor nach Anspruch 17, bei dem das erste dotierte Halbleitergebiet eine auf dem Barrierengebiet ausgebildete erste dotierte Schicht aus Halbleitermaterial umfasst, bei dem das zweite dotierte Halbleitergebiet eine auf dem ersten dotierten Halbleitergebiet ausgebildete zweite dotierte Schicht aus Halbleitermaterial aufweist, und bei dem der Widerstand durch einen Abschnitt der ersten dotierten Schicht gebildet wird, der physisch von dem ersten dotierten Halbleitergebiet getrennt ist.
  19. Transistor nach Anspruch 18, bei dem der Widerstand durch mehrere rechteckige Abschnitte der ersten dotierten Schicht gebildet ist und bei dem jede der mehreren rechteckigen Abschnitte mit dem ersten und zweiten Abschnitt der Gateelektrode verbunden sind, und bei dem jeder der rechteckigen Abschnitte physisch durch eine Passivierungsschicht, die auf dem Barrierengebiet ausgebildet ist, von dem ersten dotierten Halbleitergebiet getrennt ist.
  20. Transistor nach Anspruch 19, bei dem jeder der rechteckigen Abschnitte in den parallel zu den anderen geschaltet ist und einen Widerstandswert zwischen 50kΩ und 150 kΩ besitzt, und wobei der Widerstand einen Widerstandswert zwischen 500Ω und 10 kΩ besitzt.
DE102016105908.0A 2015-03-31 2016-03-31 High-Electron-Mobility-Transistor (HEM-Transistor) mit einem in eine Gatestruktur integrierten RC-Netzwerk Pending DE102016105908A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/674,096 2015-03-31
US14/674,096 US9305917B1 (en) 2015-03-31 2015-03-31 High electron mobility transistor with RC network integrated into gate structure

Publications (1)

Publication Number Publication Date
DE102016105908A1 true DE102016105908A1 (de) 2016-10-06

Family

ID=55589085

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016105908.0A Pending DE102016105908A1 (de) 2015-03-31 2016-03-31 High-Electron-Mobility-Transistor (HEM-Transistor) mit einem in eine Gatestruktur integrierten RC-Netzwerk

Country Status (3)

Country Link
US (1) US9305917B1 (de)
CN (1) CN106024878B (de)
DE (1) DE102016105908A1 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224924B1 (en) * 2017-08-22 2019-03-05 Infineon Technologies Austria Ag Bidirectional switch with passive electrical network for substrate potential stabilization
CN109962100B (zh) * 2019-04-03 2022-07-05 中国科学院微电子研究所 P型沟道GaN基结构及电子器件
US10720913B1 (en) 2019-05-28 2020-07-21 Infineon Technologies Austria Ag Integrated failsafe pulldown circuit for GaN switch
US10958268B1 (en) 2019-09-04 2021-03-23 Infineon Technologies Austria Ag Transformer-based driver for power switches
US11038048B2 (en) * 2019-10-01 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gallium nitride-on-silicon devices
RU195270U1 (ru) * 2019-11-25 2020-01-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Новгородский государственный университет имени Ярослава Мудрого" Магнитоэлектрический диод
US10979032B1 (en) 2020-01-08 2021-04-13 Infineon Technologies Austria Ag Time-programmable failsafe pulldown circuit for GaN switch
US11777023B2 (en) 2020-10-20 2023-10-03 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4528321B2 (ja) * 2007-09-26 2010-08-18 シャープ株式会社 スイッチング回路、回路、並びにスイッチング回路及び駆動パルス生成回路を含む回路
US20090173999A1 (en) * 2008-01-08 2009-07-09 Remis Gaska Field effect transistor with gate having varying sheet resistance
JP5369544B2 (ja) * 2008-08-29 2013-12-18 富士通株式会社 半導体装置およびその製造方法
US8624662B2 (en) * 2010-02-05 2014-01-07 Transphorm Inc. Semiconductor electronic components and circuits
US20110210377A1 (en) * 2010-02-26 2011-09-01 Infineon Technologies Austria Ag Nitride semiconductor device
TWI420664B (zh) * 2010-07-27 2013-12-21 Univ Nat Chiao Tung 增強式高電子移動率電晶體及其製造方法
US8895993B2 (en) * 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
US20120241820A1 (en) * 2011-03-21 2012-09-27 International Rectifier Corporation III-Nitride Transistor with Passive Oscillation Prevention
US9373688B2 (en) * 2011-05-04 2016-06-21 Infineon Technologies Austria Ag Normally-off high electron mobility transistors
KR101882997B1 (ko) * 2011-09-30 2018-07-30 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
US8785944B2 (en) * 2011-12-07 2014-07-22 Samsung Electronics Co., Ltd. High electron mobility transistor
US9553183B2 (en) * 2013-06-19 2017-01-24 Infineon Technologies Austria Ag Gate stack for normally-off compound semiconductor transistor

Also Published As

Publication number Publication date
CN106024878B (zh) 2019-07-05
CN106024878A (zh) 2016-10-12
US9305917B1 (en) 2016-04-05

Similar Documents

Publication Publication Date Title
DE102016114496B4 (de) Halbleitervorrichtung, Transistoranordnung und Herstellungsverfahren
DE102017200557B4 (de) Feldeffekttransistor mit Schutzdioden
DE102012107523B4 (de) HEMT mit integrierter Diode mit niedriger Durchlassspannung
DE102016105908A1 (de) High-Electron-Mobility-Transistor (HEM-Transistor) mit einem in eine Gatestruktur integrierten RC-Netzwerk
DE112013000784B4 (de) Halbleiteranordnung mit aktikver Driftzone
DE102016125865B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements und Halbleiterbauelement
DE102013004464B4 (de) Gate-Überspannungsschutz für Verbindungshalbleiter und Verfahren
DE102009028555B4 (de) Transistor
DE102016113735A1 (de) Durchschlagfestes HEMT-Substrat und Bauelement
DE102014116091B4 (de) Halbleiterbauelement
DE102016101679B4 (de) Halbleitervorrichtung mit einem lateralen Transistor
DE102015117394B4 (de) Halbleiterbauelement
DE102015115982A1 (de) Elektronisches Bauteil
DE102015103017A1 (de) Gruppe III-nitrid-basierter Transistor vom Anreichungstyp
DE102014109147A1 (de) Feldeffekthalbleiter-Bauelement sowie Verfahren zu dessen Betrieb und Herstellung
DE102016101909A1 (de) Schaltkreis und Halbleiterbauelement
DE102013105714A1 (de) Monolithisch integrierter HEMT und Stromschutzvorrichtung
DE102017210711A1 (de) Halbleiterbauelement
DE102013206057A1 (de) Integriertes schaltbauelement mit parallelem gleichrichterelement
DE102016115761A1 (de) Halbleitervorrichtung
DE112021003124T5 (de) Halbleitereinheit
DE102012101217B4 (de) Normalerweise ausgeschaltete Halbleiterschalter und normalerweise ausgeschaltete JFETs
DE102006045312B3 (de) Halbleiteranordnung mit gekoppelten Sperrschicht-Feldeffekttransistoren
EP2633555B1 (de) Diodenschaltung
DE102016110645A1 (de) Halbleitervorrichtung mit einem eine erste feldplatte und eine zweite feldplatte aufweisenden transistor

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication