DE102016115761A1 - Halbleitervorrichtung - Google Patents

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Yu-Syuan Lin
Jiun-Lei Yu
Ming-Cheng Lin
Chun-Lin Tsai
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtung umfasst einen Transistor, eine Halbleiterschicht, eine aktive Region und eine leitende Schicht. Die aktive Region befindet sich in der Halbleiterschicht. Die leitende Schicht ist konfiguriert, einen Kanal in der aktiven Region aufrechtzuerhalten, wenn der Transistor getriggert wird, sodass er durchschaltet.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Kürzlich erregten Galliumnitrid-(GaN)-High-Electron-Mobility-Transistor-(HEMT)-Vorrichtungen viel Aufmerksamkeit bezüglich ihres hohen Potenzials zum Ersetzen von Silizium (Si) oder Siliziumkarbid (SiC) zur Verwendung als Hochspannungs-(HV)-Vorrichtungen. GaN-HEMTs werden typischerweise durch Aufbringen ohmscher Source- und Drainkontakte und einem Schottky-Gatekontakt oben auf einer epitaktisch gewachsenen Struktur einschließlich einer Aluminiumgalliumnitrid-(AlGaN)-Sperrschicht auf einer GaN-Kanalschicht hergestellt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
  • 1A ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 1B ist eine Querschnittansicht der Halbleitervorrichtung, die in 1A gezeigt ist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2 ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 3 ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 4 ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 5 ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 6 ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 7 ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 8 ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 9 ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 10 ist ein Diagramm einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • 1A ist ein Diagramm einer Halbleitervorrichtung 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 1A umfasst die Halbleitervorrichtung 1 eine erste Steuerung 101, eine zweite Steuerung 102, einen ersten Transistor M1 (auch als Highside-Transistor bezeichnet), einen zweiten Transistor M2 (auch als Lowside-Transistor bezeichnet) und eine Last 105.
  • Des Weiteren ist die Halbleitervorrichtung 1 konfiguriert, in unterschiedlichen Leistungsdomänen zu arbeiten, die eine erste Leistungsdomäne, welche durch eine Versorgungsspannung VDD0 und eine Massespannung GND0 definiert ist, und eine zweite Leistungsdomäne, welche durch eine Versorgungsspannung-VDD und eine Massespannung GND definiert ist, umfassen. Beispielsweise beträgt die Versorgungsspannung VDD0 ca. 1,8 Volt (V) und die Versorgungsspannung VDD ca. 600 V. Zusätzlich beträgt die Massespannung GND0 ca. 0 V und die Massespannung VDD ca. 0 V. Alternativ unterscheidet sich ein Spannungspegel der Massespannung GND0 von dem der Massespannung GND.
  • Die Halbleitervorrichtung 1 kann als ein Stromrichter dienen. Beispielsweise ist die Halbleitervorrichtung 1 als eines von einem Schaltnetzteil, einem Gleichrichter, einem Leistungswechselrichter, einem Motorgeneratoraggregat, einem DC-DC-Wandler und einem Transformator klassifiziert. Ein typischer Stromwandler umfasst einen Schaltkreis, einen Treiber und eine Niederspannungsschaltung. Zum Umwandeln einer Versorgungsspannung ist der Stromrichter mit Schaltern implementiert.
  • Der erste Transistor M1 und der zweite Transistor M2 empfangen die zweite Leistungsdomäne der Versorgungsspannung VDD und der Massespannung GND und sind in einer Kaskadenkonfiguration zwischen der Versorgungsspannung VDD und der Massespannung GND verbunden.
  • Bei einer oder mehreren Ausführungsformen umfasst jeder von dem ersten Transistor M1 und dem zweiten Transistor M2 einen Leistungsfeldeffekttransistor (FET) wie einen doppeldiffundierten Metalloxidhalbleiter-(DMOS)-Transistor. Bei weiteren Ausführungsformen umfasst jeder von dem ersten Transistor M1 und dem zweiten Transistor M2 eine weitere geeignete Vorrichtung wie einen Bipolartransistor mit isolierter Gateelektrode (IGBT), einen Feldeffekttransistor (FET) usw. Bei der vorliegenden Ausführungsform umfasst jeder von dem ersten Transistor M1 und dem zweiten Transistor M2 einen n-Metalloxidhalbleiter-(NMOS)-Feldeffekttransistor. Bei einer weiteren Ausführungsform umfasst jeder von dem ersten Transistor M1 und dem zweiten Transistor M2 einen p-Metalloxidhalbleiter-(PMOS)-Feldeffekttransistor.
  • Des Weiteren umfasst die Last 105 Widerstände, Kondensatoren, Stromkreise oder andere elektrische Vorrichtungen.
  • Die erste Steuerung 101 ist konfiguriert, die zweite Leistungsdomäne zu empfangen und ein Signal Vs1 eines relativ hohen Spannungspegels zum Ansteuern des ersten Transistors M1 bereitzustellen. Außerdem ist die zweite Steuerung 102 konfiguriert, die erste Leistungsdomäne zu empfangen und ein Signal Vs2 eines relativ niedrigen Spannungspegels zum Ansteuern des zweiten Transistors M2 bereitzustellen.
  • Ein Drainanschluss DH des ersten Transistors M1 empfängt die Versorgungsspannung VDD. Ein Gateanschluss GH des ersten Transistors M1 ist mit einem Ausgang von der ersten Steuerung 101 gekoppelt und empfängt das Signal Vs1. Ein Sourceanschluss des Transistors M1 ist mit der Last 105 gekoppelt. Des Weiteren empfängt ein Sourceanschluss SL des zweiten Transistors M2 die Massespannung GND. Ein Gateanschluss GL des zweiten Transistors M2 ist mit einem Ausgang der zweiten Steuerung 102 gekoppelt und empfängt das Signal Vs2. Ein Drainanschluss DL des zweiten Transistors M2 ist mit dem Sourceanschluss SH des ersten Transistors M1 und auch mit der Last 105 gekoppelt.
  • Im Betrieb sind der erste Transistor M1 und der zweite Transistor M2 konzipiert, nicht zur gleichen Zeit durchgeschaltet zu werden. Auf diese Art und Weise können der erste Transistor M1 und der zweite Transistor M2 eine geeignete Spannung an die Last 105 derart bereitzustellen, dass die Last 102 normal arbeiten kann. Wenn sowohl der erste Transistor M1 als auch der zweite Transistor M2 in einem Durchlasszustand arbeiten müssten, stellen der erste Transistor M1 und der zweite Transistor M2 eine ungeeignete Spannung an die Last 105 bereit. Daher kann die Last 105 nicht normal arbeiten.
  • Bei einigen existierenden Halbleitervorrichtungen sind ein Highside-Transistor und ein Lowside-Transistor nicht in einer integrierten Schaltung (IC) integriert. Der Highside-Transistor und der Lowside-Transistor werden jeweils als eine unabhängige Komponente hergestellt und dann auf einer Hauptplatine befestigt. Bei solchen vorhandenen Herangehensweisen könnte der Highside-Transistor in einer Situation, in der der Highside-Transistor durchgeschaltet werden sollte und der Lowside-Transistor nicht durchgeschaltet werden sollte, nicht durchgeschaltet werden, wenn der Highside-Transistor und der Lowside-Transistor in einem einzelnen IC integriert wären, was im Detail unter Bezugnahme auf 1B beschrieben wird.
  • Im Vergleich dazu können in der vorliegenden Offenbarung, der erste Transistor M1 und der zweite Transistor M2 in einem einzelnen integrierten Chip integriert sein, ohne die Funktion des ersten Transistors M1 zu beeinflussen, was auch im Detail unter Bezugnahme auf 1B beschrieben wird.
  • 1B ist eine Querschnittansicht der in 1A gezeigten Halbleitervorrichtung 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 1B umfasst die Halbleitervorrichtung 1 zusätzlich zum ersten Transistor M1 und zweiten Transistor M2 ein Substrat 12, eine erste leitende Schicht 16, eine zweite leitende Schicht 14 und ein leitendes Merkmal 22.
  • Bei einigen Ausführungsformen umfasst das Substrat 12 Siliziumgermanium, Galliumarsen, Siliziumkohlenstoff oder andere geeignete Halbleitermaterialien. Bei einigen Ausführungsformen umfasst das Substrat 12 weiter dotierte Regionen wie eine P-Wanne und eine N-Wanne (nicht gezeigt). Bei einigen weiteren Ausführungsformen umfasst das Substrat 10 weiter andere Merkmale wie eine eingebettete Schicht oder eine Epitaxieschicht. Des Weiteren ist bei einigen Ausführungsformen das Substrat 12 ein Halbleiter auf Isolator wie Silizium auf Isolator (SOI). Bei anderen Ausführungsformen umfasst das Halbleitersubstrat 12 eine dotierte Epitaxieschicht, eine Gradienthalbleiterschicht oder umfasst weiter eine Halbleiterschicht, die über einer anderen Halbleiterschicht eines unterschiedlichen Typs wie einer Siliziumschicht auf einer Siliziumgermaniumschicht liegt. Bei einigen anderen Beispielen umfasst ein Verbindungshalbleitersubstrat eine Mehrschichtsiliziumstruktur oder ein Siliziumsubstrat kann eine Mehrschichtverbindungshalbleiterstruktur umfassen. Bei einigen Ausführungsformen kann das Substrat 12 andere Elementhalbleiter wie Germanium und Diamant umfassen. Bei einigen Ausführungsformen umfasst das Substrat 12 einen Verbindungshalbleiter wie Siliziumkarbid, Galliumarsenid, Indiumarsenid oder Indiumphosphid.
  • Der erste Transistor M1 umfasst eine erste leitende Schicht 16 auf dem Substrat 12 und eine erste Halbleiterschicht 18H von beispielsweise einer III-V-Familie (im Folgenden die „erste III-V-Schicht 18H”) auf der ersten leitenden Schicht 16. Des Weiteren ist eine erste aktive Region 19. (gezeigt in einem ununterbrochenen Kästchen) des ersten Transistors M1 in der ersten III-V-Schicht definiert. Des Weiteren ist ein erster Kanal 17H (gezeigt in einem punktierten Kästchen) in der ersten aktiven Region 19H definiert.
  • Bei einer Ausführungsform umfasst die erste III-V-Schicht 18H eine Galliumnitrid-(GaN)-Schicht (nicht speziell gezeigt) und eine Aluminiumgalliumnitrid-(AlGaN)-Schicht (nicht speziell gezeigt) auf der GaN-Schicht. Da sich die Bandlücke der GaN-Schicht von der der AlGaN-Schicht unterscheidet, wird eine zweidimensionale Elektronengas-(2-DEG)-Region, die als der erste Kanal 17H bezeichnet ist, in der AlGaN-Schicht nahe einer Grenzfläche zwischen der GaN-Schicht und der AlGaN-Schicht erzeugt. Die Offenbarung ist jedoch nicht darauf begrenzt. Bei einer weiteren Ausführungsform kann die erste III-V-Schicht 18H Galliumarsenid, Indiumarsenid, Indiumgalliumarsenid, Indiumphosphid, Galliumnitrid, Indiumantimonid, Galliumantimonid, Galliumphosphid, Aluminiumnitrid, Indiumnitrid, Indiumaluminiumnitrid und/oder irgendwelche ternären oder quaternären Verbindungen davon oder Mischungen oder Legierungen davon umfassen.
  • Die erste leitende Schicht 16 ist auf dem Substrat 12 angeordnet und dient als ein Volumen des ersten Transistors M1. Ein Spannungspegel, der an der ersten leitenden Schicht 16 angelegt ist, bestimmt, ob der erste Kanal 17H in der ersten aktiven Region 19H gehalten oder aufrechterhalten werden kann.
  • Speziell wird der erste Kanal 17H nicht gehalten, wenn der Spannungspegel an der ersten leitenden Schicht 16 nicht größer ist als der am Gateanschluss GH des ersten Transistors M1 und die Spannungsdifferenz dazwischen größer als ein erster Schwellenspannungspegel wie 200 V ist. Wenn andererseits der Spannungspegel an der ersten leitenden Schicht 16 nicht größer ist als der am Gateanschluss GH des ersten Transistors M1 und die Spannungsdifferenz dazwischen nicht größer ist als der erste Schwellenspannungspegel, dann wird der erste Kanal 17H gehalten. Wenn der Spannungspegel an der ersten leitenden Schicht 16 beispielsweise im Wesentlichen gleich dem am Gateanschluss GH des ersten Transistors M1 ist, was bedeutet, dass der Spannungspegel an der ersten leitenden Schicht 16 nicht größer als der am Gateanschluss GH des ersten Transistors M1 ist, während die Spannungsdifferenz nicht größer ist als der erste Schwellenspannungspegel, dann wird der erste Kanal 17H gehalten.
  • Wenn alternativ der Spannungspegel an der ersten leitenden Schicht 16 nicht größer ist als der am Gateanschluss GH des ersten Transistors M1 und die Spannungsdifferenz dazwischen größer als ein zweiter Schwellenspannungspegel wie 200 V ist, dann wird der erste Kanal 17H nicht gehalten. Der zweite Schwellenspannungspegel kann gleich oder anders als der erste Schwellenspannungspegel sein. Wenn andererseits der Spannungspegel an der ersten leitenden Schicht 16 nicht größer ist als der am Gateanschluss GH des ersten Transistors M1 und die Spannungsdifferenz dazwischen nicht größer ist als der zweite Schwellenspannungspegel, dann wird der erste Kanal 17H gehalten.
  • In Anbetracht des Vorstehenden wird der erste Kanal 17H gehalten, wenn die Spannungsdifferenz zwischen der ersten leitenden Schicht 16 und dem Gateanschluss GH des ersten Transistors M1 innerhalb eines Schwellenspannungspegels fällt.
  • Der zweite Transistor M2 umfasst eine zweite leitende Schicht 14 auf dem Substrat 12 und eine zweite Halbleiterschicht 18L von beispielsweise einer III-V-Familie (im Folgenden die „zweite III-V-Schicht 18L”) auf der zweiten leitenden Schicht 14.
  • Die zweite III-V-Schicht 18L ist von der ersten III-V-Schicht 18H durch einen Abstand W1 getrennt. Bei einer Ausführungsform beträgt der Abstand W1 ca. 100 μm. Die erste III-V-Schicht 18H und die zweite III-V-Schicht 18L sind speziell als unabhängige Komponenten physikalisch getrennt voneinander auf dem gleichen Substrat 12 hergestellt. Außerdem ist die erste III-V-Schicht 18H von der zweiten III-V-Schicht 18L elektrisch getrennt. Des Weiteren ist eine zweite aktive Region 19L des zweiten Transistors M2 in der zweiten III-V-Schicht 18L definiert. Des Weiteren ist ein zweiter Kanal 17L in der zweiten aktiven Region 19L definiert.
  • Bei einer Ausführungsform umfasst die zweite III-V-Schicht 18L eine GaN-Schicht und eine AlGaN-Schicht auf der GaN-Schicht, aber die Offenbarung ist nicht darauf begrenzt. Da sich die Bandlücke der GaN-Schicht von der der AlGaN-Schicht unterscheidet, wird wie zuvor beschrieben eine zweidimensionale Elektronengas-(2-DEG)-Region, die als der zweite Kanal 17L bezeichnet wird, in der AlGaN-Schicht nahe einer Grenzfläche zwischen der GaN-Schicht und der AlGaN-Schicht erzeugt. Bei einer weiteren Ausführungsform kann die zweite III-V-Schicht 18L Galliumarsenid, Indiumarsenid, Indiumgalliumarsenid, Indiumphosphid, Galliumnitrid, Indiumantimonid, Galliumantimonid, Galliumphosphid und/oder irgendwelche ternären oder quaternären Verbindungen davon oder Mischungen oder Legierungen davon umfassen.
  • Die zweite leitende Schicht 14 ist auf dem Substrat 12 angeordnet und dient als ein Volumen des zweiten Transistors M2. Ein Spannungspegel, der an der zweiten leitenden Schicht 14 angelegt ist, bestimmt, ob der zweite Kanal 17L in der zweiten aktiven Region 19L gehalten oder aufrechterhalten wird.
  • Wenn der Spannungspegel an der zweiten leitenden Schicht 14 nicht größer ist als der am Gateanschluss GL des zweiten Transistors M2 und die Spannungsdifferenz dazwischen größer als ein dritter Schwellenspannungspegel wie 200 V ist, wird der zweite Kanal 17L nicht gehalten. Wenn andererseits der Spannungspegel an der zweiten leitenden Schicht 14 nicht größer ist als der am Gateanschluss GL des zweiten Transistors M2 und die Spannungsdifferenz dazwischen nicht größer ist als der dritte Schwellenspannungspegel, dann wird der zweite Kanal 17L gehalten. Wenn beispielsweise der Spannungspegel an der zweiten leitenden Schicht 14 im Wesentlichen gleich dem am Gateanschluss GL des zweiten Transistors M2 ist, was bedeutet, dass der Spannungspegel an der zweiten leitenden Schicht 14 nicht größer als der am Gateanschluss GL des zweiten Transistors M2 ist, und die Spannungsdifferenz dazwischen nicht größer als der dritte Schwellenspannungspegel ist, dann wir der zweite Kanal 17L gehalten.
  • Wenn alternativ der Spannungspegel an der zweiten leitenden Schicht 14 größer ist als der am Gateanschluss GL des zweiten Transistors M2 und die Spannungsdifferenz dazwischen größer als ein vierter Schwellenspannungspegel wie 200 V ist, wird der zweite Kanal 17L nicht gehalten. Der vierte Schwellenspannungspegel kann gleich oder anders als der dritte Schwellenspannungspegel sein. Wenn andererseits der Spannungspegel an der zweiten leitenden Schicht 14 größer ist als der am Gateanschluss GL des zweiten Transistors M2 und die Spannungsdifferenz dazwischen nicht größer ist als der vierte Schwellenspannungspegel, dann wird der zweite Kanal 17L gehalten.
  • In Anbetracht des Vorstehenden fällt die Spannungsdifferenz zwischen der zweiten leitenden Schicht 14 und dem Gateanschluss GL des zweiten Transistors M2 innerhalb eines Schwellenspannungspegels und der zweite Kanal 17L wird gehalten, da das Substrat 12 und die zweite leitende Schicht 14 mit der Massespannung GND verbunden sind.
  • Bei einigen Ausführungsformen ist das Substrat 12 mit einem p-Dotierstoff dotiert, die erste leitende Schicht 16 ist mit einem n-Dotierstoff dotiert und die zweite leitende Schicht 14 ist mit einem p-Dotierstoff dotiert. Da der Dotierstofftyp des Substrats 12 der ersten leitenden Schicht 16 entgegengesetzt ist, wird ein Abschnitt einer Verarmungsregion 19 an einer Grenzfläche zwischen dem Substrat 12 und der ersten leitenden Schicht 16 erzeugt. Da der Dotierstofftyp der zweiten leitenden Schicht 14 der ersten leitenden Schicht 16 entgegengesetzt ist, wird ein anderer Abschnitt der Verarmungsregion 19 an einer Grenzfläche zwischen der zweiten leitenden Schicht 14 und der ersten leitenden Schicht 16 erzeugt. Als Resultat ist die erste leitende Schicht 16 vom Substrat 12 galvanisch getrennt und auch von der ersten leitenden Schicht 14 galvanisch getrennt. Aufgrund der galvanischen Trennung kann der Spannungspegel an der ersten leitenden Schicht 16 unverändert gehalten werden. Im Gegensatz dazu kann ohne die galvanische Trennung anderweitig eine Entladungsstrecke von der ersten leitenden Schicht 16 zum Substrat 12 oder zur zweiten leitenden Schicht 14 existieren und den Spannungspegel an der ersten leitenden Schicht 16 nachteilig beeinflussen.
  • Bei einer weiteren Ausführungsform ist das Substrat 12 mit einem n-Dotierstoff dotiert, die erste leitende Schicht 16 ist mit einem p-Dotierstoff dotiert und die zweite leitende Schicht 14 ist mit einem n-Dotierstoff dotiert. Wie zuvor beschrieben ist die erste leitende Schicht 16 vom Substrat 12 und der zweiten leitenden Schicht 14 galvanisch getrennt. Der Spannungspegel an der ersten leitenden Schicht 16 kann effektiv unverändert gehalten werden.
  • Das leitende Merkmal 22 ist konfiguriert, den Sourceanschluss SH des ersten Transistors M1 mit der ersten leitenden Schicht 16 zu koppeln. Als solches ist die erste leitende Schicht 16 auf dem gleichen Spannungspegel wie der Sourceanschluss SH des ersten Transistors M1 vorgespannt. Bei einer Ausführungsform ist der erste Transistor M1 konfiguriert, durchzuschalten, wenn der Gateanschluss GH bei ca. 600 V vorgespannt ist, und der zweite Transistor M2 ist konfiguriert, durchzuschalten, wenn der Gateanschluss GL bei ca. 6 V vorgespannt ist.
  • Unter der Annahme, dass die Versorgungsspannung-VDD 600 V ist, wird das Signal Vs1 mit einem Spannungspegel von 600 V (oder 606 V) am Gateanschluss GH angelegt und das Signal Vs2 mit einem Spannungspegel von 0 am Gateanschluss GL angelegt. Im Betrieb wird der erste Transistor M1 als Reaktion auf das Signal Vs1 durchgeschaltet und der zweite Transistor M2 als Reaktion auf das Signal Vs2 nicht durchgeschaltet. Das Durchschalten des ersten Transistors M1 resultiert in einem Spannungspegel von ca. 600 V am Sourceanschluss SH des ersten Transistors M1, der im Wesentlichen der Gleiche wie die Versorgungsspannung-VDD ist. Weiter ist mit dem leitenden Merkmal 22 die erste leitende Schicht 16 auf dem gleichen Spannungspegel von 600 V wie der Sourceanschluss SH des ersten Transistors M1 vorgespannt. D. h., der Spannungspegel an der ersten leitenden Schicht 16 ist 600 V. Da der Spannungspegel an der ersten leitenden Schicht 16 im Wesentlichen gleich dem am Gateanschluss GH des ersten Transistors M1 ist, wird der erste Kanal 17H gehalten und der erste Transistor M1 kann im Durchlasszustand gehalten werden. Dementsprechend ist die erste leitende Schicht 16 konfiguriert, den ersten Kanal 17H in der ersten aktiven Region 19H aufrechtzuerhalten, wenn der erste Transistor M1 getriggert wird, sodass er durchschaltet.
  • Nehmen wir an, dass eine vorhandene Halbleitervorrichtung in der Struktur der Halbleitervorrichtung 1 ähnlich ist, außer dass beispielsweise die erste leitende Schicht 16, die zweite leitende Schicht 14 und das leitende Merkmal 22 nicht vorhanden ist. Als solches sind in der vorhandenen Halbleitervorrichtung der erste Transistor M1 und der zweite Transistor M2 auf dem Substrat 12 angeordnet, das als ein Volumen für den ersten Transistor M1 und den zweiten Transistor M2 dient. Bei gleicher Versorgungsspannung von 600 V, gleichem Signal Vs1 von 600 V (oder 406 V) und Signal Vs2 von 0 V, wird im Betrieb der erste Transistor M1 als Reaktion auf das Signal Vs1 durchgeschaltet und der zweite Transistor M2 als Reaktion auf das Signal Vs2 nicht durchgeschaltet. Da der Spannungspegel des Substrats 12, im Wesentlichen gleich der Massespannung GND von 0 V, nicht größer als der am Gateanschluss GH des ersten Transistors M1 von 600 V ist und die Spannungsdifferenz dazwischen den ersten Schwellenspannungspegel überschreitet, wird der erste Kanal 17H nicht gehalten. Daher wird der erste Transistor M1 nicht durchgeschaltet. In diesem Fall kann der erste Transistor M1 nicht richtig funktionieren und daher können der erste Transistor M1 und der zweite Transistor M2 keine Sollspannung an die Last 105 bereitstellen.
  • Im Gegensatz dazu weisen in der Halbleitervorrichtung 1 gemäß der vorliegenden Offenbarung der erste Transistor M1 und der zweite Transistor M2 ihre entsprechenden Volumen (die erste leitende Schicht 16 und die zweite leitende Schicht 14) auf. Des Weiteren ist die erste leitende Schicht 16 von der zweiten leitenden Schicht 14 und dem Substrat 12 galvanisch getrennt. Des Weiteren ist die erste leitende Schicht 16 auf dem gleichen Spannungspegel wie der Sourceanschluss SH des ersten Transistors M1 durch das leitende Merkmal 22 vorgespannt. Effektiv kann der erste Kanal 17H gehalten werden und der erste Transistor M1 wird in einem Durchlasszustand gehalten, wenn er durchgeschaltet ist.
  • 2 ist ein Diagramm einer Halbleitervorrichtung 2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 2 ist die Halbleitervorrichtung 2 ähnlich der Halbleitervorrichtung 1, die unter Bezugnahme auf 1B beschrieben und veranschaulicht ist, außer dass beispielsweise die Halbleitervorrichtung 2 weiter eine Sperrstruktur 24 zwischen der ersten III-V-Schicht 18H und der zweiten III-V-Schicht 18L umfasst. Die Sperrstruktur 24 ist konfiguriert, die erste III-V-Schicht 18H und die zweite III-V-Schicht 18L physisch zu trennen. Bei einigen Ausführungsformen umfasst das Material der Sperrstruktur 24 Dielektrikum wie Galliumarsenid, Indiumarsenid, Indiumgalliumarsenid, Indiumphosphid, Galliumnitrid, Indiumantimonid, Galliumantimonid, Galliumphosphid, Aluminiumnitrid, Indiumnitrid, Indiumaluminiumnitrid und/oder irgendwelche ternären oder quaternären Verbindungen davon oder Mischungen oder Legierungen davon. Die erste III-V-Schicht 18H ist von der ersten III-V-Schicht 18H durch einen Abstand W2 von beispielsweise ca. 100 μm physisch getrennt. Mit der Sperrstruktur 24 ist der Abstand W2 kürzer als der Abstand W1, wie in der Ausführungsform von 1A beschrieben, was in reduzierten Flächenkosten resultiert.
  • Bei der Halbleitervorrichtung 2 weisen wie zuvor beschrieben unter Bezugnahme auf 1B der erste Transistor M1 und der zweite Transistor M2 ihre entsprechenden Volumen auf, d. h., entsprechend die erste leitende Schicht 16 und die zweite leitende Schicht 14. Des Weiteren ist die erste leitende Schicht 16 von der zweiten leitenden Schicht 14 und dem Substrat 12 galvanisch getrennt. Des Weiteren ist die erste leitende Schicht 16 auf dem gleichen Spannungspegel wie der Sourceanschluss SH des ersten Transistors M1 durch das leitende Merkmal 22 vorgespannt. Der erste Transistor M1 wird effektiv in einem Durchlasszustand gehalten, wenn er durchgeschaltet ist, und kann daher normal bearbeiten.
  • 3 ist ein Diagramm einer Halbleitervorrichtung 3 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 3 ist die Halbleitervorrichtung 3 der Halbleitervorrichtung 2 ähnlich, die unter Bezugnahme auf 2 beschrieben und veranschaulicht ist, außer dass beispielsweise die Halbleitervorrichtung 2 weiter eine leitende Schicht 17 in der ersten leitenden Schicht 16 umfasst. Die leitende Schicht 17, die unter der ersten III-V-Schicht 18H angeordnet sein kann, weist einen entgegengesetzten Dotierstofftyp zur ersten leitenden Schicht 16 auf. Sowohl die leitende Schicht 17 als auch die erste leitende Schicht 16 sind mit dem Sourceanschluss SH des ersten Transistors M1 gekoppelt. Als Resultat weist die leitende Schicht 17 den gleichen Spannungspegel wie die erste leitende Schicht 16 auf.
  • Bei der Halbleitervorrichtung 3 weisen wie zuvor beschrieben unter Bezugnahme auf 1B der erste Transistor M1 und der zweite Transistor M2 ihre entsprechenden Volumen, die erste leitende Schicht 16 und die zweite leitende Schicht 14, auf. Außerdem ist die erste leitende Schicht 16 von der zweiten leitenden Schicht 14 und dem Substrat 12 galvanisch getrennt. Des Weiteren ist die erste leitende Schicht 16 auf dem gleichen Spannungspegel wie der Sourceanschluss SH des ersten Transistors M1 durch das leitende Merkmal 22 vorgespannt. Der erste Transistor M1 kann effektiv in einem Durchlasszustand gehalten werden, wenn er durchgeschaltet ist, und arbeitet daher normal.
  • 4 ist ein Diagramm einer Halbleitervorrichtung 4 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 4 ist die Halbleitervorrichtung 4 der Halbleitervorrichtung 2 ähnlich, die unter Bezugnahme auf 2 beschrieben und veranschaulicht ist, außer dass beispielsweise die erste leitende Schicht 16 von der zweiten leitenden Schicht 14 durch eine Sperrstruktur 24 physisch getrennt ist. Da die erste leitende Schicht 16 und die zweite leitende Schicht 14 nicht mehr miteinander zusammenhängen, existiert eine Verarmungsregion 19' nur zwischen der ersten leitenden Schicht 16 und dem Substrat 12. Des Weiteren kann die Sperrstruktur 24' auf dem Substrat 12 konform gebildet sein.
  • Bei der Halbleitervorrichtung 4 weisen wie zuvor beschrieben unter Bezugnahme auf 1B der erste Transistor M1 und der zweite Transistor M2 ihre entsprechenden Volumen, die erste leitende Schicht 16 und die zweite leitende Schicht 14, auf. Des Weiteren ist die erste leitende Schicht 16 von der zweiten leitenden Schicht 14 und dem Substrat 12 galvanisch getrennt. Außerdem ist die erste leitende Schicht 16 auf dem gleichen Spannungspegel wie der Sourceanschluss SH des ersten Transistors M1 durch das leitende Merkmal 22 vorgespannt. Der erste Transistor M1 kann effektiv in einem Durchlasszustand gehalten werden, wenn er durchgeschaltet ist, und arbeitet daher normal.
  • 5 ist ein Diagramm einer Halbleitervorrichtung 5 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 5 ist die Halbleitervorrichtung 5 der Halbleitervorrichtung 2 ähnlich, die unter Bezugnahme auf 2 beschrieben und veranschaulicht ist, außer dass beispielsweise die erste III-V-Schicht 18H und die zweite III-V-Schicht 18L zu einer gleichen III-V-Familie gehören. Bei der Herstellung wird eine Halbleiterschicht 42 der III-V-Familie auf der ersten leitenden Schicht 16 und der zweiten leitenden Schicht 14 gebildet. Anschließend wird eine Isolierungsregion 44 zwischen der ersten III-V-Schicht 18H und der zweiten III-V-Schicht 18L in der Halbleiterschicht 42 gebildet, indem beispielsweise ein negativer Dotierstoff implantiert wird.
  • Mit der Isolierungsregion 44 strömt ein zweidimensionales Elektronengas (2-DEG), das in der ersten III-V-Schicht 18H erzeugt wird, nicht in die zweite III-V-Schicht 18L, da negativ geladene Ionen in der Isolierungsregion 44 Elektronen von der ersten III-V-Schicht 18H abstoßen. Außerdem strömt ein zweidimensionales Elektronengas (2-DEG), das in der zweiten III-V-Schicht 18L erzeugt wird, nicht in die erste III-V-Schicht 18H, da negativ geladene Ionen in der Isolierungsregion 44 Elektronen von der zweiten III-V-Schicht 18L abstoßen. Bei einer Ausführungsform umfasst das Material der Isolierungsregion 44 Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid, Aluminiumoxid, Siliziumkarbid, Galliumnitrid. Dementsprechend ist die Isolierungsregion 44 konfiguriert, die erste III-V-Schicht 18H von der zweiten III-V-Schicht 18L galvanisch zu trennen.
  • Verglichen mit der Ausführungsform von 2, dass die erste III-V-Schicht 18H von der zweiten III-V-Schicht 18L physisch getrennt ist, erfordert die Isolierungsregion 44 bei der vorliegenden Ausführungsform einen größeren Bereich, um eine bessere Isolierung zu erreichen. Als Resultat ist die erste III-V-Schicht 16 von der zweiten III-V-Schicht 18L durch einen Abstand W3 getrennt, der größer ist als der Abstand W2. Bei einer Ausführungsform beträgt der Abstand W3 ca. 100 um.
  • Bei der Halbleitervorrichtung 5 weisen wie zuvor beschrieben unter Bezugnahme auf 1B der erste Transistor M1 und der zweite Transistor M2 ihre entsprechenden Volumen, die erste leitende Schicht 16 und die zweite leitende Schicht 14, auf. Außerdem ist die erste leitende Schicht 16 von der zweiten leitenden Schicht 14 und dem Substrat 12 galvanisch getrennt. Des Weiteren ist die erste leitende Schicht 16 auf dem gleichen Spannungspegel wie der Sourceanschluss SH des ersten Transistors M1 durch das leitende Merkmal 22 vorgespannt. Der erste Transistor M1 wird effektiv in einem Durchlasszustand gehalten, wenn er durchgeschaltet ist, und arbeitet daher normal.
  • 6 ist ein Diagramm einer Halbleitervorrichtung 6, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 6 ist die Halbleitervorrichtung 6 der Halbleitervorrichtung 1 ähnlich, die unter Bezugnahme auf 1B beschrieben und veranschaulicht ist, außer dass beispielsweise die Halbleitervorrichtung 6 das leitende Merkmal 22 mit einer Spannungsquelle 62 ersetzt.
  • Die Spannungsquelle 62 ist konfiguriert, eine Spannung Vs an die erste leitende Schicht 16 bereitzustellen. Die Spannung Vs ist im Wesentlichen gleich dem Spannungspegel des Signals Vs1. Wenn das Gate GH des ersten Transistors M1 das Signal Vs1 empfängt, weist die erste leitende Schicht 16 als Resultat im Wesentlichen den gleichen Spannungspegel wie der Sourceanschluss SH des ersten Transistors M1 auf. Wie zuvor beschrieben unter Bezugnahme auf 1B, kann der erste Kanal 17H effektiv gehalten werden und der erste Transistor M1 wird in einem Durchlasszustand gehalten, wenn er durchgeschaltet ist.
  • Bei der Halbleitervorrichtung 6 weisen wie zuvor beschrieben unter Bezugnahme auf 1B der erste Transistor M1 und der zweite Transistor M2 entsprechende Volumen, die erste leitende Schicht 16 und die zweite leitende Schicht 14, auf. Außerdem ist die erste leitende Schicht 16 von der zweiten leitenden Schicht 14 und dem Substrat 12 galvanisch getrennt. Des Weiteren ist die erste leitende Schicht 16 auf dem gleichen Spannungspegel wie der Sourceanschluss SH des ersten Transistors M1 durch die Spannung Vs vorgespannt. Der erste Transistor M1 wird effektiv durchgeschaltet gehalten und arbeitet daher normal.
  • 7 ist ein Diagramm einer Halbleitervorrichtung 7 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 7 ist die Halbleitervorrichtung 7 der Halbleitervorrichtung 2 ähnlich, die unter Bezugnahme auf 2 beschrieben und veranschaulicht ist, außer dass beispielsweise die Halbleitervorrichtung 7 das leitende Merkmal 22 mit einer Spannungsquelle 62 ersetzt.
  • 8 ist ein Diagramm einer Halbleitervorrichtung 8 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 8 ist die Halbleitervorrichtung 8 der Halbleitervorrichtung 3 ähnlich, die unter Bezugnahme auf 3 beschrieben und veranschaulicht ist, außer dass beispielsweise die Halbleitervorrichtung 8 das leitende Merkmal 22 mit einer Spannungsquelle 62 ersetzt. Sowohl die leitende Schicht 17 als auch die erste leitende Schicht 16 ist mit der Spannungsquelle 62 gekoppelt und daher weist die leitende Schicht 17 den gleichen Spannungspegel wie die erste leitende Schicht 16 auf. Wenn das Gate GH des ersten Transistors M1 das Signal Vs1 empfängt, weisen die erste leitende Schicht 16 und die leitende Schicht 17 als Resultat im Wesentlichen den gleichen Spannungspegel wie der Sourceanschluss SH des ersten Transistors M1 auf. Effektiv kann der erste Kanal 17H gehalten werden und der erste Transistor M1 wird in einem Durchlasszustand gehalten, wenn er durchgeschaltet ist.
  • 9 ist ein Diagramm einer Halbleitervorrichtung 9 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 9 ist die Halbleitervorrichtung 9 der Halbleitervorrichtung 4 ähnlich, die unter Bezugnahme auf 4 beschrieben und veranschaulicht ist, außer dass beispielsweise die Halbleitervorrichtung 9 das leitende Merkmal 22 mit einer Spannungsquelle 62 ersetzt.
  • 10 ist ein Diagramm der Halbleitervorrichtung 10 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 10 ist die Halbleitervorrichtung 10 der Halbleitervorrichtung 5 ähnlich, die unter Bezugnahme auf 5 beschrieben und veranschaulicht ist, außer dass beispielsweise die Halbleitervorrichtung 10 das leitende Merkmal 22 mit einer Spannungsquelle 62 ersetzt.
  • Einige Ausführungsformen weisen eines bzw. einen der folgenden Merkmale und/oder Vorteile oder eine Kombination davon auf. Bei einigen Ausführungsformen umfasst eine Halbleitervorrichtung einen Transistor, eine Halbleiterschicht, eine aktive Region und eine leitende Schicht. Die aktive Region befindet sich in der Halbleiterschicht. Die leitende Schicht ist konfiguriert, einen Kanal in der aktiven Region aufrechtzuerhalten, wenn der Transistor getriggert wird, sodass er durchschaltet.
  • Bei einigen Ausführungsformen umfasst eine Halbleitervorrichtung ein Substrat und einen Transistor. Der Transistor ist auf dem Substrat angeordnet. Der Transistor umfasst eine Halbleiterschicht, eine aktive Region und eine leitende Schicht. Die aktive Region ist in der Halbleiterschicht definiert. Die leitende Schicht ist konfiguriert, eine Spannung zu empfangen, wobei der Spannungspegel der leitenden Schicht bestimmt, ob ein Kanal in der aktiven Region gehalten wird. Die leitende Schicht ist konfiguriert, vom Substrat galvanisch getrennt zu sein.
  • Bei einigen Ausführungsformen umfasst eine Halbleitervorrichtung einen ersten Transistor und einen zweiten Transistor. Der zweite Transistor ist in den ersten Transistor integriert. Der erste Transistor ist konfiguriert, eine Versorgungsspannung zu empfangen. Der zweite Transistor ist konfiguriert, eine Referenzspannung zu empfangen. Der erste Transistor umfasst eine erste Halbleiterschicht, eine erste aktive Region und eine erste leitende Schicht. Die erste aktive Region ist in der ersten Halbleiterschicht definiert. Die erste leitende Schicht ist konfiguriert, eine Spannung zu empfangen, wobei der Spannungspegel der ersten leitenden bestimmt, ob ein erster Kanal in der ersten aktiven Region gehalten wird. Der zweite Transistor umfasst eine zweite Halbleiterschicht, eine zweite aktive Region und eine zweite leitende Schicht. Die zweite aktive Region ist in der zweiten Halbleiterschicht definiert. Die zweite leitende Schicht ist von der ersten leitenden Schicht galvanisch getrennt und konfiguriert, eine Spannung zu empfangen. Der Spannungspegel der zweiten leitenden Schicht bestimmt, ob ein zweiter Kanal in der zweiten aktiven Region gehalten wird.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, umfassend: einen Transistor, umfassend: eine Halbleiterschicht; eine aktive Region in der Halbleiterschicht; und eine leitende Schicht, die konfiguriert ist, einen Kanal in der aktiven Region aufrechtzuerhalten, wenn der Transistor getriggert wird, sodass er durchschaltet.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die leitende Schicht unter der Halbleiterschicht angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, weiter umfassend: eine Spannungsquelle, die konfiguriert ist, eine Spannung an die leitende Schicht bereitzustellen.
  4. Halbleitervorrichtung nach Anspruch 3, wobei ein Gateanschluss des Transistors durch ein Signal getriggert wird und das Signal einen Spannungspegel aufweist, der gleich dem der leitenden Schicht ist.
  5. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die leitende Schicht auf dem gleichen Spannungspegel wie ein Sourceanschluss des Transistors vorgespannt ist.
  6. Halbleitervorrichtung nach Anspruch 5, weiter umfassend: ein leitendes Merkmal, das konfiguriert ist, den Sourceanschluss des Transistors mit der leitenden Schicht zu koppeln.
  7. Halbleitervorrichtung, umfassend: ein Substrat; und einen Transistor, der auf dem Substrat angeordnet ist, umfassend: eine Halbleiterschicht; eine aktive Region, die in der Halbleiterschicht definiert ist; und eine leitende Schicht, die konfiguriert ist, eine Spannung zu empfangen, wobei der Spannungspegel der leitenden Schicht bestimmt, ob ein Kanal in der aktiven Region gehalten wird, und die leitende Schicht konfiguriert ist, vom Substrat galvanisch getrennt zu sein.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die leitende Schicht konfiguriert ist, eine Verarmungsregion zwischen der leitenden Schicht und dem Substrat zu erzeugen.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei die leitende Schicht den gleichen Spannungspegel wie ein Sourceanschluss des Transistors aufweist.
  10. Halbleitervorrichtung nach einem der Ansprüche 7 bis 9, weiter umfassend: eine Spannungsquelle, die konfiguriert ist, eine Spannung an die leitende Schicht bereitzustellen.
  11. Halbleitervorrichtung, umfassend: einen ersten Transistor, der konfiguriert ist, eine Versorgungsspannung zu empfangen, umfassend: eine erste Halbleiterschicht; eine erste aktive Region, die in der ersten Halbleiterschicht definiert ist; und eine erste leitende Schicht, die konfiguriert ist, eine Spannung zu empfangen, wobei der Spannungspegel der ersten leitenden bestimmt, ob ein erster Kanal in der ersten aktiven Region gehalten wird; und einen zweiten Transistor, der in dem ersten Transistor integriert und konfiguriert ist, eine Referenzspannung zu empfangen, wobei der zweite Transistor umfasst: eine zweite Halbleiterschicht; eine zweite aktive Region, die in der zweiten Halbleiterschicht definiert ist; und eine zweite leitende Schicht, die von der ersten leitenden Schicht galvanisch getrennt und konfiguriert ist, eine Spannung zu empfangen, wobei der Spannungspegel der zweiten leitenden Schicht bestimmt, ob ein zweiter Kanal in der zweiten aktiven Region gehalten wird.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die erste leitende Schicht konfiguriert ist, den ersten Kanal aufrechtzuerhalten, wenn der Transistor getriggert wird, sodass er durchschaltet.
  13. Halbleitervorrichtung nach Anspruch 12, weiter umfassend: eine Spannungsquelle, die konfiguriert ist, eine Spannung an die erste leitende Schicht bereitzustellen.
  14. Halbleitervorrichtung nach Anspruch 13, wobei ein Gateanschluss des ersten Transistors durch ein Signal getriggert wird und das Signal einen Spannungspegel aufweist, der gleich dem der ersten leitenden Schicht ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 12 bis 14, wobei die erste leitende Schicht auf dem gleichen Spannungspegel wie ein Sourceanschluss des ersten Transistors vorgespannt ist, wenn der erste Transistor getriggert wird, sodass er durchschaltet.
  16. Halbleitervorrichtung nach Anspruch 15, weiter umfassend: ein leitendes Merkmal, das konfiguriert ist, den Sourceanschluss des ersten Transistors mit der ersten leitenden Schicht zu koppeln.
  17. Halbleitervorrichtung nach einem der Ansprüche 11 bis 16, wobei die erste Halbleiterschicht von der zweiten Halbleiterschicht getrennt ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die erste Halbleiterschicht und die zweite Halbleiterschicht zu einer gleichen III-V-Familie gehören, weiter umfassend eine Isolierungsregion zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht, um die erste Halbleiterschicht von der zweiten Halbleiterschicht galvanisch zu trennen.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, weiter umfassend: eine Sperrstruktur, die zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet und konfiguriert ist, die erste Halbleiterschicht und die zweite Halbleiterschicht physisch zu trennen.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die erste leitende Schicht und die zweite leitende Schicht durch die Sperrstruktur physisch getrennt sind.
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