KR101853562B1 - 반도체 디바이스 - Google Patents

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지운 레이 제리 유
밍 쳉 린
천 린 차이
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Abstract

반도체 디바이스는 트랜지스터, 반도체 층, 활성 영역 및 전도성 층을 포함한다. 활성 영역은 반도체 층 내에 형성된다. 전도성 층은, 트랜지스터가 전도되도록 트리거(trigger)될 때 활성 영역에서 채널을 유지하도록 구성된다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스에 관한 것이다.
최근, 갈륨 질화물(GaN) HEMT(High Electron Mobility Transistor) 디바이스는, 고전압(High Voltage; HV) 디바이스로서 사용하기 위한 실리콘(Si) 또는 실리콘 탄화물(SiC)을 대체함에 있어서 그 높은 잠재력과 관련하여 많은 관심을 받고 있다. GaN HEMT는, 보통, GaN 채널 층 상에 알루미늄 갈륨 질화물(AlGaN) 배리어 층(barrier layer)을 포함하며 에피텍셜식으로 성장된 구조의 상부에서 오옴 소스(Ohmic source) 및 드레인 접점(drain contact) 및 쇼트키 게이트 접점(Schottky gate contact)을 적용함으로써 제조된다.
본 발명의 과제는 반도체 디바이스를 제공하는 것에 관한 것이다.
본 발명의 일 실시예에 따르면,
트랜지스터를 포함하는 반도체 디바이스로서, 상기 트랜지스터는,
반도체 층,
이 반도체 층 내의 활성 영역, 및
트랜지스터가 전도되도록 트리거(trigger)될 때 상기 활성 영역에서 채널을 유지하도록 구성되는 전도성 층
을 포함하는 것인 반도체 디바이스가 제공된다.
본 발명의 다른 일 실시예에 따르면,
반도체 디바이스로서,
기판 및 이 기판 상에 배치되는 트랜지스터
를 포함하고,
상기 트랜지스터는,
반도체 층,
이 반도체 층 내에 형성되는 활성 영역, 및
전압을 받아들이도록 구성되며 기판으로부터 전기적으로 절연되도록 구성되는 전도성 층
을 포함하며, 상기 전도성 층의 전압 수준은 상기 활성 영역에서 채널이 유지되는지 여부를 결정하기 위한 것인 반도체 디바이스가 제공된다.
본 발명의 또 다른 일 실시예에 따르면,
반도체 디바이스로서,
공급 전압을 받아들이도록 구성되는 제1 트랜지스터, 및
이 제1 트랜지스터와 함께 집적되며 기준 전압을 받아들이도록 구성되는 제2 트랜지스터
를 포함하는 반도체 디바이스에 있어서,
상기 제1 트랜지스터는,
제1 반도체 층,
이 제1 반도체 층 내에 형성되는 제1 활성 영역, 및
전압을 받아들이도록 구성되는 제1 전도성 층
을 포함하고, 제1 전도성 층의 전압 수준은 상기 제1 활성 영역 내에 제1 채널이 유지되는지 여부를 결정하기 위한 것이며,
제2 트랜지스터는,
제2 반도체 층,
이 제2 반도체 층 내에 형성되는 제2 활성 영역, 및
제1 전도성 층으로부터 전기적으로 절연되며 전압을 받아들이도록 구성되는 제2 전도성 층
을 포함하고, 상기 제2 전도성 층의 전압 수준은 제2 활성 영역 내에 제2 채널이 유지되는지 여부를 결정하기 위한 것인 반도체 디바이스가 제공된다.
본 발명의 양태는 첨부 도면과 함께 이하의 상세한 설명을 읽으면 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라, 다양한 특징부는 축척대로 도시된 것이 아니라는 점에 주의해야 한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 확대 또는 축소될 수 있다.
도 1a는 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
도 1b는 본 발명의 일부 실시예에 따른, 도 1a에 도시된 반도체 디바이스의 단면도이다.
도 2는 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
도 3은 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
도 4는 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
도 5는 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
도 6은 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
도 7은 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
도 8은 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
도 9는 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
도 10은 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략도이다.
이하의 개시내용은 본 발명의 다양한 특징을 실시하기 위한 다수의 다양한 실시예 또는 예를 제시한다. 본 개시내용을 단순화하기 위해 구성요소 및 배치의 구체적인 예가 이하에 설명되어 있다. 물론, 이러한 예는 단시 예시일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 후술하는 설명에서 제2 특징부 상에 또는 제2 특징부 위에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하도록 형성되는 실시예를 포함할 수도 있고, 또한 제1 특징부 및 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 특징부와 제2 특징부 사이에 추가적인 특징부가 형성될 수 있는 실시예를 포함할 수도 있다. 추가적으로, 본 개시내용은 다양한 예에서 참조 번호 및/또는 문자를 반복하여 사용할 수 있다. 이러한 반복은 단순화 및 명확성의 목적을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 자체로 지시하려는 것은 아니다.
도 1a는 본 발명의 일부 실시예에 따른 반도체 디바이스(1)의 개략도이다. 도 1a를 참고하면, 반도체 디바이스(1)는 제1 컨트롤러(101), 제2 컨트롤러(102), 제1 트랜지스터(M1)[또한, 하이측(high-side) 트랜지스터라고 불림], 제2 트랜지스터(M2)[또한, 로우측(low-side) 트랜지스터라고 불림], 및 로드(load; 105)를 포함한다.
더욱이, 상기 반도체 디바이스(1)는 공급 전압(VDD0) 및 접지 전압(GND0)에 의해 한정되는 제1 파워 도메인(power domain) 및 공급 전압(VDD) 및 접지 전압(GND)에 의해 한정되는 제2 파워 도메인을 비롯한 다양한 파워 도메인에서 작동하도록 구성된다. 예를 들어, 공급 전압(VDD0)은 대략 1.8 볼트(V)이며, 공급 전압(VDD)은 대략 600 V이다. 추가적으로, 접지 전압(GND0)은 대략 0 V이며, 접지 전압(GND)은 대략 0 V이다. 대안으로, 전지 전압(GND0)의 전압 수준은 접지 전압(GND)의 전압 수준과 상이하다.
반도체 디바이스(1)는 파워 컨버터(power converter)로서 역할을 할 수 있다. 예를 들어, 반도체 디바이스(1)는 스위치 모드 파워 서플라이(switched-mode power supply), 정류기, 파워 인버터(power inverter), 모터-제너레이터 세트(motor-generator set), DC-DC 컨버터, 및 변압기 중 하나로서 분류될 수 있다. 보통의 파워 컨버터는 스위칭 회로(switching circuit), 드라이버(driver) 및 저전압 회로를 포함한다. 공급 전압을 변환하기 위해, 파워 컨버터는 스위치와 함께 실시된다.
제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 공급 전압(VDD) 및 접지 전압(GND)의 제2 파워 도메인을 받아들이고, 공급 전압(VDD)과 접지 전압(GND) 사이에서 케스케이드 구성(cascade configuration)으로 연결된다.
하나 이상의 실시예에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각은, DMOS(double-diffused metal-oxide-semiconductor) 트랜지스터와 같은 파워 FET(power fieid-effect transistor)를 포함한다. 추가적인 실시예에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각은 IGBT(insulated-gate bipolar transistor), FET(field effect transistor) 등과 같은 다른 적합한 디바이스를 포함한다. 본 실시예에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각은 NMOS(n-type metal-oxide-semiconductor) 전계 효과 트랜지스터를 포함한다. 다른 실시예에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각은 PMOS(p-type metal-oxide-semiconductor) 전계 효과 트랜지스터를 포함한다.
또한, 로드(105)는 저항기, 커패시터, 전기 회로, 또는 다른 전기 디바이스를 포함한다.
제1 컨트롤러(101)은 제2 파워 도메인을 받아들이도록 구성되고, 제1 트랜지스터(M1)를 구동하기 위한 비교적 높은 전압 수준의 신호(Vs1)를 제공한다. 추가적으로, 제2 컨트롤러(102)는 제1 파워 도메인을 받아들이도록 구성되고, 제2 트랜지스터(M2)를 구동하기 위한 비교적 낮은 전압 수준의 신호(Vs2)를 제공한다.
제1 트랜지스터(M1)의 드레인 단자(DH)는 공급 전압(VDD)을 받아들인다. 제1 트랜지스터(M1)의 게이트 단자(GH)는 제1 컨트롤러(101)의 출력에 결합되고 신호(Vs1)를 받아들인다. 제1 트랜지스터(M1)의 소스 단자(SH)는 로드(105)에 결합된다. 또한, 제2 트랜지스터(M2)의 소스 단자(SL)는 접지 전압(GND)을 받아들인다. 제2 트랜지스터(M2)의 게이트 단자(GL)는 제2 컨트롤러(102)의 출력에 결합되고 신호(Vs2)를 받아들인다. 제2 트랜지스터(M2)의 드레인 단자(DL)는 제1 트랜지스터(M1)의 소스 단자(SH)에 결합되며, 또한 로드(105)에 결합된다.
작동 중에, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 동시에 실행되지 않도록 구성된다. 이러한 방식으로, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 또한 로드(105)에 적절한 전압을 제공하여 로드(105)가 정상적으로 작동할 수 있도록 한다. 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 양자 모두가 전도된 상태에서 작동하게 되면, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 로드(105)에 부적절한 전압을 제공하게 된다. 결과적으로, 로드(105)가 정상적으로 작동할 수 없다.
기존의 일부 반도체 디바이스에 있어서, 하이측 트랜지스터 및 로우측 트랜지스터는 집적 회로(IC)에 집적되지 않는다. 하이측 트랜지스터 및 로우측 트랜지스터는 각각 독립적인 구성요소로서 제조된 다음 마더 보드에 장착된다. 이러한 기존의 접근방식에 있어서, 하이측 트랜지스터 및 로우측 트랜지스터가 단일 IC에 집적되면, 하이측 트랜지스터가 전도되어야 하고 로우측 트랜지스터가 전도되지 않아야 하는 상황에서 하이측 트랜지스터가 전도되지 않을 수 있는데, 이는 도 1b를 참고하여 상세하게 설명될 것이다.
대조적으로, 본 개시내용에서는, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 제1 트랜지스터(M1)의 기능에 영향을 주지 않으면서 단일 집적 칩에 집적될 수 있는데, 이는 또한 도 1b를 참고하여 상세하게 설명될 것이다.
도 1b는 본 발명의 일부 실시예에 따른, 도 1a에 도시된 반도체 디바이스(1)의 단면도이다. 도 1b를 참고하면, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)에 추가하여, 반도체 디바이스(1)는 기판(12), 제1 전도성 층(16), 제2 전도성 층(14) 및 전도성 특징부(22)를 포함한다.
일부 실시예에 있어서, 기판(12)은 실리콘 게르마늄, 갈륨 비소, 실리콘 탄소, 또는 다른 적합한 반도체 재료를 포함한다. 일부 실시예에 있어서, 기판(12)은 P-웰(P-well) 및 N-웰(도시되어 있지 않음)과 같이 도핑된 영역을 더 포함한다. 다른 일부 실시예에 있어서, 기판(12)은 매립 층 또는 에피텍시 층과 같은 다른 특징부를 더 포함한다. 더욱이, 일부 실시예에 있어서, 기판(12)은 SOI(silicon on insulator)와 같은 절연체 상 반도체(semiconductor on insulator)이다. 다른 실시예에 있어서, 반도체 기판(12)은 도핑된 에피 층, 구배 반도체 층을 포함하거나, 또는 실리콘 게르마늄 층 상의 실리콘 층과 같이 상이한 유형의 다른 반도체 층에 오버레이(overlay)되는 반도체 층을 더 포함한다. 다른 일부 예에 있어서, 화합물 반도체 기판은 다층 실리콘 구조를 포함하고, 또는 실리콘 기판은 다층 화합물 반도체 구조를 포함할 수 있다. 일부 실시예에 있어서, 기판(12)은 게르마늄 및 다이아몬드와 같은 다른 원소 반도체(elementary semiconductor)를 포함할 수 있다. 일부 실시예에 있어서, 기판(12)은 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체를 포함한다.
제1 트랜지스터(M1)는 기판(12) 상의 제1 전도성 층(16) 및 제1 전도성 층(16) 상의 예컨대 III-V 족의 제1 반도체 층(18H)[이하 “제1 III-V 층(18H)”이라고 함]을 포함한다. 또한, 제1 트랜지스터(M1)의 제1 활성 영역(19H)[실선 사각형 내에 도시되어 있음]이 제1 III-V 층 내에 형성된다. 또한, 제1 채널(17H)(점선 사각형 내에 도시되어 있음)이 제1 활성 영역(19H) 내에 형성된다.
일 실시예에 있어서, 제1 III-V 층(18H)은 GaN 층 상의 알루미늄 갈륨 질화물(AlGaN) 층(구체적으로 도시되어 있지 않음) 및 갈륨 질화물(GaN) 층(구체적으로 도시되어 있지 않음)을 포함한다. GaN 층의 밴드갭(bandgap)은 AlGaN 층의 밴드갭과 상이하므로, 제1 채널(17H)로서 명명되는 2차원 전자 가스(2-DEG) 영역이 GaN 층과 AlGaN 층 사이의 경계 부근에서 AlGaN 층에 형성된다. 그러나, 본 발명은 이로써 한정되지 않는다. 다른 실시예에 있어서, 제1 III-V 층(18H)은 갈륨 비화물, 인듐 비화물, 인듐 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 안티몬화물, 갈륨 안티몬화물, 갈륨 인화물, 알루미늄 질화물, 인듐 질화물, 인듐 알루미늄 질화물 및/또는 이들의 3원 화합물 또는 4원 화합물 또는 이들의 혼합물 또는 합금을 포함할 수 있다.
제1 전도성 층(16)이 기판(12) 상에 배치되며, 제1 트랜지스터(M1)의 벌크(bulk)로서 역할을 한다. 제1 전도성 층(16)에 인가되는 전압 수준은, 제1 채널(17H)이 제1 활성 영역(19H)에 보유 또는 유지될 수 있는지 여부를 결정한다.
구체적으로, 제1 전도성 층(16)에서의 전압 수준이 제1 트랜지스터(M1)의 게이트 단자(GH)의 전압 수준보다 크지 않고 이들 사이의 전압차가 200 V와 같은 제1 문턱값 전압 수준보다 크면, 제1 채널(17H)이 유지되지 않는다. 다른 한편으로, 제1 전도성 층(16)에서의 전압 수준이 제1 트랜지스터(M1)의 게이트 단자(GH)의 전압 수준보다 크지 않고 이들 사이의 전압차가 제1 문턱값 전압 수준보다 크지 않으면, 제1 채널(17H)이 유지된다. 예를 들어, 제1 전도성 층(16)에서의 전압 수준이 제1 트랜지스터(M1)의 게이트 단자(GH)의 전압 수준과 실질적으로 동일하면, 이는 제1 전도성 층(16)의 전압 수준이 제1 트랜지스터(M1)의 게이트 단자(GH)의 전압 수준보다 크지 않음을 의미하는 한편, 전압자는 제1 문턱값 전압 수준보다 크지 않음을 의미하고, 제1 채널(17H)이 유지된다.
대안으로, 제1 전도성 층(16)에서의 전압 수준이 제1 트랜지스터(M1)의 게이트 단자(GH)의 전압 수준보다 크고, 이들 사이의 전압차가 200 V와 같은 제2 문턱값 전압 수준보다 크면, 제1 채널(17H)이 유지되지 않는다. 제2 문턱값 전압 수준은 제1 문턱값 전압 수준과 동일할 수도 있고 상이할 수도 있다. 다른 한편으로, 제1 전도성 층(16)에서의 전압 수준이 제1 트랜지스터(M1)의 게이트 단자(GH)의 전압 수준보다 크고 이들 사이의 전압차가 제2 문턱값 전압 수준보다 크지 않으면, 제1 채널(17H)이 유지된다.
앞서 제시된 바와 같이, 제1 전도성 층(16)과 제1 트랜지스터(M1)의 게이트 단자(GH) 사이의 전압차가 문턱값 전압 수준 내에 있으면, 제1 채널(17H)이 유지된다.
제2 트랜지스터(M2)는 기판(12) 상의 제2 전도성 층(14) 및 제2 전도성 층(14) 상의 예컨대 III-V 족의 제2 반도체 층(18L)[이하 “제2 III-V 층(18L)”이라고 함]을 포함한다.
제2 III-V 층(18L)은 제1 III-V 층(18H)으로부터 거리(W1)만큼 떨어져 있다. 일 실시예에 있어서, 상기 거리(W1)는 대략 100 micron이다. 구체적으로, 제1 III-V 층(18H) 및 제2 III-V 층(18L)은, 동일한 기판(12) 상에서 서로 물리적으로 분리되어 있는 독립적인 구성요소로서 제조된다. 또한, 제1 III-V 층(18H)은 제2 III-V 층(18H)으로부터 전기적으로 분리되어 있다. 또한, 제2 트랜지스터(M2)의 제2 활성 영역(19L)이 제2 III-V 층 내에 형성된다. 또한, 제2 채널(17L)이 제2 활성 영역(19L) 내에 형성된다.
일 실시예에 있어서, 제2 III-V 층(18L)은 GaN 층 및 GaN 층 상의 AlGaN 층을 포함하지만, 본 발명은 이로써 한정되지 않는다. 앞서 언급된 바와 같이, GaN 층의 밴드갭(bandgap)은 AlGaN 층의 밴드갭과 상이하므로, 제2 채널(17L)로서 명명되는 2차원 전자 가스(2-DEG) 영역이 GaN 층과 AlGaN 층 사이의 경계 부근에서 AlGaN 층에 형성된다. 다른 실시예에 있어서, 제2 III-V 층(18L)은 갈륨 비화물, 인듐 비화물, 인듐 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 안티몬화물, 갈륨 안티몬화물, 갈륨 인화물, 및/또는 이들의 3원 화합물 또는 4원 화합물 또는 이들의 혼합물 또는 합금을 포함할 수 있다.
제2 전도성 층(14)이 기판(12) 상에 배치되며, 제2 트랜지스터(M2)의 벌크(bulk)로서 역할을 한다. 제2 전도성 층(14)에 인가되는 전압 수준은, 제2 채널(17L)이 제2 활성 영역(19L)에 보유 또는 유지될 수 있는지 여부를 결정한다.
구체적으로, 제2 전도성 층(14)에서의 전압 수준이 제2 트랜지스터(M2)의 게이트 단자(GL)의 전압 수준보다 크지 않고 이들 사이의 전압차가 200 V와 같은 제3 문턱값 전압 수준보다 크면, 제2 채널(17L)이 유지되지 않는다. 다른 한편으로, 제2 전도성 층(14)에서의 전압 수준이 제2 트랜지스터(M2)의 게이트 단자(GL)의 전압 수준보다 크지 않고 이들 사이의 전압차가 제3 문턱값 전압 수준보다 크지 않으면, 제2 채널(17L)이 유지된다. 예를 들어, 제2 전도성 층(14)에서의 전압 수준이 제2 트랜지스터(M2)의 게이트 단자(GL)의 전압 수준과 실질적으로 동일하면, 이는 제2 전도성 층(14)에서의 전압 수준이 제2 트랜지스터(M2)의 게이트 단자(GL)의 전압 수준보다 크지 않음을 의미하는 한편, 이들 사이의 전압자는 제3 문턱값 전압 수준보다 크지 않음을 의미하고, 제2 채널(17L)이 유지된다.
대안으로, 제2 전도성 층(14)에서의 전압 수준이 제2 트랜지스터(M2)의 게이트 단자(GL)의 전압 수준보다 크고 이들 사이의 전압차가 200 V와 같은 제4 문턱값 전압 수준보다 크면, 제2 채널(17L)이 유지되지 않는다. 제4 문턱값 전압 수준은 제3 문턱값 전압 수준과 동일할 수도 있고 상이할 수도 있다. 다른 한편으로, 제2 전도성 층(14)에서의 전압 수준이 제2 트랜지스터(M2)의 게이트 단자(GL)의 전압 수준보다 크고 이들 사이의 전압차가 제4 문턱값 전압 수준보다 크지 않으면, 제2 채널(17L)이 유지된다.
앞서 제시된 바와 같이, 기판(12) 및 제2 전도성 층(14)은 접지 전압(GND)에 연결되어 있기 때문에, 제2 전도성 층(14) 및 제2 트랜지스터(M2)의 게이트 단자(GL) 사이의 전압차는 문턱값 전압 수준에 속하게 되며, 제2 채널(17L)이 유지된다.
일부 실시예에 있어서, 기판(12)은 p-타입 도펀트로 도핑되며, 제1 전도성 층(16)은 n-타입 도펀트로 도핑되고, 제2 전도성 층(14)은 p-타입 도펀트로 도핑된다. 기판(12)의 도펀트 타입은 제1 전도성 층(16)의 도펀트 타입과 반대이기 때문에, 고갈 영역(19)의 일부가 기판(12)과 제1 전도성 층(16) 사이의 경계에 형성된다. 마찬가지로, 제2 전도성 층(14)의 도펀트 타입은 제1 전도성 층(16)의 도펀트 타입과 반대이기 때문에, 고갈 영역(19)의 다른 부분이 제2 전도성 층(14)과 제1 전도성 층(16) 사이의 경계에 형성된다. 그 결과로서, 제1 전도성 층(16)은 기판(12)으로부터 전기적으로 절연되며, 또한 제2 전도성 층(14)으로부터 전기적으로 절연된다. 전기적 절연으로 인해, 제1 전도성 층(16)에서의 전압 수준은 변함 없이 유지될 수 있다. 대조적으로, 전기적으로 절연되지 않으면, 제1 전도성 층(16)으로부터 기판(12) 또는 제2 전도성 층(14)으로의 방전 경로가 달리 존재할 수 있으며, 제1 전도성 층(16)의 전압 수준에 악영향을 미친다.
다른 실시예에 있어서, 기판(12)은 n-타입 도펀트로 도핑되며, 제1 전도성 층(16)은 p-타입 도펀트로 도핑되고, 제2 전도성 층(14)은 n-타입 도펀트로 도핑된다. 앞서 언급된 바와 같이, 제1 전도성 층(16)은 기판(12) 및 제2 전도성 층(14)으로부터 전기적으로 절연된다. 효과적으로, 제1 전도성 층(16)에서의 전압 수준은 변함 없이 유지될 수 있다.
전도성 특징부(22)는 제1 트랜지스터(M1)의 소스 단자(SH)를 제1 전도성 층(16)에 결합시키도록 구성된다. 이에 따라, 제1 전도성 층(16)은 제1 트랜지스터(M1)의 소스 단자(SH)와 동일한 전압 수준에서 바이어스(bias)된다. 일 실시예에 있어서, 제1 트랜지스터(M1)는 게이트 단자(GH)가 대략 600 V에서 바이어스될 때 전도되도록 구성되며, 제2 트랜지스터(M2)는 게이트 단자(GL)가 대략 6 V에서 바이어스될 때 전도되도록 구성된다.
공급 전압(VDD)이 600 V라고 가정하면, 600 V(또는 606 V)의 전압 수준을 갖는 신호(Vs1)가 게이트 단자(GH)에 인가되며, 0 V의 전압 수준을 갖는 신호(Vs2)가 게이트 단자(GL)에 인가된다. 작동 중에, 제1 트랜지스터(M1)는 신호(Vs1)에 응답하여 전도되며, 제2 트랜지스터(M2)는 신호(Vs2)에 응답하여, 전도되지 않는다. 제1 트랜지스터(M1)의 전도는 제1 트랜지스터(M1)의 소스 단자(SH)에서 대략 600 V의 전압 수준을 초래하며, 이는 공급 전압(VDD)과 실질적으로 동일하다. 또한, 전도성 특징부(22)와 함께 제1 전도성 층(16)은 제1 트랜지스터(M1)의 소스 단자(SH)와 동일한 600 V의 전압 수준에서 바이어스(bias)된다. 즉, 제1 전도성 층(16)에서의 전압 수준은 600 V이다. 제1 전도성 층(16)에서의 전압 수준이 제1 트랜지스터(M1)의 게이트 단자(GH)에서의 전압 수준과 실질적으로 동일하기 때문에, 제1 채널(17H)은 유지되며, 제1 트랜지스터(M1)는 전도된 상태로 유지될 수 있다. 이에 따라, 제1 전도성 층(16)은, 제1 트랜지스터(M1)가 전도되도록 트리거(trigger)될 때 제1 활성 영역(19H)에서 제1 채널(17H)을 유지하도록 구성된다.
기존의 반도체 디바이스는, 예컨대 제1 전도성 층(16), 제2 전도성 층(14) 및 전도성 특징부(22)가 존재하지 않는다는 점을 제외하면, 반도체 디바이스(1)와 구조 면에서 유사하다고 가정한다. 이에 따라, 기존의 반도체 디바이스에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 기판(12) 상에 배치되며, 기판은 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 위한 벌크로서 역할을 한다. 작동 중에 600 V의 동일한 공급 전압, 600 V(또는 406 V)의 신호(Vs1), 및 0 V의 신호(Vs2)가 주어지면, 제1 트랜지스터(M1)는 신호(Vs1)에 응답하여 전도되며, 제2 트랜지스터(M2)는 신호(Vs2)에 응답하여, 전도되지 않는다. 0 V인 접지 전압(GND)과 실질적으로 동일한 기판(12)의 전압 수준이 600 V인 제1 트랜지스터(M1)의 게이트 단자(GH)에서의 전압 수준보다 크지 않고 이들 사이의 전압차가 제1 문턱값 전압 수준을 초과하기 때문에, 제1 채널(17H)은 유지되지 않는다. 결과적으로, 제1 트랜지스터(M1)은 전도되지 않게 된다. 이러한 경우에 있어서, 제1 트랜지스터(M1)는 오작동할 수 있으며, 이에 따라 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 로드(105)에 원하는 전압을 제공할 수 없다.
대조적으로, 본 발명에 따른 반도체 디바이스(1)에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 그 각각의 벌크[제1 전도성 층(16) 및 제2 전도성 층(14)]를 갖는다. 더욱이, 제1 전도성 층(16)은 제2 전도성 층(14) 및 기판(12)으로부터 전기적으로 절연된다. 또한, 제1 전도성 층(16)은 전도성 특징부(22)에 의해 제1 트랜지스터(M1)의 소스 단자(SH)와 동일한 전압 수준에서 바이어스(bias)된다. 효과적으로, 제1 채널(17H)이 유지될 수 있고, 제1 트랜지스터(M1)는 전도되어 있을 때 전도된 상태에서 유지된다.
도 2은 본 발명의 일부 실시예에 따른 반도체 디바이스(2)의 개략도이다. 도 2를 참고하면, 반도체 디바이스(2)는, 예컨대 반도체 디바이스(2)가 제1 III-V 층(18H)과 제2 III-V 층(18L) 사이에 끼어있는 배리어 구조(24)를 더 포함한다는 점을 제외하면, 도 1b를 참고하여 설명 및 예시된 반도체 디바이스(1)와 유사하다. 배리어 구조(24)는 제1 III-V 층(18H) 및 제2 III-V 층(18L)을 물리적으로 절연시키도록 구성된다. 일부 실시예에 있어서, 배리어 구조(24)의 재료는 갈륨 비화물, 인듐 비화물, 인듐 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 안티몬화물, 갈륨 안티몬화물, 갈륨 인화물, 알루미늄 질화물, 인듐 질화물, 인듐 알루미늄 질화물 및/또는 이들의 3원 화합물 또는 4원 화합물 또는 이들의 혼합물 또는 합금과 같은 유전 재료를 포함한다. 제1 III-V 층(18H)은 예컨대 대략 100 micron인 거리(W2)만큼 제2 III-V 층(18L)으로부터 물리적으로 분리되어 있다. 배리어 구조(24)가 있으면, 상기 거리(W2)는 도 1a의 실시예에서 언급된 바와 같은 거리(W1)보다 짧고, 그 결과로서 영역 비용이 절감된다.
도 1b를 참고하여 앞서 언급된 바와 같이, 반도체 디바이스(2)에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 각각의 벌크, 즉 제1 전도성 층(16) 및 제2 전도성 층(14)을 각각 갖는다. 더욱이, 제1 전도성 층(16)은 제2 전도성 층(14) 및 기판(12)으로부터 전기적으로 절연된다. 또한, 제1 전도성 층(16)은 전도성 특징부(22)에 의해 제1 트랜지스터(M1)의 소스 단자(SH)와 동일한 전압 수준에서 바이어스(bias)된다. 효과적으로, 제1 트랜지스터(M1)는 전도되어 있을 때 전도된 상태로 유지되며, 이에 따라 정상적으로 작동할 수 있다.
도 3은 본 발명의 일부 실시예에 따른 반도체 디바이스(3)의 개략도이다. 도 3를 참고하면, 반도체 디바이스(3)는, 예컨대 반도체 디바이스(2)가 제1 전도성 층(16) 내의 전도성 층(17)을 더 포함한다는 점을 제외하면, 도 2를 참고하여 설명 및 예시된 반도체 디바이스(2)와 유사하다. 제1 III-V 층(18H) 아래에 배치될 수 있는 전도성 층(17)은, 제1 전도성 층(16)에 대해 반대되는 도펀트 타입을 갖는다. 전도성 층(17) 및 제1 전도성 층(16) 양자 모두는 제1 트랜지스터(M1)의 소스 단자(SH)에 결합된다. 그 결과로서, 전도성 층(17)은 제1 전도성 층(16)과 동일한 전압 수준을 갖는다.
도 1b를 참고하여 앞서 언급된 바와 같이, 반도체 디바이스(3)에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 이들 각각의 벌크, 즉 제1 전도성 층(16) 및 제2 전도성 층(14)을 갖는다. 추가적으로, 제1 전도성 층(16)은 제2 전도성 층(14) 및 기판(12)으로부터 전기적으로 절연된다. 또한, 제1 전도성 층(16)은 전도성 특징부(22)에 의해 제1 트랜지스터(M1)의 소스 단자(SH)와 동일한 전압 수준에서 바이어스(bias)된다. 효과적으로, 제1 트랜지스터(M1)는 전도되어 있을 때 전도된 상태로 유지되며, 이에 따라 정상적으로 작동할 수 있다.
도 4은 본 발명의 일부 실시예에 따른 반도체 디바이스(4)의 개략도이다. 도 4를 참고하면, 반도체 디바이스(4)는, 예컨대 제1 전도성 층(16)이 배리어 구조(24’)에 의해 제2 전도성 층(14)으로부터 물리적으로 분리된다는 점을 제외하면, 도 2를 참고하여 설명 및 예시된 반도체 디바이스(2)와 유사하다. 제1 전도성 층(16) 및 제2 전도성 층(14)이 더 이상 서로 접촉하고 있지 않기 때문에, 고갈 영역(19’)은 단지 제1 전도성 층(16)과 기판(12) 사이에만 존재한다. 더욱이, 배리어 구조(24’)는 기판(12) 상에 동형으로(conformally) 형성될 수 있다.
도 1b를 참고하여 앞서 언급된 바와 같이, 반도체 디바이스(4)에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 이들 각각의 벌크, 즉 제1 전도성 층(16) 및 제2 전도성 층(14)을 갖는다. 더욱이, 제1 전도성 층(16)은 제2 전도성 층(14) 및 기판(12)으로부터 전기적으로 절연된다. 추가적으로, 제1 전도성 층(16)은 전도성 특징부(22)에 의해 제1 트랜지스터(M1)의 소스 단자(SH)와 동일한 전압 수준에서 바이어스(bias)된다. 효과적으로, 제1 트랜지스터(M1)는 전도되어 있을 때 전도된 상태로 유지되며, 이에 따라 정상적으로 작동할 수 있다.
도 5은 본 발명의 일부 실시예에 따른 반도체 디바이스(5)의 개략도이다. 도 5를 참고하면, 반도체 디바이스(5)는, 예컨대 제1 III-V 층(18H) 및 제2 III-V 층(18L)이 동일한 III-V 족에 속한다는 점을 제외하면, 도 2를 참고하여 설명 및 예시된 반도체 디바이스(2)와 유사하다. 제조 중에, III-V 족의 반도체 층(42)이 제1 전도성 층(16) 및 제2 전도성 층(14) 상에 형성된다. 후속하여, 예컨대 네거티브 타입 도펀트(negative-type dopant)를 이식함으로써 반도체 층(42) 내의 제1 III-V 층(18H) 및 제2 III-V 층(18L) 사이에 절연 영역(44)이 형성된다.
절연 영역(44)이 있으면, 제1 III-V 층(18H)에 형성되는 2차원 전자 가스(2-DEG)는 제2 III-V 층(18L) 내로 유동하지 않게 되는데, 왜냐하면 절연 영역(44) 내에서 네거티브하게 하전된 이온이 제1 III-V 층(18H)으로부터 전자를 구축(repel)하기 때문이다. 또한, 제2 III-V 층(18L)에 형성되는 2차원 전자 가스(2-DEG)는 제1 III-V 층(18H) 내로 유동하지 않게 되는데, 왜냐하면 절연 영역(44) 내에서 네거티브하게 하전된 이온이 제2 III-V 층(18L)으로부터 전자를 구축(repel)하기 때문이다. 일 실시예에 있어서, 절연 영역(44)의 재료는 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 실리콘 탄화물, 갈륨 질화물을 포함한다. 이에 따라, 절연 영역(44)은 제1 III-V 층(18H)을 제2 III-V 층(18L)으로부터 전기적으로 절연시키도록 구성된다.
제1 III-V 층(18H)이 제2 III-V 층(18L)으로부터 물리적으로 절연되는 것인 도 2의 실시예와 비교할 때, 본 실시예에서는 보다 양호한 절연을 달성하기 위해, 절연 영역(44)이 더 넓은 영역을 요구한다. 그 결과로서, 제1 III-V 층(18H)은 제2 III-V 층(18L)으로부터 거리(W2)보다 더 큰 거리(W3)만큼 떨어져 있게 된다. 일 실시예에 있어서, 상기 거리(W3)는 대략 100 micron이다.
도 1b를 참고하여 앞서 언급된 바와 같이, 반도체 디바이스(5)에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 이들 각각의 벌크, 즉 제1 전도성 층(16) 및 제2 전도성 층(14)을 갖는다. 추가적으로, 제1 전도성 층(16)은 제2 전도성 층(14) 및 기판(12)으로부터 전기적으로 절연된다. 또한, 제1 전도성 층(16)은 전도성 특징부(22)에 의해 제1 트랜지스터(M1)의 소스 단자(SH)와 동일한 전압 수준에서 바이어스(bias)된다. 효과적으로, 제1 트랜지스터(M1)는 전도되어 있을 때 전도된 상태로 유지되며, 이에 따라 정상적으로 작동할 수 있다.
도 6은 본 발명의 일부 실시예에 따른 반도체 디바이스(6)의 개략도이다. 도 6를 참고하면, 반도체 디바이스(6)는, 예컨대 반도체 디바이스(6)가 전도성 특징부(22)를 전압 소스(62)로 대체하고 있다는 점을 제외하면, 도 1b를 참고하여 설명 및 예시된 반도체 디바이스(1)와 유사하다.
전압 소스(62)는 제1 전도성 층(16)에 전압(Vs)을 제공하도록 구성된다. 상기 전압(Vs)은 신호(Vs1)의 전압 수준과 실질적으로 동일하다. 그 결과로서, 제1 트랜지스터(M1)의 게이트 단자(GH)가 신호(Vs1)를 받아들일 때, 제1 전도성 층(16)은 제1 트랜지스터(M1)의 소스 단자(SH)와 실질적으로 동일한 전압 수준을 갖는다. 효과적으로, 도 1b를 참고하여 앞서 논의된 바와 같이, 제1 채널(17H)이 유지될 수 있고, 제1 트랜지스터(M1)는 전도되어 있을 때 전도된 상태에서 유지된다.
도 1b를 참고하여 앞서 언급된 바와 같이, 반도체 디바이스(6)에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 각각의 벌크, 즉 제1 전도성 층(16) 및 제2 전도성 층(14)을 갖는다. 추가적으로, 제1 전도성 층(16)은 제2 전도성 층(14) 및 기판(12)으로부터 전기적으로 절연된다. 또한, 제1 전도성 층(16)은 제1 트랜지스터(M1)의 소스 단자(SH)와 동일한 전압 수준에서 전압(Vs)만큼 바이어스(bias)된다. 효과적으로, 제1 트랜지스터(M1)는 전도된 상태로 유지되며, 이에 따라 정상적으로 작동할 수 있다.
도 7은 본 발명의 일부 실시예에 따른 반도체 디바이스(7)의 개략도이다. 도 7를 참고하면, 반도체 디바이스(7)는, 예컨대 반도체 디바이스(7)가 전도성 특징부(22)를 전압 소스(62)로 대체하고 있다는 점을 제외하면, 도 2를 참고하여 설명 및 예시된 반도체 디바이스(2)와 유사하다.
도 8은 본 발명의 일부 실시예에 따른 반도체 디바이스(8)의 개략도이다. 도 8를 참고하면, 반도체 디바이스(8)는, 예컨대 반도체 디바이스(8)가 전도성 특징부(22)를 전압 소스(62)로 대체하고 있다는 점을 제외하면, 도 3를 참고하여 설명 및 예시된 반도체 디바이스(3)와 유사하다. 전도성 층(17) 및 제1 전도성 층(16) 양자 모두는 전압 소스(62)에 결합되며, 이에 따라 전도성 층(17)은 제1 전도성 층(16)과 동일한 전압 수준을 갖는다. 그 결과로서, 제1 트랜지스터(M1)의 게이트 단자(GH)가 신호(Vs1)를 받아들일 때, 제1 전도성 층(16) 및 전도성 층(17)은 제1 트랜지스터(M1)의 소스 단자(SH)와 실질적으로 동일한 전압 수준을 갖는다. 효과적으로, 제1 채널(17H)이 유지될 수 있고, 제1 트랜지스터(M1)는 전도되어 있을 때 전도된 상태에서 유지된다.
도 9은 본 발명의 일부 실시예에 따른 반도체 디바이스(9)의 개략도이다. 도 9를 참고하면, 반도체 디바이스(9)는, 예컨대 반도체 디바이스(9)가 전도성 특징부(22)를 전압 소스(62)로 대체하고 있다는 점을 제외하면, 도 4를 참고하여 설명 및 예시된 반도체 디바이스(4)와 유사하다.
도 10은 본 발명의 일부 실시예에 따른 반도체 디바이스(10)의 개략도이다. 도 10를 참고하면, 반도체 디바이스(10)는, 예컨대 반도체 디바이스(10)가 전도성 특징부(22)를 전압 소스(62)로 대체하고 있다는 점을 제외하면, 도 5를 참고하여 설명 및 예시된 반도체 디바이스(5)와 유사하다.
일부 실시예는 다음의 특징 및/또는 장점 중 하나 또는 이들의 조합을 갖는다. 일부 실시예에 있어서, 반도체 디바이스는 트랜지스터, 반도체 층, 활성 영역 및 전도성 층을 포함한다. 활성 영역은 반도체 층이다. 전도성 층은, 트랜지스터가 전도되도록 트리거(trigger)될 때 활성 영역에서 채널을 유지하도록 구성된다.
일부 실시예에 있어서, 반도체 디바이스는 기판 및 트랜지스터를 포함한다. 트랜지스터는 기판 상에 배치된다. 트랜지스터는 반도체 층, 활성 영역 및 전도성 층을 포함한다. 활성 영역은 반도체 층 내에 형성된다. 전도성 층은 전압을 받아들이도록 구성되며, 전도성 층의 전압 수준은 채널이 활성 영역에서 유지되는지 여부를 결정하기 위한 것이다. 전도성 층은 기판으로부터 전기적으로 절연되도록 구성된다.
일부 실시예에 있어서, 반도체 디바이스는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제2 트랜지스터는 제1 트랜지스터와 함께 집적된다. 제1 트랜지스터는 공급 전압을 받아들이도록 구성된다. 제2 트랜지스터는 기준 전압을 받아들이도록 구성된다. 제1 트랜지스터는 제1 반도체 층, 제1 활성 영역 및 제1 전도성 층을 포함한다. 제1 활성 영역은 제1 반도체 층 내에 형성된다. 제1 전도성 층은 전압을 받아들이도록 구성되며, 제1 전도성 층의 전압 수준은 제1 채널이 제1 활성 영역에서 유지되는지 여부를 결정하기 위한 것이다. 제2 트랜지스터는 제2 반도체 층, 제2 활성 영역 및 제2 전도성 층을 포함한다. 제2 활성 영역은 제2 반도체 층 내에 형성된다. 제2 전도성 층은 제1 전도성 층으로부터 전기적으로 절연되며, 전압을 받아들이도록 구성된다. 제2 전도성 층의 전압 수준은, 제2 채널이 제2 활성 영역에서 유지되는지 여부를 결정하게 되어 있다.
이상은, 당업자가 본 발명의 양태를 더욱 양호하게 이해할 수 있도록 하기 위해 여러 가지 실시예의 특징들을 개괄한 것이다. 당업자는, 여기에 도입된 실시예와 동일한 목적을 구현하기 위해 및/또는 상기 실시예와 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 구성 또는 변형하기 위한 기초로서 본 개시내용을 용이하게 이용할 수 있다는 것을 이해할 것이다. 또한, 당업자는, 이러한 등가의 구성이 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것, 그리고 당업자가 본 발명의 사상 및 범위로부터 벗어나지 않으면서 본 발명에 대해 다양한 변경, 대체 및 변화를 행할 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 디바이스로서,
    반도체 기판;
    상기 반도체 기판 상에 배치되는 제1 트랜지스터; 및
    상기 반도체 기판 상에 배치되는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는,
    제1 반도체 층,
    상기 제1 반도체 층 내의 활성 영역, 및
    상기 제1 반도체 층 아래에 놓이는 제1 전도성 층을 포함하고, 전도성 특징부가 상기 제1 트랜지스터의 소스 특징부를 상기 제1 전도성 층과 전기적으로 연결하고,
    상기 제2 트랜지스터는,
    제2 반도체 층,
    상기 제2 반도체 층 내의 다른 활성 영역, 및
    상기 제2 반도체 층 아래에 놓이며 상기 제1 전도성 층으로부터 전기적으로 절연되는 제2 전도성 층을 포함하는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 및 제2 반도체 층들 사이에 끼어있는(interpose) 배리어 구조에 의해 상기 제2 반도체 층은 상기 제1 전도성 층으로부터 전기적으로 절연되는 것인 반도체 디바이스.
  3. 제1항에 있어서, 배리어 구조가 상기 제1 반도체 층 내의 활성 영역과 상기 제2 반도체 층 내의 활성 영역 사이로 연장하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 및 제2 전도성 층들은 물리적으로 분리되어 있는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 전도성 층은 상기 전도성 특징부를 통해 상기 제1 트랜지스터의 소스 단자와 동일한 전압 수준에서 바이어스(bias)되는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 및 제2 반도체 층들은 물리적으로 분리되어 있는 것인 반도체 디바이스.
  7. 반도체 디바이스로서,
    반도체 재료를 포함하는 기판;
    상기 기판 상에 배치되는 제1 트랜지스터; 및
    상기 기판 상에 배치되는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는,
    제1 반도체 층,
    상기 제1 반도체 층 내에 형성되는 활성 영역, 및
    상기 제1 반도체 층 아래에 그리고 상기 기판 위에 있는 제1 전도성 층을 포함하고, 상기 제1 전도성 층은 전압을 받아들이도록 구성되며, 상기 제1 전도성 층의 전압 수준은 상기 활성 영역에서 채널이 유지되는지 여부를 결정하기 위한 것이고, 상기 제1 전도성 층은 상기 기판으로부터 전기적으로 절연되도록 구성되며,
    상기 제2 트랜지스터는,
    제2 반도체 층,
    상기 제2 반도체 층 내에 형성되는 다른 활성 영역, 및
    상기 제2 반도체 층 아래에 그리고 상기 기판 위에 있는 제2 전도성 층을 포함하고, 상기 제2 전도성 층은 상기 제1 전도성 층으로부터 전기적으로 절연되는 것인, 반도체 디바이스.
  8. 제7항에 있어서, 상기 제1 전도성 층은 상기 제1 전도성 층과 상기 기판 사이에서 고갈 영역을 형성하도록 구성되는 것인 반도체 디바이스.
  9. 반도체 디바이스로서,
    공급 전압을 받아들이도록 구성되는 제1 트랜지스터, 및
    상기 제1 트랜지스터와 함께 집적되며 기준 전압을 받아들이도록 구성되는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는,
    제1 반도체 층,
    상기 제1 반도체 층 내에 형성되는 제1 활성 영역, 및
    전압을 받아들이도록 구성되는 제1 전도성 층을 포함하고, 상기 제1 전도성 층의 전압 수준은 상기 제1 활성 영역 내에 제1 채널이 유지되는지 여부를 결정하기 위한 것이며,
    상기 제2 트랜지스터는,
    제2 반도체 층,
    상기 제2 반도체 층 내에 형성되는 제2 활성 영역, 및
    상기 제1 전도성 층으로부터 전기적으로 절연되며 전압을 받아들이도록 구성되는 제2 전도성 층을 포함하고, 상기 제2 전도성 층의 전압 수준은 제2 활성 영역 내에 제2 채널이 유지되는지 여부를 결정하기 위한 것이며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 단일 반도체 기판 상에 형성되는 것인 반도체 디바이스.
  10. 제9항에 있어서, 상기 제1 반도체 층은 제2 반도체 층으로부터 분리되어 있는 것인 반도체 디바이스.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017055008A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
US9722065B1 (en) * 2016-02-03 2017-08-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
CN109786376B (zh) * 2019-01-11 2021-07-20 西安电子科技大学 基于单片异质集成的Cascode结构GaN高电子迁移率晶体管及制作方法
JP7426786B2 (ja) 2019-05-30 2024-02-02 ローム株式会社 窒化物半導体装置
JP2021153149A (ja) * 2020-03-24 2021-09-30 キオクシア株式会社 半導体装置
US20220246479A1 (en) * 2021-02-04 2022-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain regions and methods of forming same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070228477A1 (en) * 2006-03-31 2007-10-04 Sanken Electric Co., Ltd. Monolithic integrated circuit of a field-effect semiconductor device and a diode
US20090206363A1 (en) * 2008-02-20 2009-08-20 Sanken Electric Co., Ltd. Solid-state switch capable of bidirectional operation
US20110101466A1 (en) * 2009-11-02 2011-05-05 Transphorm Inc. Package configurations for low emi circuits

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3603813A (en) * 1969-12-03 1971-09-07 Atomic Energy Commission Field effect transistor as a buffer for a small signal circuit
US4830980A (en) * 1988-04-22 1989-05-16 Hughes Aircraft Company Making complementary integrated p-MODFET and n-MODFET
JPH02148740A (ja) * 1988-11-29 1990-06-07 Fujitsu Ltd 半導体装置及びその製造方法
US7550781B2 (en) * 2004-02-12 2009-06-23 International Rectifier Corporation Integrated III-nitride power devices
US7119381B2 (en) * 2004-07-30 2006-10-10 Freescale Semiconductor, Inc. Complementary metal-oxide-semiconductor field effect transistor structure having ion implant in only one of the complementary devices
US7800097B2 (en) 2004-12-13 2010-09-21 Panasonic Corporation Semiconductor device including independent active layers and method for fabricating the same
US8471244B2 (en) 2006-12-05 2013-06-25 Atmel Corporation Method and system for providing a metal oxide semiconductor device having a drift enhanced channel
DE112008000410T5 (de) * 2007-02-16 2009-12-24 Sumitomo Chemical Company, Limited Epitaxialer Galliumnitridkristall, Verfahren zu dessen Herstellung und Feldeffekttransistor
JP2009224605A (ja) * 2008-03-17 2009-10-01 Panasonic Corp 半導体装置およびその製造方法
US9076853B2 (en) * 2011-03-18 2015-07-07 International Rectifie Corporation High voltage rectifier and switching circuits
JP5888064B2 (ja) * 2012-03-29 2016-03-16 富士通株式会社 化合物半導体装置及びその製造方法
US20140061658A1 (en) 2012-09-04 2014-03-06 Richtek Technology Corporation High Electron Mobility Transistor and Manufacturing Method Thereof
US8946819B2 (en) * 2013-05-08 2015-02-03 Globalfoundries Singapore Pte. Ltd. Silicon-on-insulator integrated circuits with local oxidation of silicon and methods for fabricating the same
JP6143598B2 (ja) * 2013-08-01 2017-06-07 株式会社東芝 半導体装置
US20160293596A1 (en) * 2015-03-30 2016-10-06 Texas Instruments Incorporated Normally off iii-nitride transistor
US9722065B1 (en) * 2016-02-03 2017-08-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070228477A1 (en) * 2006-03-31 2007-10-04 Sanken Electric Co., Ltd. Monolithic integrated circuit of a field-effect semiconductor device and a diode
US20090206363A1 (en) * 2008-02-20 2009-08-20 Sanken Electric Co., Ltd. Solid-state switch capable of bidirectional operation
US20110101466A1 (en) * 2009-11-02 2011-05-05 Transphorm Inc. Package configurations for low emi circuits

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