JP6143598B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
高い絶縁破壊強度を有するＧａＮ系半導体は、パワーエレクトロニクス用半導体装置、もしくは、高周波パワー半導体装置などへの応用が期待されている。しかしながら、高電圧を印加した時に、オン抵抗が増大し、ドレイン電流が大幅に減少する電流コラプスという現象が顕著になる。この現象は、半導体装置の特性に影響を及ぼすことが知られている。
特開２０１３−１６６２７号公報
本発明が解決しようとする課題は、電流コラプスを抑制することのできる半導体装置を提供することにある。
本発明の一態様の半導体装置は、グラウンド電位に固定される第１導電型のＳｉまたはＳｉＣの半導体基板と、前記半導体基板表面の第２導電型の半導体領域と、前記半導体基板上のＧａＮ系半導体層と、前記ＧａＮ系半導体層の前記半導体領域上方に設けられ、ソース電極、ゲート電極、およびドレイン電極を有する横型トランジスタと、前記ＧａＮ系半導体層内に設けられ前記トランジスタを囲む素子分離領域と、を備え、前記ソース電極が前記半導体領域に電気的に接続され、前記半導体領域が前記ソース電極、前記ゲート電極、及び前記ドレイン電極の直下にあり、前記半導体基板表面の前記半導体領域の端部が、前記素子分離領域直下にあることを特徴とする。
第１の実施形態の半導体装置の構成を示す断面図である。 ＧａＮ系半導体を用いた回路の一例を示す図である。 第２の実施形態の半導体装置の構成を示す断面図である。 第３の実施形態の半導体装置の構成を示す断面図である。 第４の実施形態の半導体装置の構成を示す上面図である。 第５の実施形態の半導体装置の構成を示す断面図である。 第６の実施形態の半導体装置の構成を示す断面図である。
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。
また、本明細書中、「横型素子」とは、電極等の素子構造が半導体層に対し水平方向に形成され、キャリアの流れも水平方向である素子を意味する。半導体層の表裏面に電極が設けられ、キャリアの流れが縦方向となる「縦型素子」と対比される概念である。
また、本明細書中、「上」、「下」、「上方」、「下方」とは、構成要件の相対的位置関係を示す用語であり、必ずしも重力方向に対する上下関係を示すものではない。
（第１の実施形態）
本実施形態の半導体装置は、第１導電型のＳｉ（シリコン）またはＳｉＣ（炭化シリコン）の半導体基板と、半導体基板表面の第２導電型の半導体領域と、半導体基板上のＧａＮ系半導体層と、ＧａＮ系半導体層に設けられ、半導体領域に電気的に接続される第１の電極と、第２の電極を有する横型素子と、を備える。
以下、半導体基板がｎ型のＳｉ、横型素子がトランジスタである場合を例に説明する。
図１は、本実施形態の半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１０上のＧａＮ系半導体層１２にトランジスタ１００が形成される。トランジスタ１００は、ヘテロ接合を用いた電界効果トランジスタである高電子移動度トランジスタ（ＨＥＭＴ）である。半導体基板１０は、Ｓｉである。
半導体基板１０表面には、ｐ型の半導体領域１１が設けられる。ｐ型の半導体領域１１は、例えば、半導体基板中にＢ（ボロン）等のｐ型不純物をイオン注入することにより形成される。ｐ型の半導体領域１１の厚さは、例えば、０．１〜３μｍである。
半導体基板１０上には、例えば、バッファ層（図示せず）を介して、ＧａＮ系半導体層１２が設けられる。バッファ層は半導体基板１０とＧａＮ系半導体層１２との間の格子不整合を緩和する機能を備える。バッファ層は、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１））の多層構造で形成される。バッファ層の厚さは、例えば、０．３〜３μｍである。
また、ＧａＮ系半導体層１２は、動作層（チャネル層：図示せず）と障壁層（電子供給層：図示せず）との積層構造を備える。動作層は、例えば、窒化ガリウム（ＧａＮ）であり、障壁層は、例えば、Ａｌ組成比０．１５〜０．４の窒化アルミニウムガリウム（ＡｌＧａＮ）である。障壁層は、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１））、窒化インジウム（ＩｎＮ）、窒化インジウムアルミニウム（ＩｎｙＡｌ１−ｙＮ（０＜ｙ＜１））、窒化インジウムガリウム（ＩｎｚＧａ１−ｚＮ（０＜ｚ＜１））等のいずれか、または、その組み合わせにより構成することが可能である。
動作層と障壁層の間に、ヘテロ接合界面が形成されている。例えば、動作層の膜厚は０．０５〜１０μｍであり、障壁層の膜厚は０．０１〜０．０５μｍである。
バッファ層およびＧａＮ系半導体層１２は、いずれもエピタキシャル成長法によって形成される単結晶層である。
ＧａＮ系半導体層１２上には、絶縁膜１４を間に挟んで、ゲート電極１６が形成される。絶縁膜１４は、例えば、窒化シリコン（ＳｉＮ）である。酸化シリコン（ＳｉＯ２）または酸化アルミニウム（Ａｌ２Ｏ３）等、その他の材料であってもかまわない。絶縁膜１４はゲート絶縁膜として機能する。ゲート絶縁膜１４膜厚は、例えば、１０〜６０ｎｍである。
ゲート電極１６は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）を含む電極である。
また、ＧａＮ系半導体層１２上には、ゲート電極１６を間に挟んで、ソース電極（第１の電極）１８とドレイン電極（第２の電極）２０が設けられる。ソース電極１８とドレイン電極２０はそれぞれゲート電極１６と離間している。
ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）を含む電極である。ソース電極１８およびドレイン電極２０と、ＧａＮ系半導体層１２との間は、オーミックコンタクトであることが望ましい。
ソース電極１８とゲート電極１６との間、および、ドレイン電極２０とゲート電極１６との間のＧａＮ系半導体層１２上にも絶縁膜１４が設けられる。絶縁膜１４は、ゲート電極１６とソース電極１８、ゲート電極１６とドレイン電極２０との間のＧａＮ系半導体層１２の表面を保護する表面保護膜（またはパッシベーション膜）として機能する。絶縁膜１４の上に、さらに図示しない、例えば、膜厚５０〜５００ｎｍの窒化シリコン（ＳｉＮ）または酸化シリコン（ＳｉＯ２）等の絶縁膜を設けてもかまわない。
ソース電極（第１の電極）１８は、半導体領域１１に電気的に接続される。例えば、ソース電極１８は、半導体領域１１上方に設けられ、ＧａＮ系半導体層１２を貫通する導電部２２によって、接続される。
導電部２２は、例えば、金属であり、金属電極は、例えば、アルミニウム（Ａｌ）や金（Ａｕ）を主成分とする電極である。導電部２２は、例えば、ＧａＮ系半導体層１２にドライエッチングにより形成された孔に、例えば、スパッタリング法やメッキにより金属材料を埋め込むことにより形成される。導電部２２とＧａＮ系半導体層１２との間に、絶縁層を設けてもかまわない。導電部２２と半導体領域１１との間はオーミックコンタクトであることが望ましい。
ソース電極１８と半導体領域１１とは同電位となる。半導体基板１０は、例えば、グラウンド電位に固定される。素子の動作を安定させる観点から、半導体基板１０はグラウンド電位に固定されることが望ましい。半導体領域１１と半導体基板１０は、ｐｎ接合により電気的に分離される。
また、ＧａＮ系半導体層１２にはトランジスタ１００と隣接する素子とを分離する素子分離領域２４が設けられる。素子分離領域２４は、例えば、イオン注入やメサ構造により形成される。
素子分離領域２４は、トランジスタ１００の活性領域を囲むように形成されている。そして、半導体領域１１は活性領域の下方に設けられる。トランジスタ１００は、半導体領域１１の上方、好ましくは直上に形成される。そして、半導体領域１１の端部、すなわち、半導体領域１１と半導体基板１０との境界は、素子分離領域２４の直下にあることが望ましい。活性化領域直下のすべての領域に半導体領域１１が存在することが望ましい。
また、絶縁膜１４上には、図示しないフィールドプレート構造が形成されてもかまわない。
ＧａＮ系半導体を用いた半導体装置においては、ソース電極−ドレイン電極間に高電圧ストレスを印加した時に、ドレイン電流が減少する電流コラプスという現象が生じることが知られている。電流コラプスは、半導体装置の電流パスに形成される電荷トラップが原因と考えられる。
表１に、ＨＥＭＴが形成される基板の電位と電流コラプスの関係を示す。測定に用いた素子は、シリコン基板上に設けられたＧａＮの動作層と、ＡｌＧａＮの障壁層に形成されたＨＥＭＴである。測定で用いた素子には、本実施形態の半導体領域１１に相当する層は設けられていない。ゲート長は１μｍ、ゲート幅は３ｍｍ、ゲート電極−ドレイン電極間距離が１５μｍ、ゲート電極−ソース電極間距離が１．５μｍである。
ストレス条件はゲート電圧が−１５Ｖ、ドレイン電圧が２５０Ｖとした。また、オン電流の測定は、ゲート電圧が０Ｖ、電流値０．５Ａとし、オン抵抗の初期値とストレス後の値を比較した。表の電流コラプスの値は、ストレス後のオン抵抗の値を初期のオン抵抗の値で除した数値である。
シリコン基板の電位を、ソース電極に固定した場合、ドレイン電極に固定した場合、フローティングとした場合を評価した。
Figure 0006143598
表１に示すように、特に基板をソース電極に固定することで電流コラプスの抑制効果が高いことがわかる。これは、基板がソースフィールドプレートとして機能して、ゲート電極−ドレイン電極間等における電界緩和が生ずるためであると考えられる。したがって、電流コラプスを抑制する観点からは基板をソース電極に固定することが好ましい。
もっとも、回路構成上、基板をソース電極に固定することが困難な場合がある。図２は、ＧａＮ系半導体を用いた回路の一例を示す図である。
素子Ａは、ＧａＮ系半導体のＨＥＭＴである。素子Ｂは、シリコンのダイオードである。素子Ａのソース電極が、素子Ｂのカソード電極に接続される。そして、素子Ｂのアノード電極が素子Ａのゲート電極に接続されグラウンド電位に固定される。この整流素子は、オフ時には素子Ｂのダイオードよりも高耐圧の素子ＡのＨＥＭＴで、逆方向耐圧をもたせる構成となっている。
図２の回路では、ＨＥＭＴのソース電極は固定された電位ではなく、変動する電位となっている。例えば、電流コラプス抑制のためにソース電極の電位を基板に固定しようとすると、基板がソース電極と同じ電位で変動することになり、寄生容量の大きな基板の電位を変動させると、充放電に時間がかかり、高速動作ができないと共に電力消費も大きくなる。また、電位が固定されていないため、外部のノイズも拾いやすくなり、素子の動作が不安定になる。あるいは、例えば、基板の電位の固定のため、回路のグラウンドに基板の電位を固定すると、図２の回路では、ＨＥＭＴのゲート電極の電位が回路のグラウンドに接続されることになる。このため、効果的な電流コラプスの抑制ができない共に、基板とドレイン電極との寄生容量・基板とソース電極との寄生容量がゲート電極の容量に並列に加わるため、高速動作ができなくなる。
図２の素子Ａに本実施形態のトランジスタ１００を適用する場合を考える。この場合、半導体基板１０と半導体領域１１が電気的に分離されるため、半導体基板１０をグラウンド電位に固定し、半導体領域１１をソース電極１８に固定することが可能となる。したがって、本実施形態の半導体装置によれば、半導体回路の特性を損なうことなく電流コラプスが抑制される。
また、活性領域の下方全域に、ソース電極１８に固定される半導体領域１１が形成される。これにより、フィールドプレート効果が強まり、より電流コラプスを抑制することが可能となる。
本実施形態のように、ヘテロ接合を用いたＨＥＭＴは、チャネル移動度が高いため、オン抵抗を小さくすることが可能であり、パワーエレクトロニクス用半導体装置に適している。また、高いチャネル移動度は高周波動作にも適している。本実施形態では、２層のＧａＮ系半導体層のＨＥＭＴの例を示している。しかし、２層に限らず、種々の層構造を有するＧａＮ系半導体層に対しても本実施形態の構造を適用することが可能である。
また、本実施形態では、ゲート絶縁膜を備えるトランジスタを例に説明したが、ゲート絶縁膜を介さず、直接、ゲート電極１６がＧａＮ系半導体層１２上に設けられる構成とすることも可能である。
（第２の実施形態）
本実施形態の半導体装置は、横型素子が、アノード電極とカソード電極を備えるダイオードであり、第１の電極がアノード電極であること以外は、基本的に第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記載を省略する。
以下、半導体基板がｎ型のＳｉ、横型素子がダイオードである場合を例に説明する。
図３は、本実施形態の半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１０上のＧａＮ系半導体層１２にダイオード２００が形成される。
半導体基板１０表面には、ｐ型の半導体領域１１が設けられる。半導体基板１０上には、例えば、バッファ層（図示せず）を介して、ＧａＮ系半導体層１２が設けられる。
また、ＧａＮ系半導体層１２上には、アノード電極（第１の電極）３８とカソード電極（第２の電極）４０が設けられる。
アノード電極３８は、例えば、金属電極であり、ニッケル（Ｎｉ）、白金（Ｐｔ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）を含む電極であり、カソード電極４０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）を含む電極である。アノード電極３８およびカソード電極４０と、ＧａＮ系半導体層１２との間は、オーミックコンタクトであることが望ましい。
アノード電極３８とカソード電極４０との間のＧａＮ系半導体層１２上には、絶縁膜１４が形成される。絶縁膜１４は、例えば、窒化シリコン（ＳｉＮ）である。酸化シリコン（ＳｉＯ２）または酸化アルミニウム（Ａｌ２Ｏ３）等、その他の材料であってもかまわない。ＧａＮ系半導体層１２の表面を保護する表面保護膜（またはパッシベーション膜）として機能する。絶縁膜１４の上に、さらに図示しない、例えば、膜厚５０〜５００ｎｍの窒化シリコン（ＳｉＮ）または酸化シリコン（ＳｉＯ２）等の絶縁膜を設けてもかまわない。
アノード電極（第１の電極）３８は、半導体領域１１に電気的に接続される。例えば、アノード電極３８は、半導体領域１１上方に設けられ、ＧａＮ系半導体層１２を貫通する導電部２２によって、接続される。
導電部２２は、例えば、金属であり、金属電極は、例えば、アルミニウム（Ａｌ）や金（Ａｕ）を主成分とする電極である。導電部２２は、例えば、ＧａＮ系半導体層１２にドライエッチングにより形成された孔に、例えば、スパッタリング法やメッキにより金属材料を埋め込むことにより形成される。導電部２２とＧａＮ系半導体層１２との間に、絶縁層を設けてもかまわない。
アノード電極３８と半導体領域１１とは同電位となる。半導体基板１０は、例えば、グラウンド電位に固定される。半導体領域１０と半導体基板１１は、ｐｎ接合により電気的に分離される。
また、ＧａＮ系半導体層１２にはダイオード２００と隣接する素子とを分離する素子分離領域２４が設けられる。素子分離領域２４は、例えば、イオン注入やメサ構造により形成される。
ＧａＮ系半導体のダイオードにおいても、トランジスタ同様、電流コラプスが生じ、素子の順方向特性が劣化する。電流コラプスを抑制するには、アノード電極を基板に固定する構造が有効である。
本実施形態のダイオードによれば、半導体基板１０に設けられる半導体領域１１をアノード電極３８に電気的に接続し固定する。そして、半導体基板１０を異なる電位、例えば、グラウンド電位に固定することが可能となる。したがって、半導体回路の特性を損なうことなく電流コラプスを抑制することが可能となる。
（第３の実施形態）
本実施形態の半導体装置は、第１導電型のＳｉまたはＳｉＣの半導体基板と、半導体基板表面の第２導電型の第１および第２の半導体領域と、半導体基板上のＧａＮ系半導体層と、ＧａＮ系半導体層に設けられ、第１の半導体領域に電気的に接続される第１の電極と、第２の電極を有する第１の横型素子と、ＧａＮ系半導体層に設けられ、第２の半導体領域に電気的に接続される第３の電極と、第４の電極を有する第２の横型素子と、を備える。
以下、半導体基板がｎ型のＳｉ、第１の横型素子および第２の横型素子がトランジスタである場合を例に説明する。個々のトランジスタの構造等、第１の実施形態と重複する内容については記載を省略する。
図４は、本実施形態の半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１０上のＧａＮ系半導体層１２に第１のトランジスタ１００ａと第２のトランジスタ１００ｂが形成される。第１および第２のトランジスタ１００ａ、１００ｂは、高電子移動度トランジスタ（ＨＥＭＴ）である。半導体基板１０は、Ｓｉである。
半導体基板１０表面には、ｐ型の第１の半導体領域１１ａ、ｐ型の第２の半導体領域１１ｂが設けられる。ｐ型の第１の半導体領域１１ａとｐ型の第２の半導体領域１１ｂは、半導体基板１０を間に挟んで物理的にも電気的にも分離される。
ｐ型の第１の半導体領域１１ａとｐ型の第２の半導体領域１１ｂとの間の半導体基板１０表面に、ｐ型領域５０を設け、ガードリング構造を形成してもかまわない。ガードリング構造を形成することで、ｐ型の第１の半導体領域１１ａおよびｐ型の第２の半導体領域１１ｂと、半導体基板１０との間の耐圧を向上させることが可能となる。
第１のトランジスタ１００ａは、第１のソース電極（第１の電極）１８ａ、第１のゲート電極１６ａ、および第１のドレイン電極（第２の電極）２０ａを備える。また、第２のトランジスタ１００ｂは、第２のソース電極（第３の電極）１８ｂ、第２のゲート電極１６ｂ、および第２のドレイン電極（第４の電極）２０ｂを備える。
第１のソース電極（第１の電極）１８ａと第１のドレイン電極（第２の電極）２０ａの間には絶縁膜１４が設けられる。また、第２のソース電極（第３の電極）１８ｂと第２のドレイン電極（第４の電極）２０ｂとの間にも絶縁膜１４が設けられる。
第１のソース電極（第１の電極）１８ａは、第１の半導体領域１１ａに電気的に接続される。例えば、第１のソース電極１８ａは、第１の半導体領域１１ａ上方に設けられ、ＧａＮ系半導体層１２を貫通する第１の導電部２２ａによって、接続される。
第２のソース電極（第３の電極）１８ｂは、第２の半導体領域１１ｂに電気的に接続される。例えば、第２のソース電極１８ｂは、第２の半導体領域１１ｂ上方に設けられ、ＧａＮ系半導体層１２を貫通する第２の導電部２２ｂによって、接続される。
第１のソース電極（第１の電極）１８ａと第１の半導体領域１１ａとは同電位となる。また、第２のソース電極（第３の電極）１８ａと第２の半導体領域１１ｂとは同電位となる。半導体基板１０は、例えば、グラウンド電位に固定される。回路の動作を安定させる観点から、半導体基板１０はグラウンド電位に固定されることが望ましい。第１および第２の半導体領域１１ａ、１１ｂと半導体基板１０は、ｐｎ接合により電気的に分離される。
第１のトランジスタ１００ａと第２のトランジスタ１００ｂのそれぞれを囲む素子分離領域２４が、ＧａＮ系半導体層１１に設けられる。素子分離領域２４は、第１のトランジスタ１００ａと第２のトランジスタ１００ｂを物理的、電気的に分離する。
素子分離領域２４は、第１のトランジスタ１００ａと第２のトランジスタ１００ｂの活性領域を囲むように形成されている。そして、第１の半導体領域１１ａの端部と、第２の半導体領域の端部１１ｂが、それぞれ素子分離領域２４の直下にある。
本実施形態の半導体装置によれば、第１の実施形態同様、半導体回路の特性を損なうことなく電流コラプスが抑制することが可能となる。特に、同一のＧａＮ系半導体層１１に設けられる第１のトランジスタ１００ａのソース電極１８ａと第２のトランジスタ１００ｂのソース電極１８ｂが、異なる電位で動作をする場合に、それぞれのソース電極が、互いに電気的に分離した第１および第２の半導体領域１１ａ、１１ｂに固定される構成をとる。この構成により、２つのトランジスタ間で、基板と各電極との寄生容量の影響を与えあうことがないため、互いの動作を阻害することを防止できる。
また、第１の実施形態同様、活性領域の下方全域に、第１および第２のソース電極１８ａ、１８ｂに固定される第１の半導体領域１１ａ、第２の半導体領域１１ｂが形成されることで、フィールドプレート効果が強まり、より電流コラプスを抑制することが可能となる。
（第４の実施形態）
本実施形態の半導体装置は、櫛型のゲート電極を有するマルチフィンガー構造のトランジスタを備えること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については記載を省略する。
図５は、本実施形態の半導体装置の構成を示す上面図である。この半導体装置は、ＧａＮ系半導体層に第１のトランジスタ１００ａと第２のトランジスタ１００ｂが形成される。
第１のトランジスタ１００ａと第２のトランジスタ１００ｂは、それぞれ、素子分離領域２４で囲まれる。
第１のトランジスタ１００ａは、第１のソース電極（第１の電極）１８ａ、第１のゲート電極１６ａ、および第１のドレイン電極（第２の電極）２０ａを備える。そして、第１のゲート電極１６ａがマルチフィンガー構造を備える。
また、第２のトランジスタ１００ｂは、第２のソース電極（第３の電極）１８ｂ、第２のゲート電極１６ｂ、および第２のドレイン電極（第４の電極）２０ｂを備える。そして、第２のゲート電極１６ｂもマルチフィンガー構造を備える。
本実施形態の半導体装置は、第３の実施形態と同様の効果に加え、マルチフィンガー構造により大電流を流すことが可能となる。
（第５の実施形態）
本実施形態の半導体装置は、第１の横型素子がトランジスタであり、第２の横型素子がダイオードであること以外は第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については記載を省略する。また、トランジスタやダイオードの構造等、第１および第２の実施形態と重複する内容についても記載を省略する。
図６は、本実施形態の半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１０上のＧａＮ系半導体層１２に、トランジスタ１００とダイオード２００が形成される。
ｎ型の半導体基板１０表面には、ｐ型の第１の半導体領域１１ａ、ｐ型の第２の半導体領域１１ｂが設けられる。
トランジスタ１００ａは、ソース電極（第１の電極）１８、ゲート電極１６、およびドレイン電極（第２の電極）２０を備える。また、ダイオード２００は、アノード電極（第３の電極）３８とカソード電極（第４の電極）４０を備える。
ソース電極（第１の電極）１８とドレイン電極（第２の電極）２０の間には絶縁膜１４が設けられる。また、アノード電極（第３の電極）３８とカソード電極（第４の電極）４０との間にも絶縁膜１４が設けられる。
ソース電極（第１の電極）１８は、第１の半導体領域１１ａに電気的に接続される。例えば、ソース電極１８と第１の半導体領域１１ａは、第１の半導体領域１１ａ上に設けられ、ＧａＮ系半導体層１２を貫通する第１の導電部２２ａによって、接続される。
アノード電極（第３の電極）３８は、第２の半導体領域１１ｂに電気的に接続される。例えば、アノード電極３８と第２の半導体領域１１ｂは、第２の半導体領域１１ｂに設けられ、ＧａＮ系半導体層１２を貫通する第２の導電部２２ｂによって、接続される。
ソース電極（第１の電極）１８と第１の半導体領域１１ａとは同電位となる。アノード電極（第３の電極）３８と第２の半導体領域１１ｂとは同電位となる。半導体基板１０は、例えば、グラウンド電位に固定される。第１および第２の半導体領域１１ａ、１１ｂと半導体基板１０は、ｐｎ接合により分離される。
本実施形態の半導体装置によれば、第３の実施形態同様、半導体回路の特性を損なうことなく電流コラプスを抑制することが可能となる。また、第３の実施形態同様、活性領域の下方全域に、ソース電極１８およびアノード電極３８に固定される第１の半導体領域１１ａ、第２の半導体領域１１ｂが形成されることで、フィールドプレート効果が強まり、より電流コラプスを抑制することが可能となる。
（第６の実施形態）
本実施形態の半導体装置は、半導体基板がＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については記載を省略する。
図７は、本実施形態の半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１０が、シリコン基板１０ａ、埋め込み層１０ｂ、ＳＯＩ層１０ｃを備えるＳＯＩ基板である。埋め込み層１０ｂは、例えば、酸化シリコンである。また、ＳＯＩ層１０ｃはシリコンである。
第１および第２の半導体領域１１ａ、１１ｂはＳＯＩ層１０ｃに設けられる。第１および第２の半導体領域１１ａ、１１ｂの底面は、埋め込み層１０ｂに接していても、図７のように、接していなくてもかまわない。
本実施形態では、第３の実施形態同様、半導体回路の特性を損なうことなく電流コラプスを抑制することが可能となる。また、第１および第２の半導体領域１１ａ、１１ｂがＳＯＩ層１０ｃに設けられることで、第１および第２の半導体領域１１ａ、１１ｂの耐圧が向上する。また、空乏層の伸びが埋め込み層１０ｂで制約されることで、基板との寄生容量を一層低減することができるため、回路動作の向上や消費電力の低減が実現する。
特に、第１および第２の半導体領域１１ａ、１１ｂの底面が埋め込み層１０ｂに接する構成とすることで、第１および第２の半導体領域１１ａ、１１ｂのｐｎ接合面積が小さくなる。したがって、一層の耐圧向上、回路動作の向上、消費電力の削減が実現される。
実施形態では、トランジスタとしてＨＥＭＴを例に説明したが、本発明をＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも適用することが可能である。
また、実施形態ではＳｉ基板を例に説明したが、ＳｉＣ基板を適用することも可能である。
また、実施形態では半導体基板がｎ型で、半導体領域がｐ型である場合を例に説明したが、半導体基板をｐ型で、半導体領域をｎ型とすることも可能である。いずれの構成とするかは、半導体基板と半導体領域の電位関係等に応じて適宜選択すればよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え、または変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体基板
１０ａ シリコン基板
１０ｂ 埋め込み層
１０ｃ ＳＯＩ層
１１ 半導体領域
１１ａ 第１の半導体領域
１１ｂ 第２の半導体領域
１２ ＧａＮ系半導体層
１４ 絶縁膜
１６ ゲート電極
１６ａ 第１のゲート電極
１６ｂ 第２のゲート電極
１８ ソース電極
１８ａ 第１のソース電極
１８ｂ 第２のソース電極
２０ ドレイン電極
２０ａ 第１のドレイン電極
２０ｂ 第２のドレイン電極
２２ 導電部
２２ａ 第１の導電部
２２ｂ 第２の導電部
２４ 素子分離領域
１００ トランジスタ
１００ａ 第１のトランジスタ
１００ｂ 第２のトランジスタ
２００ ダイオード
２００ａ 第１のダイオード
２００ｂ 第２のダイオード

Claims (6)

  1. グラウンド電位に固定される第１導電型のＳｉまたはＳｉＣの半導体基板と、
    前記半導体基板表面の第２導電型の半導体領域と、
    前記半導体基板上のＧａＮ系半導体層と、
    前記ＧａＮ系半導体層の前記半導体領域上方に設けられ、ソース電極、ゲート電極、およびドレイン電極を有する横型トランジスタと、
    前記ＧａＮ系半導体層内に設けられ前記トランジスタを囲む素子分離領域と、
    を備え、
    前記ソース電極が前記半導体領域に電気的に接続され、
    前記半導体領域が前記ソース電極、前記ゲート電極、及び前記ドレイン電極の直下にあり、
    前記半導体基板表面の前記半導体領域の端部が、前記素子分離領域直下にあることを特徴とする半導体装置。
  2. 前記ＧａＮ系半導体層上の前記ソース電極と前記ドレイン電極との間に絶縁膜が設けられることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体領域上に、前記ソース電極と前記半導体領域を電気的に接続し、前記ＧａＮ系半導体層を貫通する導電部が設けられることを特徴とする請求項１または請求項２記載の半導体装置。
  4. グラウンド電位に固定される第１導電型のＳｉまたはＳｉＣの半導体基板と、
    前記半導体基板表面の第２導電型の第１および第２の半導体領域と、
    前記半導体基板上のＧａＮ系半導体層と、
    前記ＧａＮ系半導体層の前記第１の半導体領域上方に設けられ、第１のソース電極、第１のゲート電極、および第１のドレイン電極を有する第１の横型トランジスタと、
    前記ＧａＮ系半導体層の前記第２の半導体領域上方に設けられ、第２のソース電極、第２のゲート電極、および第２のドレイン電極を有する第２の横型トランジスタと、
    前記ＧａＮ系半導体層内に設けられ、前記第１の横型トランジスタと前記第２の横型トランジスタのそれぞれを囲む素子分離領域と、
    を備え、
    前記第１のソース電極が前記第１の半導体領域に電気的に接続され、
    前記第１の半導体領域が前記第１のソース電極、前記第１のゲート電極、および前記第１のドレイン電極の直下にあり、
    前記第２のソース電極が前記第２の半導体領域に電気的に接続され、
    前記第２の半導体領域が前記第２のソース電極、前記第２のゲート電極、および前記第２のドレイン電極の直下にあり、
    前記第１の半導体領域の端部と、前記第２の半導体領域の端部が、それぞれ前記素子分離領域の直下にあることを特徴とする半導体装置。
  5. 前記ＧａＮ系半導体層上の前記第１のソース電極と第１のドレイン電極との間、および、前記第２のソース電極と第２のドレイン電極との間に絶縁膜が設けられることを特徴とする請求項４記載の半導体装置。
  6. 前記第１の半導体領域上に、前記第１のソース電極と前記第１の半導体領域を電気的に接続し、前記ＧａＮ系半導体層を貫通する第１の導電部が設けられ、前記第２の半導体領域上に、前記第２のソース電極と前記第２の半導体領域を電気的に接続し、前記ＧａＮ系半導体層を貫通する第２の導電部が設けられることを特徴とする請求項４または請求項５記載の半導体装置。
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