CN102725840B - 复合型半导体装置 - Google Patents

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Abstract

该复合型半导体装置在第1以及第2端子（T1，T2）之间串联连接常开型的第1场效应晶体管（1）和常闭型的第2场效应晶体管（2），将第1以及第2场效应晶体管（1，2）的栅极分别与第2以及第3端子（T2，T3）连接，在第2场效应晶体管（2）的漏极以及源极之间正向串联连接了N个二极管（3）。从而，能够将第2场效应晶体管（2）的漏极-源极间电压（Vds）抑制为第2场效应晶体管（2）的耐压以下的电压。

Description

复合型半导体装置
技术领域
本发明涉及复合型半导体装置，特别涉及具备串联连接的常开型场效应晶体管以及常闭型场效应晶体管的复合型半导体装置。 
背景技术
在当前的半导体装置中主要使用的Si（硅）系列的场效应晶体管是常闭型。常闭型场效应晶体管是在对其栅极-源极之间施加了正电压的情况下导通，在其栅极-源极之间没有被施加正电压的情况下成为非导通的晶体管。 
此外，为了具有高耐压、低损耗、高速开关（switching）、高温动作等特征而开展实用化的研究的GaN（氮化镓）系列的场效应晶体管是常开型。常开型场效应晶体管具有负的阈值电压，在其栅极-源极间电压低于阈值电压时成为非导通，在其栅极-源极间电压高于阈值电压时导通。 
若在半导体装置中使用这样的常开型的场效应晶体管，则会产生无法使用以往的栅极驱动电路等各种问题。因此，提出了将常开型的第1场效应晶体管和常闭型的第2场效应晶体管串联连接而构成常闭型的复合型半导体装置。 
此外，为了防止因常闭型的第2场效应晶体管的漏极-源极间电压增高而导致第2场效应晶体管被破坏的情况，还有如下方法，即在第2场效应晶体管的漏极-源极之间连接齐纳二极管，并将漏极-源极间电压限制为第2场效应晶体管的耐压以外的电压的方法（例如，参照特开2006-324839号公报（专利文献1））。 
现有技术文献 
专利文献 
专利文献1：特开2006-324839号公报 
发明内容
发明要解决的课题 
但是，在以往的复合型半导体装置中，由于齐纳二极管的动作速度慢，因此担心第2场效应晶体管的漏极-源极间电压会高于耐压而导致第2场效应晶体管被破坏。 
因此，本发明的主要目的在于提供一种能够防止常闭型场效应晶体管被破坏的复合型半导体装置。 
用于解决课题的方案 
本发明的复合型半导体装置，包括：第1端子，接受第1电压；第2端子，接受低于第1电压的第2电压；第3端子，被选择性地提供第3电压和高于该第3电压的第4电压中的一个电压；常开型的第1场效应晶体管，其漏极与第1端子连接，其栅极与第2端子连接；常闭型的第2场效应晶体管，其漏极与第1场效应晶体管的源极连接，其源极与第2端子连接，其栅极与第3端子连接，在对第3端子提供了第3电压时成为非导通，在对第3端子提供了第4电压时导通；以及N个单极型整流元件，正向串联连接在第2场效应晶体管的漏极以及源极之间，当第2场效应晶体管的漏极以及源极之间的电压超过了第2场效应晶体管的耐压以下的预先设定的电压时导通，其中，N是自然数。 
优选的是，在第3端子的电压从第4电压变化为第3电压的情况下，从第2场效应晶体管的漏极以及源极之间的电压开始上升起直到N个单极型整流元件导通为止的时间被设定为，从第2场效应晶体管的漏极以及源极之间的电压开始上升起直到第2场效应晶体管成为非导通为止的时间的二分之一以下。 
此外优选的是，N个单极型整流元件分别是肖特基二极管。 
此外优选的是，N个单极型整流元件分别利用能带隙大于Si的材料而形成。 
此外优选的是，材料是AlxGa1-xN（0≤x≤1）、SiC、金刚石、AlxGa1-xAs（0≤x≤1）、InxGa1-xP（0≤x≤1）、或者AlxInyGa1-x-yN（0≤x≤1、0≤y≤1、0≤x+y≤1）。 
此外优选的是，包括：第1半导体芯片，包含在第1半导体衬底上依次层叠的第1以及第2氮化物系列半导体层。N个肖特基二极管分别形成在第1半导体芯片的表面的N个区域中，在各个区域上，对应的肖特基二极管的阳极电极以及阴极电极相互分离设置。在各个区域上，形成了贯通第2氮化物系列半导体层而到达第1氮化物系列半导体层的凹槽部，阳极电极在凹槽部中形成，阴极电极在第2氮化物系列半导体层的表面上形成。 
此外优选的是，包括：第2半导体芯片，包含在第2半导体衬底上依次层叠的第3以及第4氮化物系列半导体层。第1场效应晶体管在第2半导体芯片的表面上形成，第1场效应晶体管的栅极电极、源极电极以及漏极电极在第4氮化物系列半导体层的表面上形成，栅极电极被设置在源极电极以及漏极电极之间。 
此外优选的是，第3氮化物系列半导体层由GaN形成，第4氮化物系列半导体层由AlxGa1-xN（0<x≤1）形成。 
此外优选的是，包括：半导体芯片，包含在半导体衬底上依次层叠的第1以及第2氮化物系列半导体层。N个肖特基二极管分别形成在半导体芯片的表面的N个第1区域中，第1场效应晶体管在半导体芯片的表面的第2区域上形成。在各个第1区域上，对应的肖特基二极管的阳极电极以及阴极电极相互分离设置，在各个第1区域上，形成了贯通第2氮化物系列半导体层而到达第1氮化物系列半导体层的凹槽部，阳极电极在凹槽部中形成，阴极电极在第2氮化物系列半导体层的表面上形成。在第2区域的第2氮化物系列半导体层的表面上形成第1场效应晶体管的栅极电极、源极电极以及漏极电极，栅极电极被设置在源极电极以及漏极电极之间。 
此外优选的是，第1氮化物系列半导体层由GaN形成，第2氮化物系列半导体层由AlxGa1-xN（0<x≤1）形成。 
此外优选的是，还包括：第1电阻元件，在第1场效应晶体管的栅极和第2端子之间插入。 
此外优选的是，还包括：第2电阻元件，在第1端子和第1场效应晶体管的漏极之间插入。 
发明效果 
在本发明的复合型半导体装置中，在常闭型的第2场效应晶体管的漏极以及源极之间正向串联连接N个二极管，将第2场效应晶体管的漏极以及源极之间的电压限制为第2场效应晶体管的耐压以下的电压。从而，由于二极管的动作速度比齐纳二极管的动作速度充分快，因此能够防止第2场效应晶体管被破坏。 
附图说明
图1是表示本发明的实施方式1的复合型半导体装置的结构的电路图。 
图2是表示图1所示的常开型场效应晶体管的漏极-源极间电压的时序图。 
图3是表示实施方式1的比较例的电路图。 
图4是表示图3所示的常开型场效应晶体管的漏极-源极间电压的时序图。 
图5是表示实施方式1的变更例的时序图。 
图6是表示本发明的实施方式2的复合型半导体装置的结构的电路图。 
图7是表示搭载了图6所示的常开型场效应晶体管的半导体芯片的构造的截面图。 
图8是用于说明本申请发明的效果的图。 
图9是表示搭载了图6所示的二极管13的半导体芯片的构造的截面图。 
图10是表示图9所示的阳极电极的制造方法的截面图。 
图11是表示搭载了图6所示的晶体管11以及二极管13的半导体芯片的构造的截面图。 
图12是表示搭载了图6所示的多个二极管13的半导体芯片的构造的截面图。 
图13是表示搭载了图6所示的多个二极管13的半导体芯片的另一构造的截面图。 
图14是表示搭载了图6所示的多个二极管13的半导体芯片的又一构造的截面图。 
图15是表示实施方式2的比较例的电路图。 
图16是比较本申请发明和比较例的动作的图。 
图17是比较本申请发明和比较例的动作的另一图。 
图18是比较本申请发明和比较例的动作的又一图。 
具体实施方式
[实施方式1] 
如图1所示，本申请的实施方式1的复合型半导体装置包括漏极端子T1、源极端子T2、栅极端子T3、常开型场效应晶体管1、常闭型场效应晶体管2、以及N个（其中，N是自然数）二极管3。 
在漏极端子T1上施加电源电压V1、在源极端子T2上施加低于电源电压V1的电源电压V2（例如接地电压）。在栅极端子T3上选择性地施加“L”电平的电压V3和“H”电平的电压V4（>V3）的其中一个电压。 
常开型场效应晶体管1的漏极与漏极端子T1连接，其栅极与源极端子T2连接。晶体管1例如由GaN形成，具有负的阈值电压VTH1。晶体管1在栅极-源极间电压低于VTH1时成为非导通，在栅极-源极间电压高于VTH1时导通。 
常闭型场效应晶体管2的漏极与晶体管1的源极连接，其源极与源极端子T2连接，其栅极与栅极端子T3连接。晶体管2是例如由Si形成的N沟道MOS晶体管，具有正的阈值电压VTH2。晶体管2在栅极-源极间电压低于VTH2时成为非导通，在栅极-源极间电压高于VTH2时导通。 
在栅极端子T3上施加的“L”电平的电压V3和在源极端子T2上施加的电源电压V2之差（V3-V2）被设定为低于晶体管2的阈值电压VTH2的电压。因此，当“L”电平的电压V3被施加到栅极端子T3时，晶体管2成为非导通。 
此外，在栅极端子T3上施加的“H”电平的电压V4和在源极端子T2上施加的电源电压V2之差（V4-V2）被设定为高于晶体管2的阈值电压VTH2的电压。因此，当“H”电平的电压V4被施加到栅极端子T3时，晶体管2导通。另外，对晶体管1、2分别反并联地连接二极管。 
N个二极管3按照正向偏压方向串联连接在晶体管2的漏极和源极之间。若将各个二极管3的阈值电压设为VTH3，则N个二极管3的阈值电压之和（N×VTH3）被设定为晶体管2的耐压以下的规定的电压Vc。因此，如果晶体管2的漏极-源极间电压Vds超过规定的电压Vc，则N个二极管3都导通。因此，晶体管2的漏极-源极间电压Vds被维持在晶体管2的耐压以下的规定的电压Vc以下，防止晶体管2被破坏。 
下面，说明该复合型半导体装置的动作。假设在漏极端子T1上施加电源电压V1，在源极端子T2上施加电源电压V2。在栅极端子T3上施加了“H”电平的电压V4时，晶体管2导通。因此，晶体管1的栅极-漏极电压大致成为0V，变得高于负的阈值电压VTH1，晶体管1导通。因此，晶体管1、2都导通，漏极端子T1以及源极端子T2之间导通。 
图2是表示在图1的栅极端子T3的电压从“H”电平的电压V4被切换 到“L”电平的电压V3的情况下晶体管2的漏极-源极间电压Vds的时序图。在时刻t0中，如果栅极端子T3的电压从“H”电平的电压V4被切换到“L”电平的电压V3，则在仅延迟规定时间后晶体管2成为非导通（时刻t1）。 
在晶体管2成为非导通的瞬间，晶体管1还在导通，晶体管1中流过电流。因此，晶体管1的漏极-源极间电压Vds急剧上升。如果晶体管2的漏极-源极间电压Vds达到规定的电压Vc，则N个二极管3导通，成为Vds=Vc（时刻t2）。 
由于被设定为-Vc<VTH1，因此从成为-Vds<VTH1起仅延迟规定时间后晶体管1成为非导通（时刻t3）。因此，晶体管1、2都成为非导通，漏极端子T1以及源极端子T2之间成为非导通。晶体管2的漏极-源极间电压Vds成为以晶体管1、2的电阻值将端子T1、T2之间的电压（V1-V2）分压后的电压Vd。这样，复合型半导体装置作为常闭型的开关元件来动作。 
图3是表示实施方式1的比较例的电路图，是与图1对比的图。图3的复合型半导体装置与图1的复合型半导体装置的区别在于，N个二极管3被置换成齐纳二极管4。齐纳二极管4的阴极以及阳极分别与晶体管2的漏极以及源极连接。齐纳二极管4的齐纳电压被设定为上述规定的电压Vc。 
因此，认为图3的复合型半导体装置与图1的复合型半导体装置同样地动作。但是，齐纳二极管4的响应速度比二极管3的响应速度相当慢。因此，即使晶体管2的漏极-源极间电压Vds急剧上升而超过规定的电压Vc，齐纳二极管4也不导通，晶体管2可能被破坏。 
图4是表示在图3的栅极端子T3的电压从“H”电平的电压V4被切换到“L”电平的电压V3的情况下晶体管2的漏极-源极间电压Vds的时序图，是与图2对比的图。在时刻t0中，如果栅极端子T3的电压从“H”电平的电压V4被切换到“L”电平的电压V3，则在仅延迟规定时间后晶体管2成为非导通（时刻t1）。 
在晶体管2成为非导通的瞬间，晶体管1还在导通，晶体管1中流过电流。因此，晶体管1的漏极-源极间电压Vds急剧上升。即使晶体管2的漏极-源极间电压Vds达到规定的电压Vc，齐纳二极管4也尚不动作，晶体管2的漏极-源极间电压Vds将超过规定的电压Vc（时刻t2）。 
由于被设定为-Vc<VTH1，因此从成为-Vds<VTH1起仅延迟规定时间后晶体管1成为非导通（时刻t3）。因此，晶体管1、2都成为非导通，漏极端 子T1以及源极端子T2之间成为非导通。然后，齐纳二极管4动作（时刻t4），晶体管2的漏极-源极间电压Vds成为以晶体管1、2的电阻值将端子T1、T2之间的电压（V1-V2）分压后的电压Vd。 
因此，在图3的复合型半导体装置中，由于齐纳二极管4的响应速度慢，因而晶体管2的漏极-源极间电压Vds将超过规定的电压Vc，晶体管2可能被破坏。相对于此，在本申请发明中，由于二极管3的响应速度快，因此晶体管2的漏极-源极间电压Vds被限制在规定的电压Vc以下，晶体管2不会被破坏。 
另外，如图5所示，优选将晶体管2的漏极-源极间电压Vds开始上升起直到N个二极管3导通为止的时间（t2-t1）设定为晶体管2的漏极-源极间电压Vds开始上升起直到晶体管1成为非导通为止的时间（t3-t1）的二分之一以下。这例如可以通过调整规定的电压Vc、即N个二极管3的阈值电压之和（N×VTH3）来实现。若这样设定则能够可靠地防止因晶体管2的漏极-源极间电压Vds超过晶体管2的耐压而导致晶体管2被破坏的情况。 
[实施方式2] 
如图6所示，本申请的实施方式2的复合型半导体装置包括漏极端子T11、源极端子T12、栅极端子T13、常开型场效应晶体管11、常闭型场效应晶体管12、N个（其中，N是自然数，例如是4）二极管13、以及电阻元件14、15。 
在漏极端子T11上施加电源电压V11（150V），在源极端子T12上施加接地电压V12（0V）。在栅极端子T13上选择性地施加“L”电平的电压V13（0V）和“H”电平的电压V14（10V）的其中一个电压。 
常开型场效应晶体管11的漏极与电阻元件（负载电阻）14的一个电极连接，电阻元件14的另一个电极与漏极端子T11连接。电阻元件14的电阻值为141Ω。晶体管11的栅极经由电阻元件（栅极电阻）15与源极端子T12连接。电阻元件15的电阻值为10Ω。晶体管11具有负的阈值电压VTH11（-3V）。晶体管11在栅极-源极间电压低于VTH11时成为非导通，在栅极-源极间电压高于VTH11时导通。 
常闭型场效应晶体管12的源极与源极端子T12连接，其漏极与晶体管11的源极连接，其栅极与栅极端子T13连接。晶体管12具有正的阈值电压VTH12（+2V）。晶体管12在栅极-源极间电压低于VTH12时成为非导通， 在栅极-源极间电压高于VTH12时导通。因此，在“L”电平的电压V13被施加到栅极端子T13时，晶体管12成为非导通。此外，在“H”电平的电压V14被施加到栅极端子T13时，晶体管12导通。另外，晶体管12内置有寄生二极管。在图6中，寄生二极管作为在晶体管12的源极和漏极之间连接的二极管12a来显示。 
N个二极管13按照正向偏压方向串联连接在晶体管12的漏极和源极之间。若将各个二极管13的阈值电压设为VTH13，则N个二极管13的阈值电压之和（N×VTH13=4.1V）被设定为晶体管12的耐压以下的规定的电压Vc1。因此，如果晶体管12的漏极-源极间电压Vds超过规定的电压Vc1，则N个二极管13都导通。因此，晶体管12的漏极-源极间电压Vds被维持在晶体管12的耐压以下的规定的电压Vc1以下，防止晶体管12被破坏。 
这里，若将晶体管12的耐压设为Va，则为了防止晶体管12的破坏，必须是N≤Va/VTH13。此外，期望是Va/VTH13≤2N。这是因为晶体管12的耐压和导通电阻值处于折中（trade off）关系，因此若将晶体管12的耐压增大到必要以上，则会关系到复合型半导体装置的特性降低。 
下面，说明该复合型半导体装置的动作。假设在漏极端子T11上施加电源电压V11，在源极端子T12上施加接地电压V12。在栅极端子T13上施加了“H”电平的电压V14时，晶体管12导通。因此，晶体管11的栅极-漏极电压大致成为0V，变得高于负的阈值电压VTH11，晶体管11导通。因此，晶体管11、12都导通，从漏极端子T11经由电阻元件14以及晶体管11、12到源极端子T12中流过电流。 
接着，如果栅极端子T13的电压从“H”电平的电压V14被切换到“L”电平的电压V13，则在仅延迟规定时间后晶体管12成为非导通。在晶体管12成为非导通的瞬间，晶体管11还在导通，晶体管11中流过电流。因此，晶体管12的漏极-源极间电压Vds急剧上升。如果晶体管12的漏极-源极间电压Vds达到规定的电压Vc1，则N个二极管13导通，成为Vds=Vc1。 
由于被设定为-Vc1<VTH11，因此从成为-Vds<VTH11起仅延迟规定时间后晶体管11成为非导通。因此，晶体管11、12都成为非导通，漏极端子T11以及源极端子T12之间成为非导通。晶体管12的漏极-源极间电压Vds成为以电阻元件14以及晶体管11、12的电阻值将端子T11、T12之间的电压（V11-V12）分压后的电压Vd。这样，复合型半导体装置作为常闭型的开关元件来动作。 
下面，更详细地说明晶体管11、12以及二极管13。在本实施方式2中，作为常开型场效应晶体管11，使用了异质结场效应GaN晶体管。晶体管11形成在图7所示那样的半导体芯片20的表面。半导体芯片20包括半导体衬底21、在其表面上依次层叠的缓冲层22和沟道层23以及阻隔层24、在阻隔层24的表面上形成的栅极电极25和源极电极26以及漏极电极27。栅极电极25被设置在源极电极26和漏极电极27之间。 
半导体衬底21是结晶硅（Si）衬底。缓冲层22由AlGaN形成。沟道层23由GaN形成。阻隔层24由Al0.25Ga0.75N形成。在沟道层23和阻隔层24的异质结面的沟道层23侧上，形成基于二维电子气的沟道。栅极电极25包括在阻隔层24的表面依次层叠的WN层以及W层。通过栅极电极25和阻隔层24形成了肖特基结。即，跨越栅极电极25以及阻隔层24形成了肖特基垒二极管。 
源极电极26以及漏极电极27分别包括在阻隔层24的表面依次层叠的Hf层、Al层、Hf层以及Au层。通过源极电极26以及漏极电极27分别与阻隔层24形成了电阻结。当栅极电极25和源极电极26之间的电压高于负的阈值电压VTH11时，在漏极电极27和源极电极26之间流过电流。当栅极电极25和源极电极26之间的电压低于负的阈值电压VTH11时，在漏极电极27和源极电极26之间不会流电流。 
此外，作为常闭型场效应晶体管12，使用了由Si形成的N沟道型的MOS场效应晶体管。 
此外，对二极管13要求的性能是在阳极和阴极之间的电压超过了阈值电压VTH13时快速导通。进而，二极管13需要是低成本。因此，在本实施方式2中使用了肖特基垒二极管作为二极管13。 
由于肖特基垒二极管是单极型整流元件，因此恢复电荷少，开关时的损耗减少。此外，由于肖特基垒二极管的动作时间短，因此即使在开关快的情况下也能够可靠地抑制漏电流，并且能够抑制中间电压（晶体管12的漏电压）的上升。 
此外，肖特基垒二极管构成材料的能带隙比一般常用的Si的能带隙越大，则二极管13的串联零件数N可以越少，能够确保dI/dV越大。这是因为如果使用能带隙宽的半导体，则半导体和电极的功函数的差进一步增大，开始流 过电流的正向电压会进一步增大。 
此外，通过连接常闭型的场效应晶体管的源极和栅极，还能使其作为二极管即单极型整流元件发挥作用。这时，场效应晶体管也可以是低耐压元件，若使用几十V程度以上的耐压常闭型的GaNFET，则能够实现低损耗或者高速的开关。此外，由于能够以同样构造或者同样工序来制作常开型的GaNFET和单极型整流元件，因此还能实现集成。 
图8（a）是表示利用通常的材料形成的肖特基垒二极管的V-I特性的图，图8（b）是表示利用宽带隙半导体材料形成的肖特基垒二极管的V-I特性的图。在图8（a）中示出将串联连接的二极管的数目N在1~6的范围内改变的情况下的V-I特性，在图8（b）中示出将串联连接的二极管13的数目N在1~4的范围内改变的情况下的V-I特性。 
根据图8（a）、（b）可知，为了使其在某一电压Von下导通，如果使用由通常的材料形成的二极管，则需要串联连接6个二极管，相对地，如果使用由宽带隙材料形成的二极管13，则只要串联连接4个二极管13就足够。 
此外，若将对由通常的材料形成的6个二极管的串联连接体施加了规定的电压V1（V1>Von）时流过的电流设为I1，将对由宽带隙材料形成的4个二极管13的串联连接体施加了规定的电压V1时流过的电流设为I2，则成为I2>I1。因此，由宽带隙材料形成的二极管13具有流过比由通常的材料形成的二极管更大的电流的优点。此外，能够减少二极管的个数，并且能够实现低成本化。 
作为能带隙大的材料，例如有AlxGa1-xN（0≤x≤1）、SiC、金刚石、ZnO、AlxGa1-xAs（0≤x≤1）、InxGa1-xP（0≤x≤1）等材料。此外，AlxInyGa1-x-yN（0≤x≤1、0≤y≤1、0≤x+y≤1）通过调整组成，能够使其能带隙大于Si。另外，不限于上述，只要是能带隙大于Si的材料，则可以使用任何材料。 
能带隙材料如果是与晶体管11相同的材料则更理想。例如，如果晶体管11的材料为GaN，则二极管13的材料也优选为GaN。此外，如果晶体管11的材料为AlGaN/GaN异质材料，则二极管13的材料也优选为AlGaN/GaN异质材料。如果能够以相同的材料来形成晶体管11和二极管13，则可实现晶体管11和二极管13的原材料和衬底、制造装置的共享，关系到材料费和制造费的减少。 
在本实施方式2中，由于使用了异质结场效应GaN晶体管作为晶体管11， 因此作为二极管13，优先使用具有凹槽构造的GaN肖特基垒二极管（以下，称为凹槽GaN肖特基垒二极管）。 
图9是表示这样的二极管13的结构的截面图。在图9中，二极管13形成在半导体芯片30的表面上。半导体芯片30包括半导体衬底31、在其表面上依次层叠的缓冲层32和沟道层33以及阻隔层34、在半导体芯片30的表面上相互隔离设置的阴极电极35以及阳极电极36。 
半导体衬底31是结晶硅（Si）衬底。缓冲层32由AlGaN形成。沟道层33由GaN形成。阻隔层34由Al0.25Ga0.75N形成。在沟道层33和阻隔层34的异质结面的沟道层33侧上，形成基于二维电子气的沟道。阴极电极35包括在阻隔层34的表面依次层叠的Hf层、Al层、Hf层以及Au层。通过阴极电极35和阻隔层34形成了电阻结。 
阳极电极36形成于在半导体芯片30的表面中的规定区域以规定的深度形成的凹槽部（凹部）37内。这里，简单说明阳极电极36的形成方法。在半导体衬底31的表面上形成了缓冲层32、沟道层33以及阻隔层34之后，如图10所示，在规定的区域中，在从阻隔层34的表面至沟道层33的途中向下挖规定的深度从而形成凹槽部37。接着，形成WN层以便覆盖凹槽部37的底面以及侧面，在WN层之上层叠W层。阳极电极36包括层叠的WN层以及W层。通过阳极电极36和阻隔层34以及沟道层33形成了肖特基结。即，跨越阳极电极36和阻隔层34而形成了肖特基垒二极管。此外，由于阳极电极36和沟道层33接触，因此在阻隔层34和沟道层33的界面上形成的二维电子气和阳极电极36之间的电阻值减小，二极管13的导通电阻值减小。 
此外，图11是表示搭载了晶体管11和二极管13的半导体芯片40的结构的截面图。在图11中，半导体芯片40包括半导体衬底41、在其表面上依次层叠的缓冲层42和沟道层43以及阻隔层44。半导体衬底41、缓冲层42、沟道层43、以及阻隔层44的各自的材料如在图7以及图9中说明的那样。 
半导体芯片40的表面通过沟45被分割为晶体管区域和二极管区域。形成沟45以便将在阻隔层44和沟道层43的界面上形成的二维电子气分为两个，并且不将半导体衬底41进行二分割。如图11所示，如果使沟45的底部到达半导体衬底41，则能够减少晶体管11和二极管13之间的漏电流，因此更理想。 
在图11中的左侧的晶体管区域中，在阻隔层44的表面上相互分离地设置了晶体管11的栅极电极46、源极电极47、以及漏极电极48。栅极电极46被设置在源极电极47和漏极电极48之间，栅极电极46、源极电极47、以及漏极电极48的各自的材料如在图7中说明的那样。 
在图11中的右侧的二极管区域中，在半导体芯片40的表面上相互分离地设置了二极管13的阴极电极49和阳极电极50。阴极电极49形成在阻隔层44的表面上。阳极电极50被设置在从阻隔层44的表面至沟道层43的途中向下挖的凹槽部51中。阴极电极49和阳极电极50的各自的材料如在图9中说明的那样。 
这样，通过在相同的半导体芯片40上混合搭载晶体管11和二极管13，从而伴随衬底面积的有效利用和制造工序的减少等，能够减少材料费和制造费。此外，伴随布线距离的缩短，还关系到电阻减小和阻抗的减小。 
在图11中示出了一个晶体管11和一个二极管13，但可以将一个晶体管11和4个二极管13搭载到相同的半导体芯片40是不言而喻的。 
图12是表示在半导体芯片40的表面上搭载的两个二极管13的截面图。在图12中，为了简化附图，省略了晶体管11以及剩余的两个二极管13的图示。半导体芯片40的表面被分割为分别用于形成多个二极管13的多个二极管区域。相邻的两个二极管区域通过沟52被分割。沟52的底部达到半导体衬底41内。能够到达阻隔层44和沟道层43的界面之下的沟道（二维电子气）43a通过沟52被割断。 
在图12中的左侧的二极管区域中，在半导体芯片40的表面上相互分离地左右设置了第1二极管13的阳极电极50和阴极电极49。在图12中的右侧的二极管区域中，在半导体芯片40的表面上相互分离地左右设置了第2二极管13的阳极电极50和阴极电极49。 
形成绝缘膜53以便覆盖第1二极管13的阴极电极49在沟52侧的端部和第2二极管13的阳极电极50在沟52侧的端部之间的区域。在第1二极管13的阴极电极49和绝缘膜53和第2二极管13的阳极电极50之上形成金属布线54。金属布线54可以采用与阴极电极49相同的材料形成，也可以采用与阳极电极50相同的材料形成，也可以采用其他金属材料形成。由此，两个二极管13串联连接。将4个二极管13串联连接的情况也同样。 
另外，如图13所示，也可以不设置沟52以及绝缘膜53，而是在从第1二极管13的阴极电极49至第2二极管13的阳极电极50为止形成金属布线54，从而串联连接两个二极管13。 
此外，如图14所示，也可以进一步省略金属布线54，将两个二极管13靠近配置，从第1二极管13的阴极电极49的端部架在凹槽部51上形成第2二极管13的阳极电极50。由此，第1二极管13的阴极电极49和第2二极管13的阳极电极50串联连接。 
此外，也可以从半导体芯片40去除晶体管11，在半导体芯片40上仅搭载N个二极管13。 
此外，在图7~图14的例子中由Al0.25Ga0.75N形成了晶体管11以及二极管13的阻隔层，但不限于此，也可以由AlGaN、GaN、InGaN或者AlGaInN形成阻隔层。此外，也可以层叠AlGaN层以及AlN层而形成多层构造的阻隔层。 
此外，由GaN形成了晶体管11以及二极管13的沟道层，但不限于此，也可以由AlGaN、GaN、InGaN或者AlGaInN形成沟道层。此外，也可以层叠GaN层以及AlGaN层而形成多层构造的沟道层。 
此外，由Hf/Al/Hf/Au（Hf层、Al层、Hf层、以及Au层的层叠体）形成了晶体管11的源极电极和漏极电极、二极管13的阴极电极，但也可以由Ti/Al、Ti/Au、Ni/Au等其他电极材料来形成是不言而喻的。 
此外，由WN/W（WN层以及W层的层叠体）形成了晶体管1的栅极电极、二极管3的阳极电极，但也可以由Ni/Au、Ti/Au、Ti/Al、Pd/Au、Pt/Au、WSix等的其他电极材料来形成是不言而喻的。 
图15是表示实施方式2的比较例的电路图，是与图6对比的图。图15的复合型半导体装置与图6的复合型半导体装置的区别在于N个二极管13被置换为齐纳二极管60。齐纳二极管60的阴极以及阳极分别与晶体管12的漏极以及源极连接。齐纳二极管60的齐纳电压被设定为上述规定的电压Vc1。 
图16是比较图6的复合型半导体装置的动作和图15的复合型半导体装置的动作的时序图。作为二极管13，使用了凹槽GaN肖特基垒二极管。测定了在各个复合型半导体装置中施加150V作为电源电压V11，并且将栅极端子T13的电压从“H”电平的电压V14=10V切换到“L”电平的电压V13=0V的情况下的晶体管12的漏极-源极间电压Vds。 
根据图16可知，在使用了凹槽GaN肖特基垒二极管的复合型半导体装置中，与使用了齐纳二极管的复合型半导体装置相比，Vds的峰值电压被抑 制为较小。此外，从Vds上升开始直到达到稳定状态为止的时间（以下，称为动作时间）显著缩短。 
此外，对漏极端子T11施加100V、200V作为电源电压V11，并进行了与150V同样的测定。图17中示出电源电压V11和Vds的峰值之间的关系，图18中示出电源电压V11和动作时间的关系。根据这些图17以及图18可知，在使用了凹槽GaN肖特基垒二极管的复合型半导体装置中，与使用了齐纳二极管的复合型半导体装置相比，Vds峰值、动作时间都被抑制。这表示凹槽GaN肖特基垒二极管的响应速度比齐纳二极管的响应速度快。 
因此，在使用了凹槽GaN肖特基垒二极管的复合型半导体装置中，能够防止因晶体管12的漏极-源极间电压Vds急剧上升而导致晶体管12被破坏，并且，能够可靠地防止因长时间在晶体管12的漏极-源极间施加高电压而导致晶体管12被破坏。 
应认为本次公开的实施方式在所有方面都是例示而非用于限制。本发明的范围通过权利要求书示出而并非上述的说明，期望包含与权利要求书同等含义以及范围内的所有变更。 
标号说明 
T1,T11漏极端子、T2,T12源极端子、T3,T13栅极端子、1,11常开型场效应晶体管、2,12常闭型场效应晶体管、3,12a,13二极管、4,60齐纳二极管、20,30,40半导体芯片、21,31,41半导体衬底、22,32,42缓冲层、23,33,43沟道层、43a 沟道、24,34,44阻隔层、25,46栅极电极、26,47源极电极、27,48漏极电极、35,49阴极电极、36,50阳极电极、37,51凹槽部、45,52沟、53绝缘膜、54金属布线。 

Claims (12)

1.一种复合型半导体装置，包括：
第1端子，接受第1电压；
第2端子，接受低于所述第1电压的第2电压；
第3端子，被选择性地提供第3电压和高于该第3电压的第4电压中的一个电压；
常开型的第1场效应晶体管，其漏极与所述第1端子连接，其栅极与所述第2端子连接，并且该第1场效应晶体管具有负的阈值电压；
常闭型的第2场效应晶体管，其漏极与所述第1场效应晶体管的源极连接，其源极与所述第2端子连接，其栅极与所述第3端子连接，在对所述第3端子提供了所述第3电压时成为非导通，在对所述第3端子提供了所述第4电压时导通；以及
N个单极型整流元件，正向串联连接在所述第2场效应晶体管的漏极以及源极之间，当所述第2场效应晶体管的漏极以及源极之间的电压超过了所述第2场效应晶体管的耐压以下的预先设定的电压时导通，其中，N是自然数，
所述预先设定的电压大于所述负的阈值电压的绝对值，
所述第3端子的电压从所述第4电压变化为所述第3电压的情况下，所述第2场效应晶体管成为非导通，所述第2场效应晶体管的漏极以及源极之间的电压上升而达到所述预先设定的电压，在所述N个单极型整流元件导通后所述第1场效应晶体管成为非导通。
2.如权利要求1所述的复合型半导体装置，其中，
在所述第3端子的电压从所述第4电压变化为所述第3电压的情况下，从所述第2场效应晶体管的漏极以及源极之间的电压开始上升起直到所述N个单极型整流元件导通为止的时间被设定为，从所述第2场效应晶体管的漏极以及源极之间的电压开始上升起直到所述第1场效应晶体管成为非导通为止的时间的二分之一以下。
3.如权利要求1所述的复合型半导体装置，其中，
所述N个单极型整流元件分别是肖特基二极管。
4.如权利要求3所述的复合型半导体装置，其中，
所述N个单极型整流元件分别利用能带隙大于Si的材料而形成。
5.如权利要求4所述的复合型半导体装置，其中，
所述材料是AlxGa1-xN、SiC、金刚石、AlxGa1-xAs、InxGa1-xP、或者AlxInyGa1-x-yN，其中，0≤x≤1、0≤y≤1、0≤x+y≤1。
6.如权利要求3所述的复合型半导体装置，包括：
第1半导体芯片，包含在第1半导体衬底上依次层叠的第1以及第2氮化物系列半导体层，
所述N个肖特基二极管分别形成在所述第1半导体芯片的表面的N个区域中，
在各个区域上，对应的肖特基二极管的阳极电极以及阴极电极相互分离设置，
在各个区域上，形成了贯通所述第2氮化物系列半导体层而到达所述第1氮化物系列半导体层的凹槽部，
所述阳极电极在所述凹槽部中形成，
所述阴极电极在所述第2氮化物系列半导体层的表面上形成。
7.如权利要求6所述的复合型半导体装置，包括：
第2半导体芯片，包含在第2半导体衬底上依次层叠的第3以及第4氮化物系列半导体层，
所述第1场效应晶体管在所述第2半导体芯片的表面上形成，
所述第1场效应晶体管的栅极电极、源极电极以及漏极电极在所述第4氮化物系列半导体层的表面上形成，
栅极电极被设置在源极电极以及漏极电极之间。
8.如权利要求7所述的复合型半导体装置，其中，
所述第3氮化物系列半导体层由GaN形成，所述第4氮化物系列半导体层由AlxGa1-xN形成，其中，0<x≤1。
9.如权利要求3所述的复合型半导体装置，包括：
半导体芯片，包含在半导体衬底上依次层叠的第1以及第2氮化物系列半导体层，
所述N个肖特基二极管分别形成在所述半导体芯片的表面的N个第1区域中，
所述第1场效应晶体管在所述半导体芯片的表面的第2区域上形成，
在各个第1区域上，对应的肖特基二极管的阳极电极以及阴极电极相互分离设置，
在各个第1区域上，形成了贯通所述第2氮化物系列半导体层而到达所述第1氮化物系列半导体层的凹槽部，
所述阳极电极在所述凹槽部中形成，
所述阴极电极在所述第2氮化物系列半导体层的表面上形成，
在所述第2区域的所述第2氮化物系列半导体层的表面上形成所述第1场效应晶体管的栅极电极、源极电极以及漏极电极，
栅极电极被设置在源极电极以及漏极电极之间。
10.如权利要求9所述的复合型半导体装置，其中，
所述第1氮化物系列半导体层由GaN形成，所述第2氮化物系列半导体层由AlxGa1-xN形成，其中，0<x≤1。
11.如权利要求1所述的复合型半导体装置，还包括：
第1电阻元件，在所述第1场效应晶体管的栅极和所述第2端子之间插入。
12.如权利要求1所述的复合型半导体装置，还包括：
第2电阻元件，在所述第1端子和所述第1场效应晶体管的漏极之间插入。
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