CN107887448A - 半导体器件 - Google Patents

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electrode
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semiconductor devices
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三浦喜直
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Abstract

本发明涉及半导体器件。所述半导体器件包括：形成在衬底上的沟道层，形成在沟道层上的阻挡层以及栅电极。第二栅电极部经由栅绝缘膜形成在栅电极上。通过以此方式提供由栅电极，栅绝缘膜以及第二栅电极构造的MIM部，变得能使施加至MISFET的第二栅电极的表观阈值电压高于施加至栅电极的原始阈值电压，以形成栅电极之下的沟道。

Description

半导体器件
相关申请的交叉引用
将于2016年9月30日提交的日本专利申请No.2016-194299的公开内容，包括说明书，附图和摘要，通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件，且特别涉及能顺利地应用在采用氮化物半导体的场效应晶体管中的半导体器件。
背景技术
采用氮化物半导体的场效应晶体管在高频下操作且具有高耐压-低导通电阻特性。因此，采用氮化物半导体的场效应晶体管在高速开关操作性能方面是优良的且预期将场效应晶体管应用于电力电子系统中的开关电源，反相器等。
例如，日本未审专利申请公布No.2011-188178(日本专利No.4968487)中例如公开了一种常闭型GaNFET。而其公开了因为其栅源结构不是现有硅MOSFET中采用的隔离结构而作为常闭型GaNFET的特征，所以当过度的栅驱动电压施加至GaNFET时，大的电流在栅和源之间流动。因此，其公开了由电压控制电路以及漏和栅之间耦合的二极管构造的串联电路，由此在驱动晶体管的同时抑制施加至宽带隙半导体开关的栅过电压且不牺牲开关特性和导通电阻。
发明内容
采用氮化物半导体的场效应晶体管利用二维电子气，其产生在沟道层(例如由GaN制成)以及阻挡层(例如由AlGaN制成)之间的异质界面处，具有为氮化物半导体特有的正极化电荷。由于二维电子气的应用，能降低源和栅之间以及栅和漏之间的存取电阻。此外，移除部分沟道层(例如由GaN制成)以形成凹陷部且MIS栅结构形成在凹陷部中，且由此能实现常闭操作。变得能通过采用这种氮化物半导体的MIS(金属绝缘体半导体)型场效应晶体管，利用现有的硅半导体实现类似于MIS型场效应晶体管的操作。
本发明的发明人等致力于利用氮化物半导体的场效应晶体管且采用MIS型结构的研究和研发，且检验通过这种采用氮化物半导体的场效应晶体管获得的阈值。虽然阈值取决于MIS结构的界面特性增大或减小，但是能获得从约0V至约1V范围的低值。为了使这种阈值接近等效于例如从利用现有的硅半导体的MIS型场效应晶体管获得的阈值，需要改进利用氮化物半导体的场效应晶体管的结构。
本发明解决的其他主题以及本发明的新颖特征将从说明书和附图的说明中变得显而易见。
以下将简要说明本申请中公开的实施例中的一个代表性实施例的概要。
根据本申请中公开的一个实施例的半导体器件包括形成在衬底上的第一氮化物半导体层，形成在第一氮化物半导体层上的第二氮化物半导体层以及形成在第一氮化物半导体层或第二氮化物半导体层上的第一栅电极部。随后，第二栅电极部经由绝缘膜设置在第一栅电极部上。
根据本申请中公开且将在下文说明的各个代表性实施例中表示的半导体器件，能改进半导体器件的特性。
附图说明
图1是说明根据第一实施例的半导体器件的构造的一个示例的截面图。
图2是说明根据第一实施例的半导体器件的构造的一个示例的平面图。
图3是说明根据第一实施例的半导体器件的制造过程的一个示例的截面图。
图4是说明根据第一实施例的半导体器件的制造过程的一个示例的平面图。
图5是说明根据第一实施例的半导体器件的制造过程的一个示例的截面图。
图6是说明根据第一实施例的半导体器件的制造过程的一个示例的平面图。
图7是说明根据第一实施例的半导体器件的制造过程的一个示例的截面图。
图8是说明根据第一实施例的半导体器件的制造过程的一个示例的平面图。
图9是说明根据第一实施例的半导体器件的制造过程的一个示例的截面图。
图10是说明根据第一实施例的半导体器件的制造过程的一个示例的截面图。
图11是说明根据第一实施例的半导体器件的制造过程的一个示例的平面图。
图12是说明根据第一实施例的半导体器件的制造过程的一个示例的截面图。
图13是说明根据第一实施例的半导体器件的制造过程的一个示例的平面图。
图14是说明根据第一实施例的半导体器件的制造过程的一个示例的截面图。
图15是说明根据本发明第一实施例的半导体器件的第一应用例的构造的一个示例的截面图。
图16是说明根据本发明第一实施例的半导体器件的第一应用例的构造的一个示例的平面图。
图17是说明根据第一实施例的半导体器件的第一应用例的制造过程的一个示例的平面图。
图18是说明根据第一实施例的半导体器件的第一应用例的制造过程的一个示例的平面图。
图19是说明根据第一实施例的半导体器件的第二应用例的构造的一个示例的截面图。
图20是说明根据第二实施例的半导体器件的构造的一个示例的平面图。
图21是说明根据第二实施例的半导体器件的构造的一个示例的截面图。
图22是说明根据第二实施例的半导体器件的构造的一个示例的截面图。
图23是说明根据第二实施例的半导体器件的构造的一个示例的平面图。
图24是说明根据第二实施例的半导体器件的构造的一个示例的平面图。
图25是说明根据第三实施例的半导体器件的构造的一个示例的平面图。
图26是说明根据第三实施例的半导体器件的构造的一个示例的截面图。
图27是说明根据第三实施例的半导体器件的构造的一个示例的截面图。
图28是说明根据第三实施例的半导体器件的制造过程的一个示例的平面图。
图29是说明根据第三实施例的半导体器件的制造过程的一个示例的平面图。
图30是说明根据第三实施例的半导体器件的制造过程的一个示例的平面图。
图31是说明根据第四实施例的半导体器件的构造的一个示例的平面图。
图32是说明根据第四实施例的半导体器件的构造的一个示例的截面图。
图33是说明根据第四实施例的半导体器件的构造的一个示例的截面图。
图34A是说明根据第四实施例的半导体器件的构造的一个示例的电路图。
图34B是说明等效于图34A中所示的电路的电路的一个示例的电路图。
具体实施方式
虽然在以下实施例中，当出于方便考虑需要分割时，将说明分成多个部分或实施例，但是它们并不是彼此无关，而是彼此相关，以致一个是另一个的替换示例，应用例，细节解释，补充解释等等的部分或全部，除非另外特别明确指出。此外，在以下实施例中，在涉及组成元素等的数目(包括单元的数目，数值，数量/量，范围等)的情况下，不限于特定数目且可至少为和/或不大于特定数目，除非另外特别明确说明且除非原理上明确限于特定数目。
而且，在以下实施例中，其组成元素(也包括操作步骤等)不是必不可少的，除非另外特别明确说明且除非原理上明显必要。同样地，在以下实施例中，当涉及组成元素等的形状，它们中的位置关系等时，应当包括基本上近似或类似于上述形状等的情况，除非另外特别明确说明且除非原理上明显认为它们不是近似或类似于上述形状等。这同样适用于组成元素等的上述数目(包括单元数目，数值，数量/量，范围等等)。
在下文中，将详细说明本发明的优选实施例。顺便提及，在用于实施例的说明的所有附图中，相同或相关符号指定具有相同功能的构件且将省略其赘述。此外，在存在多个类似构件(部分)的情况下，存在单独或特定部分通过将指定构件或部分的通用符号加上标记而表示的情况。此外，在实施例的以下说明中，原则上将不再重复相同或相似部分的说明，除非另外特别要求。
此外，在用于实施例的说明的附图中，为了容易读懂附图，存在即使截面图也能以省略影线的状态示出的情况。此外，为了容易读懂附图，还存在即使平面图也能以影线的状态示出的情况。
此外，在截面图和平面图中，各个部分的尺寸不对应于实际器件的尺寸，且为了方便理解附图，存在特定部分以相对放大的状态示出的情况。此外，同样在对应于一个平面图示出一个截面图的情况下，为了方便理解附图，存在特定部分以相对放大的状态示出的情况。
(第一实施例)
下文将参考附图详细说明根据本发明第一实施例的半导体器件。
[结构说明]
图1是说明根据第一实施例的半导体器件的构造的一个示例的截面图。图2是说明根据第一实施例的半导体器件的构造的一个示例的平面图。图1例如对应于图2中的A-A截面部分。根据图1等中所示的第一实施例的半导体器件(半导体元件)是采用氮化物半导体的MIS型场效应晶体管(FET)。能采用根据第一实施例的半导体器件作为高电子迁移率晶体管(HEMT)型功率晶体管。根据第一实施例的半导体器件是所谓的凹陷栅型半导体器件。
如图1中所示，在根据第一实施例的半导体器件中，成核层NUC和缓冲层BU形成在衬底S上。
例如暴露(111)表面且由硅(Si)制成的类型的半导体衬底用作衬底S。除了由硅制成的上述衬底之外，由SiC，蓝宝石等制成的衬底也可用作衬底S。此外，也可采用由GaN制成的衬底。在采用GaN衬底的情况下，可省略成核层NUC的提供。
成核层NUC由氮化物半导体层构造。例如，氮化铝(AlN)层可用作成核层NUC。缓冲层BU由通过将形成深能级的杂质加入氮化物半导体中制备的一个或多个氮化物半导体层构造。对于通过多个氮化物半导体层构造的超晶格组成体(也称为超晶格层)来说，例如，通过重复层叠氮化镓(GaN)层和氮化铝(AlN)层的层叠膜(AlN/GaN膜)制备的超晶格组成体可用作缓冲层BU。通过在超晶格组成体上进一步层叠非掺杂AlGaN层(i-AlGaN层)制备的层叠体也可用作缓冲层BU。氮化镓(GaN)层，铝氮化镓(AlGaN)层，氮化铝(AlN)层或其层叠膜可用作缓冲层BU。
顺便提及，通常，衬底S上的氮化物半导体层(III-V族化合物半导体层)都由III族元素面生长形成。
沟道底层UC，沟道层CH以及阻挡层BA顺序形成在缓冲层BU上。
沟道底层UC由氮化物半导体层构造。沟道底层UC在电子亲和势(半导体导带边缘能级和真空能级之间的差)方面基本等同于下层缓冲层BU(UC≠BU)。但是，沟道底层UC的电子亲和势可大于缓冲层BU的(UC>BU)。沟道底层UC例如由非掺杂AlGAN层构造。
沟道层CH由氮化物半导体层构造且也称为电子跃迁层。沟道层CH在电子亲和势方面几乎等于或大于缓冲层BU和沟道底层UC(CH≥BU,CH≥UC)。沟道层CH例如由GaN层构造。InGaN层可用作沟道层CH。
阻挡层BA由氮化物半导体层构造且电子亲和势小于沟道层CH(BA<CH)。阻挡层BA例如由AlGaN层构造。除AlGaN层之外，InAlN层，AlInGaN层等可用作阻挡层BA。
绝缘膜IF1形成在阻挡层BA上。顺便提及，另一氮化物半导体层(盖层)可提供在绝缘膜IF1和阻挡层BA之间。盖层的电子亲和势大于阻挡层BA。
此外，根据第一实施例的MISFET包括经由栅绝缘膜GI1形成在沟道层CH上的栅电极GE1以及经由栅绝缘膜GI2形成在栅电极GE1上的栅电极GE2。随后MISFET进一步包括在栅电极GE1(GE2)两侧上分别形成在阻挡层BA上的源线SL和漏线DL。
源线SL和漏线DL例如各由下层金属膜和金属膜的层叠膜构造。
MISFET形成在通过元件隔离区ISO隔离的有源区(AC)中(参见图2和图4)。此外，栅电极GE1形成在穿过阻挡层BA并经由栅绝缘膜GI1到达沟道层CH的中部的沟槽(也称为凹陷)T。
二维电子气(2DEG)产生在沟道层CH和阻挡层BA之间的界面附近的沟道层CH一侧上。此外，在其中正电压(第一阈值电压)已经施加至栅电极GE1的情况下，沟道形成在栅绝缘膜GI1和沟道层CH之间的界面附近。
上述二维电子气(2DEG)通过以下机制形成。构造沟道层CH以及阻挡层BA的氮化物半导体层(这里，氮化镓基半导体层)的电子亲和势彼此不同。阻挡层BA由电子亲和势小于构造沟道层CH的氮化物半导体的氮化物半导体构造。因此，阱型电势产生在这些半导体层的键合表面上。电子存储在阱型电势中且因此二维电子气(2DEG)产生在沟道层CH和阻挡层BA之间的界面附近。
随后，产生在沟道层CH和阻挡层BA之间界面附近的二维电子气(2DEG)由其中形成栅电极GE1的沟槽T分隔。因此，在根据第一实施例的半导体器件中，能在正电压(第一阈值电压)未施加至栅电极GE1的状态下保持关闭状态，且在正电压(第一阈值电压)施加至栅电极GE1的状态下保持开启状态。能以此方式执行常闭操作。
随后将说明根据第一实施例的半导体器件的平面布局(参见图2)。
如图2中所示，漏线DL的平面形状是具有Y轴方向的长边的矩形。多个线形的漏线DL以恒定间隔排列在X轴方向上。此外，源线SL的平面形状是在Y轴方向上具有长边的另一矩形。多个线形源线SL以恒定间隔排列在X轴方向上。随后，多个源线SL中的每一个以及多个漏线DL中的每一个都在X轴方向上交替排列。
作为漏线DL与漏区的耦合部的一个接触孔C1设置在漏线DL下。接触孔C1的平面形状例如是在Y轴方向上具有长边的又一矩形。作为源线SL与源区的耦合部的另一接触孔C1设置在源线SL下。接触孔C1的平面形状是在Y轴方向上具有长边的另一矩形。
随后，栅电极GE1设置在漏线DL下的漏区以及源线SL下的源区之间。栅电极GE1具有在Y轴方向上具有长边的另一矩形。两个(一对)栅电极GE1设置在一个源区(源线SL下的接触孔C1部分)的两侧上。每两个栅电极GE1以此方式对应于多个源区的每一个重复设置。
多个漏线DL通过漏总线DBL耦合在一起。设置漏总线DBL以便在漏线DL的一端侧(图2中下侧上)上的X轴方向上延伸。换言之，设置多个漏线D1以便在Y轴方向上从X轴方向延伸的漏总线DBL突出。这种形状在某些情况下被称为梳状形状。
此外，漏总线DBL与未示出的漏焊盘(也称为终端区)耦合。
多个源线SL通过源总线SBL耦合在一起。源总线SBL设置在源线SL的另一端侧(图2中的上侧)上，以便在X轴方向上延伸。换言之，设置多个源线SL以便在Y轴方向上从X轴方向上延伸的源总线SBL突出。这种形状在某些情况下被称为梳状形状。
多个栅电极GE1通过栅总线GBL1耦合在一起。栅总线GBL1设置在栅电极GE1的一端侧(图2中的上侧)上，以便在X轴方向上延伸。换言之，设置多个栅电极GE1以便在Y轴方向上从X轴方向上延伸的栅总线GBL1突出。顺便提及，存在其中多个栅电极GE1以及栅总线GBL1共称为栅电极GE1的情况。
此外，多个栅电极GE2通过栅总线GBL2耦合在一起。栅总线GBL2设置在栅电极GE2的一端侧(图2中的上侧)上，以便在X轴方向上延伸。换言之，设置多个栅电极GE2以便在Y轴方向上从X轴方向上延伸的栅总线GBL2突出。顺便提及，存在其中多个栅电极GE2以及栅总线GBL2共称为栅电极GE2的情况。
随后，栅总线GBL2例如与设置在栅总线GBL2的X轴方向上的一侧(例如图2中的左侧上且参见图20)上的栅焊盘(GP)耦合。栅总线GBL1未与栅焊盘(GP)耦合。即，驱动电压经由栅焊盘(GP)施加至栅总线GBL2和栅电极GE2。另一方面，栅总线GBL1和栅电极GE1通过栅绝缘膜GI2与栅总线GBL2和栅电极GE2电分离。栅总线GBL1和栅电极GE1处于浮置状态。
多个栅电极GE1和栅总线GBL1的整个形状在平面图中与多个栅电极GE2和栅总线GBL2相同或相似。能通过设置多个栅电极GE1和栅总线GBL1构造MIM部(MIM)以便以此方式经由栅绝缘膜GI2面对多个栅电极GE2和栅总线GBL2。顺便提及，不需要栅电极GE1(即多个栅电极GE1和栅总线GBL1)和栅电极GE2(即多个栅电极GE2和栅总线GBL2)在形状上彼此相同并彼此完全重叠。例如，栅电极GE2(即多个栅电极GE2和栅总线GBL2)可形成得略小于或大于栅电极GE1(即多个栅电极GE1和栅总线GBL1)。能以此方式通过至少部分彼此重叠栅电极GE2(即多个栅电极GE2和栅总线GBL2)以及栅电极GE1(即多个栅电极GE1和栅总线GBL1)构造MIM部。但是，重叠的部分越大，MIM部MIM的电容增大得越多，将在下文描述的分压效果改善得越多。
顺便提及，可将栅电极GE1和GE2成形为以便朝向漏线DL一侧突出。栅电极GE1和GE2的漏线DL一侧端部上的电场集中通过以此方式朝向漏线DL一侧突出栅电极GE1和GE2而被弛豫(场电极效应)。
这里，上述源线SL，漏线DL以及栅电极GE1(GE2)主要设置在由元件隔离区ISO围绕的有源区AC(图2中的虚线区域)中。有源区AC的平面形状是在X轴方向具有长边的矩形。另一方面，漏总线DBL，漏焊盘(未示出)，栅总线GBL1和GBL2，栅焊盘(未示出，参见图20)，源总线SBL以及源焊盘(未示出)设置在元件隔离区ISO上。栅总线GBL1(GBL2)设置在有源区AC和源总线SBL之间。
上述有源区AC，各种布线漏总线DBL，源总线SBL以及栅总线GBL1和GBL2以及各种焊盘(漏焊盘，栅焊盘以及源焊盘)设置在芯片区中。芯片区由设置在晶圆(衬底)上的多个矩形区域构造。各个半导体芯片通过对芯片区之间的划片区进行划片而被从晶圆上切下来。此外，上述源焊盘，漏焊盘以及栅焊盘分别经由键合线与外部端子耦合。
这里，在第一实施例中，栅电极GE2经由栅绝缘膜GI2形成在栅电极GE1上。即，提供由栅电极GE1，栅绝缘膜GI2以及栅电极GE2构造的MIM(金属绝缘体半导体)部。由此，MIM部(电容器部)与布线且在施加了驱动电压的栅焊盘和栅电极GE1之间串联耦合。
通过提供这种MIM部，变得能施加第二驱动电压(第二阈值电压)，其施加至分成MIM部(电容器部)和栅电容器(由栅电极GE1，栅绝缘膜GI1以及沟道层CH构造的电容器)的栅电极GE2。即，能降低施加至MISFET的栅电极GE1的栅电压(第一驱动电压或第一阈值电压)。换言之，变得能使施加至MISFET的栅电极GE2的表观栅电压(第二驱动电压或第二阈值电压)高于施加至栅电极GE1的原始栅电压(第一驱动电压或第一阈值电压)，以便在栅电极GE1下形成沟道。
特别地，在采用氮化物半导体的常规MISFET中，存在栅绝缘膜的膜厚越厚，在栅绝缘膜和氮化物半导体之间界面处产生的正固定电荷的影响下，阈值电压变得越低的趋势。难以在低阈值电压下控制MISFET的开启/关闭。当减薄栅绝缘膜以便提高阈值电压时，栅驱动电压降低且MISFET的操作裕度降低。随后例如，变得难以将类似于采用硅半导体的MISFET的驱动器应用于采用氮化物半导体的常规MISFET。
另一方面，在第一实施例中，变得能通过提供由栅电极GE1，栅绝缘膜GI2以及栅电极GE2构造的MIM部而提高表观栅电压(第二驱动电压或第二阈值电压)，且例如将类似于采用硅半导体的MISFET的驱动器应用于采用氮化物半导体的MISFET变成可能。例如，能通过采用用于采用硅半导体的MISFET的驱动器来驱动栅电极GE2。
如将在下文将说明的“第一示例”一栏中所述，根据第一实施例的半导体器件，变得能将表观电压(第二驱动电压或第二阈值电压)提高为原始栅电压(第一驱动电压或第一阈值电压)的两倍，三倍或以上。由此，变得能将栅驱动电压的范围提高为原始范围的两倍，三倍或以上。此外，因为从驱动器侧观察时栅电容变得小于原始电容的1/2至1/3，因此变得能降低开关时间。此外，通过采用包括栅绝缘膜的结构稳定芯片的整体特性且栅泄露电流足够小。
而且，在第一实施例中，因为构造MIM部以便并入半导体元件，因此变得与耦合外部附接的电容器的情况相比有助于降低半导体器件的尺寸。此外，能保持稳定的操作特性。
[制造方法说明]
以下将参考图3至图14说明根据第一实施例的制造半导体器件的方法且半导体器件的构造将更清晰。图3至图14是说明根据第一实施例的半导体器件的制造过程的一个示例的截面图和平面图。
如图3中所示，成核层NUC，缓冲层BU，沟道底层UC，沟道层CH以及阻挡层BA顺序形成在衬底S上。
例如，由p型硅(Si)制成且暴露(111)表面的半导体衬底用作衬底S，且例如氮化铝(AlN)层通过采用金属有机化学气相沉积(MOCVD)方法等异质外延生长在衬底S上作为成核层NUC，以便具有约200nm的膜厚。
顺便提及，除了上述硅衬底之外，由SiC，蓝宝石等制成的衬底可用作衬底S。此外，也可采用由GaN制成的衬底。在其中采用GaN制成的衬底的情况下，可省略成核层NUC的提供。此外，通常，成核层NUC以及在成核层NUC的形成之后顺序形成的氮化物半导体层(III-V族化合物半导体层)都通过III族元素面生长(即，在这种情况下，镓面生长或铝面生长)形成。
随后，其中重复层叠氮化镓(GaN)层以及氮化铝(AlN)层的层叠膜(AlN/GaN膜)的超晶格组成体形成在成核层NUC上作为缓冲层BU。例如，通过采用金属有机化学气相沉积方法等交替异质外延生长具有约20nm的膜厚的氮化镓(GaN)层以及具有约5nm的膜厚的氮化铝(AlN)层。例如，形成四十层的层叠膜。
随后，AlGaN层可形成在超晶格组成体上作为缓冲层BU的一部分。在这种情况下，例如，AlGaN层利用金属有机化学气相沉积方法等异质外延生长在超晶格组成体上。这时，在不执行故意杂质掺杂的情况下生长AlGaN层。AlGaN层的膜厚例如约为1000nm。在其中Al组分例如表达为AlXGa1-XN的情况下，X大于0且小于0.15。
随后，沟道底层UC形成在缓冲层BU上。例如，另一AlGaN层利用金属有机化学气相沉积方法等异质外延生长在缓冲层BU上作为沟道底层UC。这时，在不执行故意杂质掺杂的情况下生长AlGaN层。其膜厚例如约为200nm。在Al组分例如表达为AlYGa1-YN的情况下，Y大于0且小于0.15。
随后，沟道层CH形成在沟道底层UC上。例如，GaN层通过采用金属有机化学气相沉积方法等异质外延生长在沟道底层UC上。这时，在没有执行故意杂质掺杂的情况下生长GaN层。沟道层CH的膜厚例如约为500nm。
随后，例如，另一AlGaN层通过采用金属有机化学气相沉积方法等异质外延生长在沟道层CH上作为阻挡层BA。这时，在不执行故意杂质掺杂的情况下生长AlGaN层。其膜厚例如约为20nm。在其中Al组分例如表述为AlZGa1-ZN的情况下，Z大于X和Y且小于0.4(X<Z<0.4,Y<Z<0.4)。顺便提及，n型杂质(例如Si等)可掺杂进阻挡层BA。
以此方式形成沟道底层UC，沟道层CH以及阻挡层BA的层叠体。在层叠体中，二维电子气(2DEG)产生在沟道层CH和阻挡层BA之间的界面附近。
随后，另一氮化物半导体层(盖层)可形成在阻挡层BA上。例如，氮化镓层(GaN层)通过采用金属有机化学气相沉积方法等异质外延生长在阻挡层BA上。这时，在不执行故意杂质掺杂的情况下生长GaN层。盖层的膜厚例如约为2nm。顺便提及，n型杂质(例如Si等)可掺杂进盖层。
随后，氮化硅膜通过采用PECVD(等离子体增强化学气相沉积)方法等沉积在阻挡层BA上作为绝缘膜IF1，以便具有例如约为100nm的膜厚。
随后，用于在元件隔离区中形成开口的光刻胶膜(未示出)通过光刻过程形成在绝缘膜IF1上。随后，通过采用光刻胶膜作为掩模，通过将硼离子注入层叠体而形成元件隔离区ISO。改变层叠体的晶体状态且通过将诸如硼(B)，氮(N)等的离子种类注入层叠体而使层叠体电阻更高。
例如，硼离子以约5x1014(5E14)cm-2的密度经由绝缘膜IF1注入沟道底层UC，沟道层CH以及阻挡层BA的层叠体。注入能量例如约为120keV。顺便提及，调节硼离子的注入条件以便注入深度，即元件隔离区ISO的底部位于低于沟道底层UC的底部的位置且位于高于缓冲层BU的底部的位置。以此方式形成元件隔离区ISO。由元件隔离区ISO围绕的区域作为有源区AC。由元件隔离区ISO围绕的有源区AC如图4中所示例如几乎为矩形。随后，通过等离子体剥离过程等去除上述光刻胶膜。
随后，如图5和图6中所示，形成沟槽T且栅绝缘膜(绝缘膜)GI1形成在沟槽T上。首先，通过采用光刻技术以及蚀刻技术图案化绝缘膜IF1。例如，在沟槽T形成区中具有开口的光刻胶膜(未示出)形成在绝缘膜IF1上。随后，通过采用光刻胶膜(未示出)作为掩模蚀刻绝缘膜IF1。在其中氮化硅膜已经用作绝缘膜IF1的情况下，执行采用例如诸如SF6的氟气的干法蚀刻。随后，通过等离子体剥离过程等去除光刻胶膜(未示出)。这种膜形成过程被称为图案化。
随后，通过采用绝缘膜IF1作为掩模干法蚀刻阻挡层BA以及沟道层CH，且因此形成穿过阻挡层BA并到达沟道层CH的中部的沟槽T。例如诸如BCl3的氯气用作蚀刻气体。随后，对沟槽T的表面执行酸处理(例如盐酸处理)。
随后，例如，氧化铝膜通过采用ALD(原子层沉积)方法等沉积在包括了沟槽T内部的绝缘膜IF1上作为栅绝缘膜GI1，以便具有约20nm的膜厚。顺便提及，可图案化栅绝缘膜GI1以便仅在将在下文说明的栅电极GE1下的所需区域中保留。例如诸如BCl3的氯化氢气体可用于干法蚀刻。
随后，如图7以及图8中所示，栅电极GE1以及栅总线GBL1形成在栅绝缘膜GI1上。例如，TiN(氮化钛)膜通过采用溅射方法等沉积在栅绝缘膜GI1上作为导电膜，以便具有约100nm的膜厚。随后，在其中将通过采用光刻技术形成栅电极等的区域中形成光刻胶膜(未示出)，通过采用光刻胶膜(未示出)作为掩模蚀刻TiN膜且由此形成栅电极GE1以及栅总线GBL1。执行例如采用氯化氢气体的干法蚀刻。随后，通过等离子体剥离过程等移除上述光刻胶膜。
随后，如图9中所示，例如，氧化铝膜利用ALD方法等沉积在绝缘膜IF1上以及栅电极GE1(即多个栅电极和栅总线GBL1)上作为栅绝缘膜GI2，以便具有约30nm的膜厚。栅绝缘膜GI2作为MIM部MIM的电容绝缘膜。顺便提及，可图案化栅绝缘膜GI2以便仅在栅电极GE1(即多个栅电极GE1以及栅总线GBL1)上的所需区域中保留。
随后，如图10和图11中所示，栅电极GE2以及栅总线GBL2形成在栅绝缘膜GI2上。这时，也形成与栅总线GBL2耦合的栅焊盘。栅焊盘是与栅总线GBL2耦合的宽的部分。例如，TiN(氮化钛)膜通过采用溅射方法等沉积在栅绝缘膜GI2上作为导电膜，以便具有约100nm的膜厚。Al/TiN的层叠膜可用于替代TiN膜。随后，在其中将通过采用光刻技术形成栅电极GE2等的区域中形成光刻胶膜(未示出)，通过采用光刻胶膜(未示出)作为掩模蚀刻TiN膜，且由此形成栅电极GE2，栅总线GBL2以及栅焊盘。例如执行采用氯化氢气体的干法蚀刻。随后，通过等离子体剥离过程等移除上述光刻胶膜。
顺便提及，栅绝缘膜GI1，栅电极GE1(即多个栅电极GE1和栅总线GBL1)，栅绝缘膜GI2以及栅电极GE2(即多个栅电极GE2和栅总线GBL2)的相应组成材料可顺序形成且由上述元素构造的层叠膜可全部一次被处理(蚀刻)。图11中的灰色区域(点线区域)是栅电极GE1与栅电极GE2的重叠部分以及栅总线GBL1与栅总线GBL2的重叠部分。
随后，如图12中所示，例如，氧化硅膜通过采用PECVD方法等沉积在栅绝缘膜GI2上以及栅电极GE2上作为层间绝缘膜IL1，以便具有约2000nm的厚度。所谓的TEOS膜可用作氧化硅膜。TEOS膜是采用TEOS(四乙基原硅酸盐)作为原料的CVD膜。
随后，如图12和图13中所示，接触孔C1通过采用光刻技术以及蚀刻技术形成在层间绝缘膜IL1等中。例如，执行采用氟气的干法蚀刻。接触孔C1在栅电极GE1(GE2)两侧上分别形成在阻挡层BA上。
随后，如图14中所示，形成源线(源布线)SL和漏线(漏布线)DL。这时，也形成源总线SBL以及耦合至其的源焊盘，以及漏总线DBL以及耦合至其的漏焊盘。源焊盘是将与源总线SBL耦合的宽的部分且漏焊盘是将与漏总线DBL耦合的宽的部分。
例如，Ti(钛)膜例如通过采用溅射方法等形成在接触孔C1以及层间绝缘膜IL1上作为下层金属膜。Ti膜例如具有约50nm的膜厚。随后，AlCu(Al和Cu的合金)膜通过采用溅射方法等形成在下层金属膜上作为金属膜。AlCu膜例如具有约1000nm的膜厚。随后，Ti膜和AlCu膜的层叠膜通过采用光刻技术和蚀刻技术保留在接触孔C1中和周围。由此能形成由下层金属膜和金属膜的层叠膜构造的源线SL和漏线DL。
随后，保护膜(未示出)形成在层间绝缘膜IL1上以及源线SL和漏线DL上。例如，氮氧化硅(SiON)膜通过采用CVD方法等沉积在层间绝缘膜IL1上作为保护膜。随后，通过采用光刻技术以及蚀刻技术移除部分保护膜等。具体地，分别地，开口分别提供在源焊盘上的保护膜等以及漏焊盘上的保护膜等中。每个开口作为源焊盘区(或漏焊盘区)。此外，开口提供在将与栅线GL耦合的栅焊盘上的保护膜等中。开口作为栅焊盘区。各个源焊盘区，漏焊盘区以及栅焊盘区以此方式构造各个焊盘的一部分(暴露区)。能将电压(信号)经由各个开口(各个焊盘区)施加至各个源线SL，漏线DL以及栅线GL。
能通过执行上述过程形成根据第一实施例的半导体器件。顺便提及，上述过程是一个示例且根据第一实施例的半导体器件可通过除上述过程之外的过程形成。
(第一应用例)
虽然在上述第一实施例(图1和图11)中，栅电极GE1(多个栅电极GE1和栅总线GBL1)以及栅电极GE2(多个栅电极GE2和栅总线GBL2)在平面图中的形状彼此相似，但是可省略栅总线GBL1的提供。
[结构说明]
图15是说明根据第一实施例的半导体器件的第一应用例1的构造的一个示例的截面图。图16是说明根据第一实施例的半导体器件的第一应用例的构造的一个示例的平面图。因为除了栅电极GE2和栅总线GBL2之外的构造类似于第一实施例，因此省略其说明。即对应于图16中的A-A截面部分的截面构造(图15)类似于第一实施例的截面构造(图1)。
如图16中所示，多个栅电极GE2通过栅总线GBL2耦合在一起。设置栅总线GBL2以便在各个栅电极GE2的一端侧(图16中的上侧)上在X轴方向上延伸。换言之，设置多个栅电极GE2以便在Y轴方向上从X轴方向上延伸的栅总线GBL2突出。顺便提及，栅总线GBL2与栅焊盘区(GP)耦合，其例如提供在栅总线GBL2的X轴方向上的一侧(例如图2中的左侧上且参见图20)上。
此外，在第一应用例中，未提供将多个栅电极GE1耦合在一起的栅总线(GBL1)。因此，设置各具有在Y轴方向上的长边的多个矩形栅电极GE1。
随后，多个栅电极GE1以及多个栅电极GE2在平面图中的形状彼此相似。MIM部(MIM)可通过设置栅电极GE1加以构造，以便以此方式经由栅绝缘膜GI2面对栅电极GE2。图16中的灰色区域是栅电极GE1与栅电极GE2的重叠部分。
(第一示例)
图15和图16中所示的半导体器件的耐压例如约为600V。此外，在其中图15和图16中所示的半导体器件中的栅宽度约为200mm以及栅长度(沟道层的表面长度)约为1μm的情况下，栅电容在整个芯片上约为620pF。在通过栅电极GE1，栅绝缘膜GI2以及栅电极GE2构造的MIM部MIM中，栅长度方向上的长度约为2μm且其电容在整个芯片上约为410pF。
这里，例如，当10V的电压施加至栅电极GE2时，电压分开地施加至与栅电极GE2串联耦合的栅电容器(由栅电极GE1，栅绝缘膜GI1以及沟道层CH构造的电容器)以及MIM部MIM，且已经分开地施加至前者的电压变成约4V且已经分开地施加至后者的电压变成约6V。栅电容器对MIM部MIM的分压比几乎恒定而不取决于施加至栅电极GE2的电压幅值。因此，在上述示例中，证实获得第二栅电压(Vgs)提高约2.5倍的电特性。例如，当在MISFET中从Id-Vgs曲线获得的阈值电压约为1.2V(Id＝1mA)时，整个芯片的阈值电压增加至约为3.0V(Id＝1mA)。
随后，将上述半导体器件封入TO220封装体且评估其开关特性。直径约200μm的Al线被键合至各个栅焊盘区，源焊盘区以及漏焊盘区，以便与封装体的各个栅引脚，源引脚以及漏引脚耦合，且测量操作特性。半导体器件被应用于后转换器电路的高压侧且通过固定占空比进行开关，以便输出电压在电源电压约为400V且栅外部电阻约为10Ω的条件下变成约200V。对导通时的上升时间以及截止时的下降时间分别获得约11ns和8ns的周期的波形。随后，在将约1kW的负载耦合至上述电路的状态下持续开关半导体器件且测量导通电阻变化(动态Ron(导通电阻)测量)。虽然Ron在操作开始之后直接增大约10％，但是在后续开关波形和Ron中没有观测到显著变化。证实即使针对在上述半导体器件中的高电压和高电流持续开关，也能保持驱动状态。
此外，如图1和图11中所示的半导体器件，能根据栅总线GBL1和GBL2互相重叠的结构中布线的重叠部分的面积改变MIM部MIM的电容。能通过改变MIM部MIM的电容对栅电容的比率而控制栅的分压比。
[制造方法说明]
通过类似于根据第一实施例的半导体器件的制造过程的过程能形成第一应用例的半导体器件。即，第一应用例的半导体器件与根据第一实施例的半导体器件的不同之处仅在于多个栅电极GE1以及栅总线GBL1的一组的平面形状不同于根据第一实施例的半导体器件的栅电极GE1的平面形状。图17以及图18是说明根据第一实施例的半导体器件的第一应用例的制造过程的一个示例的平面图。
例如，如图17中所示，栅电极GE1形成在栅绝缘膜GI1上。例如，TiN(氮化钛)膜通过采用溅射方法等沉积在栅绝缘膜GI1上作为导电膜，以便具有约100nm的膜厚。随后，光刻胶膜(未示出)利用光刻技术形成在栅电极形成区中，通过利用光刻胶膜(未示出)作为掩模蚀刻TiN膜且由此形成栅电极GE1。例如，执行采用氯化氢气体的干法蚀刻。随后，通过等离子体剥离过程等移除上述光刻胶膜。
随后，类似于第一实施例的情况，在栅绝缘膜GI2已经形成在绝缘膜IF1上以及栅电极GE1上之后，栅电极GE2以及栅总线GBL2如图18中所示形成在栅绝缘膜GI2上。这时，也形成与栅总线GBL2耦合的栅焊盘。栅焊盘是将与栅总线GBL2耦合的宽的部分(相对大面积的图案)。例如，TiN(氮化钛)膜例如通过采用溅射方法等沉积在栅绝缘膜GI2上作为导电膜，以便具有约100nm的膜厚。随后，光刻胶膜(未示出)通过采用光刻技术形成在栅电极形成区中，通过采用光刻胶膜(未示出)作为掩模蚀刻TiN膜且由此形成栅电极GE2以及栅总线GBL2。例如，执行采用氯化氢气体的干法蚀刻。随后，通过等离子体剥离过程等移除上述光刻胶膜。
而且在第一应用例中，能通过提供由栅电极GE1，栅绝缘膜GI2以及栅电极GE2构造的MIM部MIM提高表观电压(第二驱动电压或第二阈值电压)。
(第二应用例)
虽然在上述第一实施例(图1和图11)中，MIM构造应用于所谓的二维电子气(2DEG)被沟槽T分隔的凹陷栅型MISFET，但是MIM构造也可应用于平台型MISFET。
[结构说明]
图19是说明根据第一实施例的半导体器件的第二应用例的构造的一个示例的截面图。图19中所示的第二应用例的半导体器件(半导体元件)是采用氮化物半导体的MISFET且还能采用第二应用例的半导体器件作为高电子迁移率晶体管(HEMT)型功率晶体管。第二应用例的半导体器件是所谓的平台型半导体器件。顺便提及，相同符号指定类似于第一实施例的部分且省略其说明。
如图19中所示，在第二应用例的半导体器件中，类似于第一实施例的情况，成核层NUC，缓冲层BU，沟道底层UC，沟道层CH以及阻挡层BA顺序形成在衬底S上。类似于第一实施例中的材料的材料可用作这些层的组成材料。此外，作为形成在阻挡层BA上的绝缘膜IF1的材料，可采用类似于第一实施例中的绝缘膜IF1的材料的材料。
随后，源线SL和漏线DL形成在阻挡层BA上。对于源线SL和漏线DL的组成材料来说，可采用类似于第一实施例中的源线SL和漏线DL的材料的材料。此外，平台部M形成在源线SL和漏线DL之间的阻挡层BA上。此外，栅电极GE1经由栅绝缘膜GI1形成在平台部上。
平台部M例如由其中非故意掺杂杂质的氮化物半导体层构造。平台部M可构造为低浓度n型或p型氮化物半导体层。除GaN层之外，InGaN层，AlGaN层，InAlN层，AlInGaN层等可作为平台部M。特别地，优选针对平台部M选择使平台部M的电子亲和势大于阻挡层BA的电子亲和势的材料或组分比。此外，还优选针对平台部M选择使平台部M的电子亲和势等于沟道底层UC的电子亲和势的材料或组分比，更优选地，选择使平台部M的电子亲和势大于沟道底层UC的电子亲和势的材料或组分比。能基于根据上述条件组合平台部M与上述层而提高常闭操作的特性。
即，能通过平台部M的组成材料具有的内部电作用仅消除存在于平台部M下的电子(二维电子气)。因此，在第二应用例的半导体器件中，能在其中正电压(第一阈值电压)未施加至栅电极GE1的状态下保持关闭状态，且能在其中正电压(第一阈值电压)施加至栅电极GE1的状态下保持开启状态。能以此方式执行常闭操作。
这里，也在第二应用例中，栅电极GE2经由栅绝缘膜GI2形成在栅电极GE1上。即，提供由栅电极GE1，栅绝缘膜GI2以及栅电极GE2构造的MIM部MIM。由此，MIM部(电容器部)与布线且在被施加驱动电压的栅焊盘和栅电极GE1之间串联耦合。
随后，变得能使施加至MISFET的栅电极GE2的表观阈值电压(第二驱动电压或第二阈值电压)高于施加至栅电极GE1的原始阈值电压(第一驱动电压或第一阈值电压)，以便类似于第一实施例的情况，通过提供这种MIM部MIM在栅电极GE1下形成沟道。
[制造方法说明]
能通过类似于第一实施例中的制造过程的过程形成第二应用例的半导体器件。即，在第二应用例的半导体器件中，提供形成平台部M的过程替代第一实施例中的沟槽形成过程。将参考图19说明制造第二应用例的半导体器件的方法。
首先，成核层NUC，缓冲层BA，沟道底层UC，沟道层CH，阻挡层BA以及绝缘膜IF1顺序形成在衬底S上，且由此类似于第一实施例的情况形成元件隔离区ISO。由元件隔离区ISO围绕的区域作为有源区(AC)。
随后，移除平台部M形成区中的绝缘膜IF1且由此形成开口。阻挡层BA从这个开口的底部暴露。平台部M形成在开口中。
例如，作为平台部M的半导体膜(绝缘型氮化物半导体层)形成在阻挡层BA上。例如，非掺杂氮化镓(i型GaN)层通过采用MOCVD方法等异质外延生长在例如由AlGaN制成的阻挡层BA上作为半导体膜。随后，图案化半导体膜(i型GaN膜)以形成平台部M。
随后，类似于第一实施例，栅绝缘膜GI1形成在平台部M上。例如，氧化铝膜通过采用ALD方法等沉积在例如绝缘膜IF1以及平台部M上作为栅绝缘膜GI1，以便具有约20nm的膜厚。随后，图案化栅绝缘膜GI1以便保留在平台部M上。
随后，栅电极GE1以及栅总线GBL1形成在栅绝缘膜GI1上。能形成类似于第一实施例的栅电极GE1以及栅总线GBL1。
随后，栅绝缘膜GI2形成在绝缘膜IF1上以及栅电极GE1(多个栅电极GE1以及栅总线GBL1)上且随后类似于第一实施例形成栅电极GE2以及栅总线GBL2。例如，栅电极GE1(多个栅电极GE1以及栅总线GBL1)以及栅电极GE2(多个栅电极GE2以及栅总线GBL2且同样适用于下述内容)具有梳状形状且形成为互相重叠(参见图8和图11)。
随后，类似于第一实施例形成层间绝缘膜IL1，源线SL以及漏线DL。而且，形成保护膜(未示出)且通过在所需区域中提供开口形成焊盘区id。
能通过上述过程形成第二应用例的半导体器件。顺便提及，上述过程仅为一个示例且第二应用例的半导体器件可通过除上述过程之外的过程形成。
如上所述，存在凹陷栅型MISFET以及平台型MISFET作为用于部分消除二维电子气的构造且能将第二应用例的MIM构造同时应用于凹陷栅型MISFET以及平台型MISFET。
顺便提及，在第二应用例中，栅电极GE1可形成为第一应用例中的形状(参见图17和图18)。
(第二实施例)
虽然MIM部形成在第一实施例的第一应用例中的有源区(参见图16和图18)中，但是MIM部可形成在元件隔离区中。
[结构说明]
图20是说明根据第二实施例的半导体器件的构造的一个示例的平面图。图21和图22各为说明根据第二实施例的半导体器件的构造的一个示例的截面图。图21例如对应于图20中的A-A截面部且图22例如对应于图20中的B-B截面部。根据第二实施例的半导体器件是凹陷栅型半导体器件。顺便提及，相同的符号指定类似于第一实施例的部分且省略其说明。
在第二实施例中，如图20中所示，MIM部(MIM)提供在栅总线GBL的X轴方向上的一侧上(图20中的左侧)的栅焊盘区GP(也称为栅引出部)附近。第二实施例与第一实施例的不同在此要点。
在图20中，根据第二实施例的半导体器件包括分别具备MIM部MIM的两个上部和下部晶体管单元(上部梳状部以及下部梳状部)。第一MIM部MIM由下电极LE1，绝缘膜IF2以及上电极UE构造。下电极LE1由与栅电极GE相同的层的膜构造。第二MIM部MIM由下电极LE2，绝缘膜IF2以及上电极UE构造。下电极LE2由与栅电极GE相同的层的膜构造。顺便提及，因为两个MIM部MIM在构造上彼此相似，因此这里将主要说明包括下电极LE1的MIM部MIM。
随后，在第二实施例中，栅绝缘膜(GI2)和栅电极(GE2)如图21中所示未形成在栅电极GE上。第二实施例也在这点上与第一实施例不同。
如图21中所示，在根据第二实施例的半导体器件中，成核层NUC，缓冲层BU，沟道底层UC，沟道层CH以及阻挡层BA类似于第一实施例的情况顺序形成在衬底S上。类似于第一实施例中采用的材料的材料可作为这些层的组成材料。此外，类似于第一实施例的材料的材料可用作阻挡层BA上形成的绝缘膜IF1的组成材料。
此外，根据第二实施例的MISFET包括经由栅绝缘膜GI形成在沟道层CH上的栅电极GE。随后MISFET还包括在栅电极GE的两侧上分别形成在阻挡层BA上的源线SL和漏线DL。此外，类似于第一实施例的材料的材料可用作栅绝缘膜GI，栅电极GE，源线SL以及漏线DL的组成材料。
MISFET形成在由元件隔离区ISO分隔的有源区(AC)中。此外，栅电极GE经由栅绝缘膜GI形成在穿过阻挡层BA且到达沟道层CH的中部的沟槽(也称为凹陷)T中。
这里，在第二实施例中，MIM部(MIM)提供在相邻于有源区AC设置的元件隔离区ISO上。如图21和图22中的左侧部分所示，MIM部MIM由下电极LE1，形成在下电极LE1上的绝缘膜IF2以及形成在绝缘膜IF2上的上电极UE构造。下电极LE1例如由与栅电极GE相同的层的膜构造。即，下电极LE1经由栅总线GBL与各个栅电极GE耦合(参见图20和图23)。顺便提及，栅绝缘膜GI以及绝缘膜IF1可保留在元件隔离区ISO和下电极LE1之间而未被移除。栅焊盘区GP提供在上电极UE上(参见图22)。下电极LE1，栅总线GBL以及栅电极GE未与栅焊盘区GP耦合。即，驱动电压经由栅焊盘区GP施加至上电极UE。另一方面，下电极LE1，栅总线GBL以及栅电极GE通过绝缘膜IF2与上电极UE电分离。下电极LE1，栅总线GBL以及栅电极GE处于浮置状态。
变得能使施加至上电极UE的表观阈值电压(第二驱动电压或第二阈值电压)高于施加至栅电极GE的原始阈值电压(第一驱动电压或第一阈值电压)，以便类似于第一实施例的情况，通过提供上述MIM部(下电极LE1，绝缘膜IF2以及上电极UE)而在栅电极GE下形成沟道。
[制造方法说明]
能通过类似于第一实施例中的制造过程的过程形成根据第二实施例的半导体器件。图23和图24各为说明根据第二实施例的半导体器件的制造过程的一个示例的平面图。
首先，类似于第一实施例的情况，成核层NUC，缓冲层BA，沟道底层US，沟道层CH，阻挡层BA以及绝缘膜IF1顺序形成在衬底S上(参见图21，图3和图4)。随后，类似于第一实施例形成沟槽T且栅绝缘膜GI形成在沟槽T上(图21)。
随后，类似于第一实施例形成栅电极GE等。这时，如图23中所示，下电极LE1经由栅总线GBL与栅电极GE耦合。以此方式图案化一个导电膜。
随后，绝缘膜IF2形成在栅电极GE，栅总线GBL以及下电极LE1上，随后另一导电膜形成在绝缘膜IF2上且通过图案化导电膜形成上电极UE(参见图24)。图24中的灰色区域(点线区)是下电极LE1与上电极UE以及下电极LE2与上电极UE的重叠部。
能以此方式形成各由下电极(LE1或LE2)，绝缘膜IF2以及上电极UE构造的两个MIM部(MIM)。由下电极LE1，绝缘膜IF2以及上电极UE构造的其中一个MIM部MIM耦合在图24中的上侧上所示的栅焊盘区GP和栅总线GBL之间，且由下电极LE2，绝缘膜IF2以及上电极UE构造的另一MIM部MIM耦合在图24中的下侧上所示的栅焊盘区GP(Al线W)和栅总线GBL之间。
随后，形成层间绝缘膜IL1，源线SL，漏线DL等。能类似于第一实施例形成上述部分。随后，形成保护膜(未示出)且移除形成在与栅总线GBL耦合的栅焊盘等上的绝缘膜(保护膜等)。通过移除绝缘膜形成的一部分作为栅焊盘区GP。随后，Al线(Al电极和焊盘电极)W键合进栅焊盘区GP(参见图20至图22)。
(第二示例)
图20至图22中所示的半导体器件的耐压例如约为600V。此外，在图20至图22中所示的半导体器件中，图20中的两个上部和下部晶体管单元(上部梳状部分以及下部梳状部分)中每一个的栅宽度的总延伸约为200mm且栅宽度约为1μm。图20中所示的一个MIM部MIM的面积由上电极UE与下电极LE1的重叠部分确定，且例如其长度约为500μm且其宽度约为200μm。
一个晶体管单元的栅电容约为310pF且与这个晶体管单元串联耦合的MIM部的电容约为210pF。设计半导体器件以便晶体管对MIM部MIM的分压比变为约2:3。当通过采用上述半导体器件测量Id-Vgs特性以及Cg-Vgs特性时，在各个特性中获得Vgs方向上放大约2.5倍的波形且确认实现了设计分压比(约2:3)。
顺便提及，第二实施例可应用于平台型半导体器件(参见图19)。即，可应用平台型半导体器件(省略图19中的半导体器件中的栅电极GE2和栅绝缘膜GI2的提供)以取代凹陷栅型半导体器件(图21)。
(第三实施例)
虽然在第二实施例中，通过与栅电极GE相同的层的膜构造MIM部MIM的下电极，但是二维电子气(2DEG)可用作MIM部MIM的下层电极。
[结构说明]
图25是说明根据第三半导体实施例的半导体器件的构造的一个示例的平面图。图26和图27各为说明根据第三实施例的半导体器件的构造的一个示例的截面图。图26例如对应于图25中的A-A截面部且图27例如对应于图25中的B-B截面部。根据第三实施例的半导体器件是凹陷栅型半导体器件。顺便提及，相同的符号指定类似于第一实施例的部分且省略其说明。
在第三实施例中，如图25中所示，各个MIM部MIM提供在栅总线GBL的X轴方向上的一侧上提供的栅焊盘区GP(也称为栅引出部)的附近。第三实施例在这点上与第二实施例相同。
随后，在第三实施例中，如图26中所示，栅绝缘膜GI2以及栅电极GE2未形成在栅电极GE上。第三实施例在这点上与第二实施例不同。
此外，在第三实施例中，如图25至图27中所示，各个MIM部MIM由其中作为各个下电极LE1和LE2的二维电子气(2DEG)的有源区ACL，形成在有源区ACL上的绝缘膜IF2以及形成在绝缘膜IF2上的上电极UE构造。第三实施例在这点不同于第二实施例。顺便提及，Al线(Al电极)W提供在上电极UE上设置的栅焊盘区GP中。即，驱动电压经由栅焊盘区GP施加至上电极UE。另一方面，各个下电极LE1和LE2与上电极UE电分离。下电极LE1和LE2分别处于浮置状态。此外，栅总线GBL以及栅电极GE与上电极UE电分离。栅总线GBL以及栅电极GE处于浮置状态。下电极LE1经由二维电子气(2DEG)与栅总线GBL和栅电极GE电耦合。这对于下电极LE2是相同的。
变得能使施加至上电极UE的表观阈值电压(第二驱动电压或第二阈值电压)高于施加至栅电极GE的原始阈值电压(第一驱动电压或第一阈值电压)，以便类似于第一实施例的情况，通过提供上述MIM部(下电极LE1(2DEG)，绝缘膜IF2和上电极UE)MIM在栅电极GE下形成沟道。
[制造方法说明]
能通过类似于第一实施例中的制造过程的过程形成根据第三实施例的半导体器件。图28至图30各为说明根据第三实施例的半导体器件的制造过程的一个示例的平面图。
首先，类似于第一和第二实施例的情况，成核层NUC，缓冲层BU，沟道底层UC，沟道层CH，阻挡层BA以及绝缘膜IF1顺序形成在衬底S上(图26)。这时，如图28中所示，形成有源区AC和ACL。有源区AC是其中将在后续形成栅电极GE，源线SL，漏线DL等的元件形成区。另一方面，有源区ACL是其中作为将在后续形成的MIM部MIM的电容绝缘膜以及上电极UE的绝缘膜IF2的区域。
随后，类似于第一和第二实施例，形成沟槽T且栅电极GE经由栅绝缘膜GI形成在沟槽T上(参见图29和图30)。而且，作为电容绝缘膜的绝缘膜IF2形成在有源区ACL上。顺便提及，栅绝缘膜GI或绝缘膜IF1可用作电容绝缘膜。
随后，导电膜形成在绝缘膜IF2上且被图案化，且由此形成上电极UE(图30)。图30中的灰色区域是下电极LE1与上电极UE以及下电极LE2与上电极UE的重叠部分。顺便提及，栅绝缘膜GI或绝缘膜IF1可用作电容绝缘膜且上电极UE可通过与栅电极GE相同的层中的膜形成。
以此方式，能形成各由各个下电极LE1和LE2(2DEG)，绝缘膜IF2以及上电极UE构造的两个MIM部MIM。
随后，形成层间绝缘膜IL1，源线SL，漏线DL等。能形成类似于第一实施例的这些部分。随后，形成保护膜(未示出)，移除设置在将与栅总线GBL耦合的上电极UE上的保护膜等且由此形成焊盘区(GP等)。随后，Al线(Al电极)W键合进焊盘区GP。
顺便提及，第三实施例可应用于平台型半导体器件(参见图19)。即可应用平台型半导体器件(省略图19中的半导体器件中的栅电极GE2和栅绝缘膜GI2的提供)替代凹陷栅型半导体器件(图26)。
(第三示例)
在图25至图27中所示的半导体器件中，图25中的两个上部和下部晶体管单元中每一个的栅宽度的总延伸约为200mm且栅宽度约为1μm。图25中的一个MIM部MIM的面积由上电极UE与下电极LE1的重叠部分确定，且例如其长度约为300μm且其宽度约为200μm。
一个晶体管单元的栅电容约为310pF且与这个晶体管单元串联耦合的MIM部的电容约为125pF。设计半导体器件以便晶体管对MIM部MIM的分压比变为约2:5。当通过采用上述半导体器件测量Id-Vgs特性以及Cg-Vgs特性时，在各个特性中获得Vgs方向上放大约3.5倍的波形且确认实现了设计分压比(2:5)。
(第四实施例)
虽然在第二实施例中，MIM部MIM形成在元件隔离区中，但是电阻器R可耦合在MIM部MIM的上电极UE和下电极LE之间。
[结构说明]
图31是说明根据第四实施例的半导体器件的构造的一个示例的平面图。图32和图33各为说明根据第四实施例的半导体器件的一个示例的截面图。图32例如对应于图31中的B-B截面部分且图33例如对应于图31中的A-A截面部分。根据第四实施例的半导体器件为JFET(结型栅场效应晶体管)型半导体器件。顺便提及，相同符号指定类似于第一实施例的部分且省略其说明。
如图33中所示，在根据第四实施例的半导体器件中，类似于第一实施例的情况，成核层NUC，缓冲层BU，沟道底层UC，沟道层CH以及阻挡层BA顺序形成在衬底S上。类似于第一实施例中采用的材料的材料可用作这些层的组成材料。
此外，根据第四实施例的JFET包括经由p型氮化物半导体层(平台型栅结层，例如p型GaN层JL)形成在阻挡层BA上的栅电极GE，以及在栅电极GE的两侧上分别形成在阻挡层BA上的源线SL以及漏线DL。这种半导体元件形成在由元件隔离区ISO分隔的有源区AC中。氮化物半导体层(栅结层)JL的电子亲和势等于或大于阻挡层BA的。此外，优选氮化物半导体层(栅结层)JL与栅电极GE肖特基接合。
随后，源线SL和漏线DL形成在阻挡层BA上。类似于第一实施例的材料的材料可用作源线SL和漏线DL的组成材料。此外，层间绝缘膜IL1形成在栅电极GE上。类似于第一实施例中采用的材料的材料可用作层间绝缘膜IL1的组成材料。
随后，如图31中所示，上述栅电极GE，源线SL以及漏线DL具有类似于第二实施例中的那些的平面形状。例如，如参考图23和图24所述，栅电极GE和栅总线GBL形成为梳状形状且栅总线GBL与下电极LE1耦合。此外，上电极UE经由绝缘膜IF2形成在下电极LE1上。
如图31和图32中所示，在第四实施例中，由多晶硅膜等构造的电阻器R1提供在下电极LE1和上电极UE之间。此外，也由多晶硅膜等构造的电阻器R2提供在下电极LE2和上电极UE之间。
虽然对下电极LE1与电阻器R1以及上电极UE与电阻器R1的耦合结构没有限制，但是能示例性形成图32中所示的结构作为耦合结构。如图32中所示，电阻器(多晶硅膜)R1形成在元件隔离区ISO上且电阻器R1的一端以及下电极LE1经由绝缘膜IF2中形成的接触孔耦合在一起。此外，电阻器R1的另一端以及上电极UE经由绝缘膜IF2和绝缘膜IF3中形成的接触孔耦合在一起。
在JFET型FET中，能抑制栅泄露电流且由此通过提供电阻器R1和R2且以此方式将电阻器R1和R2分别与MIM部(下电极LE1部以及下电极LE2部)并联耦合而避免栅电势变化。
[制造方法说明]
能通过类似于第一实施例中采用的制造过程的过程形成根据第四实施例的半导体器件。
首先，类似于第一实施例的情况，成核层NUC，缓冲层BU，沟道底层UC，沟道层CH以及阻挡层BA顺序形成在衬底S上且由此形成元件隔离区ISO(图33)。随后，多晶硅膜沉积在元件隔离区ISO上且被图案化，且由此形成电阻器R1(图32)。随后，电阻器R1由绝缘膜IF2覆盖且氮化物半导体层(平台型栅结层)JL进一步形成在阻挡层BA上。氮化物半导体层(平台型栅结层)JL例如通过沉积和图案化氮化物半导体层(平台型栅结层)JL的组成材料形成。随后，接触孔C2形成在电阻器R1上形成的绝缘膜IF2等中且随后栅电极GE的组成材料(例如TiN)沉积在氮化物半导体层(平台型栅结层)JL上，以便具有约100nm的厚度并被图案化。这时，图案化一个导电膜以便具有与栅总线GBL耦合的下电极LE1(参见图23)。
随后，绝缘膜IF3形成在栅电极GE，栅总线GBL以及下电极LE1上以及电阻器R1上。随后，接触孔C3形成在电阻器R1上形成的绝缘膜IF2和IF3中且随后另一导电膜形成在接触孔C3上且被图案化，且由此形成上电极UE(参见图32和图24)。
随后，类似于第一实施例中的情况形成层间绝缘膜IL1，源线SL，漏线DL等(图33)。
(第四示例)
图31至图33中所示的半导体器件的耐压例如约为600V。此外，在图31至图33中所示的半导体器件中，图31中的两个上部和下部晶体管单元(图31中的上部梳状部分以及下部梳状部分)中每一个的栅宽度的总延伸约为200mm且栅宽度约为1μm。与此单元串联耦合的MIM部MIM的电容约为210pF。设计该半导体器件以便晶体管对MIM部MIM的分压比变成约2:1。
在JFET型FET中，因为不包括如图33中所示的栅绝缘膜，因此当正偏压施加至栅时，少量的栅泄露电流会流动。图34A和图34B各为说明根据第四实施例的半导体器件的构造的一个示例的电路图。图34A是说明根据第四实施例的半导体器件的构造的一个示例的电路图且图34B是说明等效电路的一个示例的电路图。
认为当MIM部MIM与JFET型FET的栅串联耦合且保持栅导通状态时，栅泄露电流会流动且JFET的栅电势逐渐增大，且当经过足够时间时，施加至JFET的栅的电压接近0V。希望设计为使得电阻器Rex与MIM部MIM并联耦合且由此即使在栅泄露电流流动时，JFET的栅电阻器对电阻器Rex的分压比变得几乎等于晶体管对电容的MIM部MIM的分压比(约2:1)，以便确保栅电势的稳定性。这里，因为在JFET的导通电压Von＝约4V时流动的栅泄露电流约为1mA每晶体管单元(Rgs＝约4kΩ)，因此电阻器Rex的电阻设定为约2kΩ以便电阻器之间的分压比变成约2:1。
当通过采用MIM部MIM和电阻器提供在同一芯片上作为晶体管的半导体器件测量Id-Vgs特性以及Cg-Vgs特性时，在各个特性中获得在Vgs方向上放大约1.5倍的波形且因此确认实现了设计的分压比(约2：1)。
随后，上述半导体器件封入封装中且应用于后转换器电路的高压侧且在约400V的电源电压，约10Ω的栅外部电阻，约6V的栅电压(对应于JFET的约4V的栅电压)以及约100kHz的频率的条件下执行连续的开关操作。当在约200V的输出电压以及约1kW的输出功率的条件下测量效率(输入功率/输出功率)的时间相关变化时，虽然在操作开始后，效率立即从95％降至94％，但是后续的效率是稳定的，且因此证实上述半导体器件也能在长持续时间的连续操作下稳定工作。
优选电阻器(Rex)与MIM部MIM并联耦合且调节电阻器(Rex)的电阻以便施加至栅电阻器(Rgs)的分压对施加至JFET的电阻器(Rex)的分压的比率，即在其中电阻器R(Rex)与MIM部MIM并联耦合且FET处于导通态(其中栅泄露电流流动的状态)的状态下的JFET的栅电阻器对电阻器Rex的分压比变得几乎等于施加至FET的栅电容器(Cgs)的分压对施加至MIM部MIM的电容器(Cex)的分压的比率，即电容中的晶体管对MIM部MIM的分压比。
顺便提及，虽然在第四实施例中，借助示例说明了具备氮化物半导体层(例如由p型GaN制成的平台型栅结层JL)的JFET，但是第四实施例也可应用于具备肖特基栅的MESFET。
虽然已经基于优选实施例具体说明了本发明人等提出的本发明，但是毋容置疑的是本发明不限于上述实施例，且可在不脱离本发明主旨的范围内以各种方式进行变更和改进。
例如，第四实施例中说明的JFET可替代第一至第三实施例中说明的凹陷栅型以及平台型MISFET。此外，第一至第三实施例中说明的凹陷栅型以及平台型MISFET的任一个都可替代第四实施例中说明的JFET。
此外，毋容置疑的是上述相应实施例不限于相应示例中给定的数值，且这些数值可在不脱离本发明主旨的范围内以各种方式改变。
[附加说明1]
一种半导体器件，包括：
第一氮化物半导体层，其形成在包括第一有源区以及相邻于第一有源区设置的第一区的衬底的第一有源区中，
第二氮化物半导体层，其形成在第一氮化物半导体层上，
沟槽，其穿过第二氮化物半导体层并到达第一氮化物半导体层的中部，
第一栅电极部，其经由第一绝缘膜形成在沟槽中，
第一电极和第二电极，它们在第一栅电极部两侧上分别形成在第二氮化物半导体层上，
下层电极，其由第二有源区构造，
第二绝缘膜，其形成在下层电极上，以及
上层电极，其形成在第二绝缘膜上，其中
第二氮化物半导体层的电子亲和势小于第一氮化物半导体层的电子亲和势，
第一区包括由第二有源区构造的下层电极以及围绕下层电极的元件隔离区，
上层电极和下层电极包括在平面图中相互重叠的部分，以及
下层电极经由第二绝缘膜与上层电极分离。
[附加说明2]
在附加说明1中所述的半导体器件中，
驱动电压施加至上层电极，以及
下层电极处于浮置状态。
[附加说明3]
在附加说明1中所述的半导体器件中，
上层电极与焊盘电极耦合。
[附加说明4]
在附加说明1中所述的半导体器件中，
第一栅电极部包括在第一方向上延伸的第一布线部以及在与第一方向交叉的第二方向上从第一布线部延伸的第一栅部，以及
上层电极与第一布线部耦合。
[附加说明5]
一种半导体器件，包括：
第一氮化物半导体层，其形成在包括第一有源区以及相邻于第一有源区设置的第一区的衬底的第一有源区中，
第二氮化物半导体层，其形成在第一氮化物半导体层上，
平台部，其由形成在第二氮化物半导体层上的第三氮化物半导体层构造，
第一栅电极部，其形成在平台部上，
第一电极和第二电极，它们在第一栅电极部的两侧上分别形成在第二氮化物半导体层上，
下层电极，其由第二有源区构造，
电容绝缘膜，其形成在下层电极上，以及
上层电极，其形成在电容绝缘膜上，其中
第二氮化物半导体层的电子亲和势小于第一氮化物半导体层的电子亲和势，
平台部形成在第一电极和第二电极之间的第二氮化物半导体层上且第三氮化物半导体层是p型层，
第一区包括由第二有源区构造的下层电极以及围绕下层电极的元件隔离区，
上层电极和下层电极包括在第一区中在平面图中相互重叠的部分，以及
下层电极经由电容绝缘膜与上层电极分离。
[附加说明6]
在附加说明5中所述的半导体器件中，
驱动电压施加至上层电极，以及
下层电极处于浮置状态。
[附加说明7]
在附加说明5中所述的半导体器件中，
上层电极与焊盘电极耦合。
[附加说明8]
在附加说明5中所述的半导体器件中，
第一栅电极部包括在第一方向上延伸的第一布线部以及在与第一方向交叉的第二方向上从第一布线部延伸的第一栅部，以及
上层电极与第一布线部耦合。
[附加说明9]
一种半导体器件，包括：
第一氮化物半导体层，其形成在包括有源区以及相邻于有源区设置的元件隔离区的衬底的有源区中，
第二氮化物半导体层，其形成在第一氮化物半导体层上，
结部，其由形成在第二氮化物半导体层上的p型第三氮化物半导体层构造，
第一栅电极部，其形成在结部上，
第一电极和第二电极，它们在第一栅电极部的两侧上分别形成在第二氮化物半导体层上，
下层电极，其形成在元件隔离区中且与第一栅电极部耦合，
电容绝缘膜，其形成在下层电极上，以及
上层电极，其形成在电容绝缘膜上，其中
第二氮化物半导体层的电子亲和势小于第一氮化物半导体层的电子亲和势，
上层电极和下层电极包括在元件隔离区中，在平面图中相互重叠的部分，以及
下层电极经由电容绝缘膜与上层电极分离。
[附加说明10]
在附加说明9中所述的半导体器件中，
半导体器件包括耦合在上层电极和下层电极之间的电阻器。
[附加说明11]
一种制造半导体器件的方法，包括以下步骤：
(a)在衬底上形成第一氮化物半导体层，
(b)在第一氮化物半导体层上形成第二氮化物半导体层，
(c)在第一氮化物半导体层或第二氮化物半导体层上经由第一绝缘膜形成第一栅电极部，
(d)在第一栅电极部的两侧上在第二氮化物半导体层上形成第一电极和第二电极，
(e)在第一栅电极部上形成电容绝缘膜，以及
(f)在电容绝缘膜上形成第二栅电极部，其中
第二氮化物半导体层的电子亲和势小于第一氮化物半导体层的电子亲和势，
第二栅电极部和第一栅电极部包括在平面图中互相重叠的部分，以及
第二栅电极部经由电容绝缘膜与第一栅电极部分离。

Claims (18)

1.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层被形成在衬底上方；
第二氮化物半导体层，所述第二氮化物半导体层被形成在所述第一氮化物半导体层上方；
沟槽，所述沟槽穿过所述第二氮化物半导体层并且到达所述第一氮化物半导体层的中部；
第一栅电极部，所述第一栅电极部经由第一绝缘膜来被形成在所述沟槽中；
第一电极和第二电极，所述第一电极和所述第二电极分别在所述第一栅电极部的两侧上来被形成在所述第二氮化物半导体层上方；
第二绝缘膜，所述第二绝缘被形成在所述第一栅电极部上方；以及
第二栅电极部，所述第二栅电极部被形成在所述第二绝缘膜上方，
其中，所述第二氮化物半导体层的电子亲和势小于所述第一氮化物半导体层的电子亲和势，
其中，在平面图中，所述第二栅电极部和所述第一栅电极部包括相互重叠的部分，以及
其中，所述第二栅电极部经由所述第二绝缘膜而与所述第一栅电极部分离。
2.根据权利要求1所述的半导体器件，
其中，驱动电压被施加至所述第二栅电极部，以及
其中，所述第一栅电极部处于浮置状态。
3.根据权利要求1所述的半导体器件，
其中，所述第一栅电极部和所述第二栅电极部被形成在有源区中，以及
其中，所述第二栅电极部与被提供在相邻于所述有源区布置的元件隔离区中的焊盘电极耦合。
4.根据权利要求1所述的半导体器件，
其中，所述第一栅电极部包括在第一方向上延伸的第一布线部以及在与所述第一方向交叉的第二方向上从所述第一布线部延伸的第一栅部，
其中，所述第二栅电极部包括在所述第一方向上延伸的第二布线部以及在所述第二方向上从所述第二布线部延伸的第二栅部，
其中，在平面图中，所述第一布线部和所述第二布线部包括相互重叠的部分，以及
其中，在平面图中，所述第一栅部和所述第二栅部包括相互重叠的部分。
5.根据权利要求1所述的半导体器件，
其中，所述第二栅电极部包括在第一方向上延伸的第二布线部以及在与所述第一方向交叉的第二方向上从所述第二布线部延伸的第二栅部，以及
其中，所述第一栅电极部不包括与所述第二布线部重叠的第一布线部，而是包括与所述第二栅部重叠的第一栅部。
6.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层被形成在衬底上方；
第二氮化物半导体层，所述第二氮化物半导体层被形成在所述第一氮化物半导体层上方；
平台部，所述平台部由被形成在所述第二氮化物半导体层上方的第三氮化物半导体层来构造；
第一栅电极部，所述第一栅电极部经由第一绝缘膜来被形成在所述平台部上方；
第一电极和第二电极，所述第一电极和所述第二电极分别在所述第一栅电极部的两侧上来被形成在所述第二氮化物半导体层上方；
电容绝缘膜，所述电容绝缘膜被形成在所述第一栅电极部上方；以及
第二栅电极部，所述第二栅电极部被形成在所述电容绝缘膜上方，
其中，所述第二氮化物半导体层的电子亲和势小于所述第一氮化物半导体层的电子亲和势，
其中，所述平台部被形成在所述第一电极和所述第二电极之间的所述第二氮化物半导体层上方，
其中，在平面图中，所述第二栅电极部和所述第一栅电极部包括相互重叠的部分，以及
其中，所述第二栅电极部经由所述电容绝缘膜而与所述第一栅电极部分离。
7.根据权利要求6所述的半导体器件，
其中，驱动电压被施加至所述第二栅电极部，以及
其中，所述第一栅电极部处于浮置状态。
8.根据权利要求6所述的半导体器件，
其中，所述第一栅电极部和所述第二栅电极部被形成在有源区中，以及
其中，所述第二栅电极部与被提供在相邻于所述有源区布置的元件隔离区中的焊盘电极耦合。
9.根据权利要求6所述的半导体器件，
其中，所述第一栅电极部包括在第一方向上延伸的第一布线部以及在与所述第一方向交叉的第二方向上从所述第一布线部延伸的第一栅部，
其中，所述第二栅电极部包括在所述第一方向上延伸的第二布线部以及在所述第二方向上从所述第二布线部延伸的第二栅部，
其中，在平面图中，所述第一布线部和所述第二布线部包括相互重叠的部分，以及
其中，在平面图中，所述第一栅部和所述第二栅部包括相互重叠的部分。
10.根据权利要求6所述的半导体器件，
其中，所述第二栅电极部包括在第一方向上延伸的第二布线部以及在与所述第一方向交叉的第二方向上从所述第二布线部延伸的第二栅部，以及
其中，所述第一栅电极部不包括与所述第二布线部重叠的第一布线部，而是包括与所述第二栅部重叠的第一栅部。
11.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层被形成在包括有源区以及相邻于所述有源区布置的元件隔离区的衬底的所述有源区中；
第二氮化物半导体层，所述第二氮化物半导体层被形成在所述第一氮化物半导体层上方；
沟槽，所述沟槽穿过所述第二氮化物半导体层并且到达所述第一氮化物半导体层的中部；
第一栅电极部，所述第一栅电极部经由第一绝缘膜来被形成在所述沟槽中；
第一电极和第二电极，所述第一电极和所述第二电极分别在所述第一栅电极部的两侧上来被形成在所述第二氮化物半导体层上方；
下层电极，所述下层电极被形成在所述元件隔离区中并且与所述第一栅电极部耦合；
第二绝缘膜，所述第二绝缘膜被形成在所述下层电极上方；以及
上层电极，所述上层电极被形成在所述第二绝缘膜上方，
其中，所述第二氮化物半导体层的电子亲和势小于所述第一氮化物半导体层的电子亲和势，
其中，在平面图中，所述上层电极和所述下层电极在所述元件隔离区中包括相互重叠的部分，以及
其中，所述下层电极经由所述第二绝缘膜而与所述上层电极分离。
12.根据权利要求11所述的半导体器件，
其中，驱动电压被施加至所述上层电极，以及
其中，所述下层电极处于浮置状态。
13.根据权利要求11所述的半导体器件，
其中，所述上层电极与焊盘电极耦合。
14.根据权利要求11所述的半导体器件，
其中，所述第一栅电极部包括在第一方向上延伸的第一布线部以及在与所述第一方向交叉的第二方向上从所述第一布线部延伸的第一栅部，以及
其中，所述下层电极与所述第一布线部耦合。
15.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层被形成在包括有源区以及相邻于所述有源区布置的元件隔离区的衬底的所述有源区中；
第二氮化物半导体层，所述第二氮化物半导体层被形成在所述第一氮化物半导体层上方；
平台部，所述平台部由被形成在所述第二氮化物半导体层上方的第三氮化物半导体层来构造；
第一栅电极部，所述第一栅电极部经由第一绝缘膜来被形成在所述平台部上方；
第一电极和第二电极，所述第一电极和所述第二电极分别在所述第一栅电极部的两侧上来被形成在所述第二氮化物半导体层上方；
下层电极，所述下层电极被形成在所述元件隔离区中并且与所述第一栅电极部耦合；
电容绝缘膜，所述电容绝缘膜被形成在所述下层电极上方；以及
上层电极，所述上层电极被形成在所述电容绝缘膜上方，
其中，所述第二氮化物半导体层的电子亲和势小于所述第一氮化物半导体层的电子亲和势，
其中，所述平台部被形成在所述第一电极和所述第二电极之间的所述第二氮化物半导体层上方，
其中，在平面图中，所述上层电极和所述下层电极在所述元件隔离区中包括相互重叠的部分，以及
其中，所述下层电极经由所述电容绝缘膜而与所述上层电极分离。
16.根据权利要求15所述的半导体器件，
其中，驱动电压被施加至所述上层电极，以及
其中，所述下层电极处于浮置状态。
17.根据权利要求15所述的半导体器件，
其中，所述上层电极与焊盘电极耦合。
18.根据权利要求15所述的半导体器件，
其中，所述第一栅电极部包括在第一方向上延伸的第一布线部以及在与所述第一方向交叉的第二方向上从所述第一布线部延伸的第一栅部，以及
其中，所述下层电极与所述第一布线部耦合。
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