CN104319238B - 形成高电子迁移率半导体器件的方法及其结构 - Google Patents

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Abstract

在一个实施例中，形成半导体器件的方法可以包括：在半导体衬底上形成HEM器件。半导体衬底为半导体器件提供载流电极并且一个或者多个内部导体结构在半导体衬底与HEM的区域之间提供垂直电流路径。

Description

形成高电子迁移率半导体器件的方法及其结构
相关申请的交叉引用
本申请要求2013年3月15日提交的申请号为61/786,596的美国临时申请的权益。
背景技术
本发明通常涉及电子设备，并且更具体地涉及半导体、其结构以及形成半导体器件的方法。
过去，半导体工业利用各种方法以形成使用至少一个III族系列半导体材料(例如氮化镓(GaN))作为半导体材料中的一个的功率半导体器件。这种功率半导体器件用于包括电源供应的各种应用和包括高电压开关电路的电动机控制器。构建在硅衬底上的GaN功率半导体器件(例如高电子迁移率晶体管(“HEMT”)器件)一直是在器件的上表面上具有源电极和漏电极的横向器件。然而，该配置很难形成与半导体器件的各种部分的连接。用金属硅氧化物半导体(MOS)晶体管封装GaN器件也很难。
因此，期望有使用GaN或者其它III族系列材料(例如提高器件连接性能以及集成能力的III族氮化物系列材料或者SiC)的半导体器件。
附图说明
图1图示了根据本发明耗尽型半导体器件的实施例的放大剖视图；
图2图示了根据本发明的另一个实施例的增强型半导体器件的实施例的放大剖视图；
图3图示了图2半导体器件的可选实施例的耗尽型半导体器件的放大剖视图；
图4示意性地图示了根据本发明的共源共栅放大电路配置；
图5A图示了根据本发明的实施例的共源共栅放大器配置中的HEMT器件和MOSFET器件的放大剖视图；
图5B和5C图示了包括制造的各个阶段处图5A的实施例的封装半导体器件的顶视图；
图6A图示了根据本发明的另一个实施例的共源共栅放大器配置中的HEMT器件和MOSFET器件的放大剖视图；
图6B和6C图示了包括制造的各个阶段处图6A的实施例的封装半导体器件的顶视图；
图7图示了根据本发明的肖特基二极管结构的实施例的放大剖视图；
图8图示了根据本发明包括单片地形成在一个半导体衬底上的硅MOSFET和耗尽型HEMT的多晶体管器件的实施例的放大剖视图；以及
图9图示了根据本发明的另一个实施例的多晶体管器件的另一个实施例的放大剖视图。
为了(一个或者多个)图示的简洁和清楚，图中的元件不一定按比例，并且除非另有说明，在不同的图中相同的附图标记指示相同的元件。另外，为了描述的简单，省略了公知的步骤和元件的描述和细节。此处使用的载流电极是指器件的元件，例如MOS晶体管的源极或者漏极或者双极晶体管的发射极或者集电极或者二极管的阴极或者阳极，其承载通过该器件的电流，而控制电极是指器件的元件，例如MOS晶体管的栅极或者双极晶体管的基极，其控制通过该器件的电流。尽管此处将器件说明为某些N沟道或者P沟道器件，或者某些N型或者P型掺杂区域，但是本领域普通技术人员应该理解，根据本发明也可能是互补器件。本领域技术人员应当理解导电类型指的是机制，通过该机制发生传导，例如通过空穴或者电子的传导，因此该导电类型不是指掺杂浓度而是指掺杂类型，例如P型或者N型。本领域技术人员应当理解，此处使用与电路操作有关的词“在…的期间”、“当…的时候”和“当…时”不是表示一旦开始操作就立刻发生操作的准确术语，而是在由开始操作发起的反应之间可能会有(一个或者多个)小但合理的延迟，例如各种传播延迟。另外，术语“当…的时候”是指至少在开始操作的持续时间的某部分内发生某个操作。词的使用大致或者基本上是指元件的值具有期望接近于规定值或者位置的参数。然而，正如在本领域中公知的，总是存在阻止值或者位置精确地按照规定的小变化。在本领域中充分地确认，高达至少百分之十(10％)(以及半导体掺杂浓度高达百分之二十(20％))的变化是来自完全如所描述的理想目标的合理变化。在权利要求书中或/和在具体实施方式中的术语“第一”、“第二”、“第三”等等(如在一部分元件的名称中使用的)用于在类似的元件之间进行区分，而不一定用于时间地、空间地、以排名或者任何其它方式描述顺序。应当理解这样使用的术语在适当的情形下是可互换的，并且此处描述的实施例能够以此处未描述或者图示其它顺序进行操作。为了附图的清楚，器件结构的掺杂区域被图示为通常具有直线边缘和精确角度的角。然而，本领域技术人员应当理解由于掺杂剂的扩散和活化，掺杂区域的边缘通常可能不是直线，并且角可能不是精确的角度。
另外，描述可以图示蜂窝式设计(其中体区域是多个蜂窝式区域)，而不是单体设计(其中体区域由以细长图案，典型的以曲线的图案形成的单个区域组成)。然而，这意味着描述适用于蜂窝式实现和单个基实现两者。
具体实施方式
通常，本实施例涉及用于高电子迁移率(“HEM”)器件的结构以及形成用于高电子迁移率(“HEM”)器件的结构的方法。HEM器件包括基础半导体衬底和与该基础衬底关联的异质结构。在一些实施例中，异质结构是III族氮化物系列材料，例如氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铟(InN)、氮化铝(AIN)、氮化铟镓(InGaN)、氮化铝镓铟(InAlGaN)或者本领域技术人员公知的类似材料。基础半导体衬底为HEM器件提供第一载流电极。在一些实施例中，邻近异质结构的主表面设置有栅极结构并且第二载流电极位于主表面上但与栅极结构间隔开。
在一些实施例中，异质结构包括GaN沟道层和AlGaN阻挡层。在一些实施例中，至少一个内部连接器结构穿过异质结构延伸到基础半导体衬底以提供从基础衬底到邻近阻挡层的器件区域的低电阻电流路径。在一些实施例中，内部连接器结构可以包括第一和第二导体。在一些实施例中，内部连接器结构包括在异质结构和基础半导体衬底的一部分中形成的至少一个沟槽。在一些实施例中，沟槽用绝缘材料加衬并且在邻近绝缘材料处进一步地用导电材料加衬或者填充。在其它实施例中，HEM器件与MOSFET器件集成在单片单芯片配置中。
在下文中描述的方法和结构的属性在管芯上表面上提供布线源极和栅极导电线，在管芯的背表面上具有漏极导电层。在一些实施例中，源极和栅极端子都在低电压处偏置，这在金属间电介质结构上产生较低应力。该较低应力减轻了电子迁移问题。由于对源极和栅极端子的接合可以在器件的有效面积上完成，因此这一结构还提供至少30％的半导体芯片面积节省。另外，该配置便于HEM器件与其它器件(例如硅MOSFET器件)的组装，这与相关器件相比降低了寄生电感和电阻。
图1图示了配置为III族氮化物耗尽型高电子迁移率晶体管(“HEMT”)的半导体器件10的实施例的放大剖视图。晶体管10包括基础衬底、基础半导体衬底、半导体材料区域、半导体区域或者半导体衬底11。在若干实施例中，衬底11是具有(111)取向并且掺杂有N型掺杂剂(例如磷、砷或者锑)的硅衬底。在其它实施例中，衬底11可以具有其它取向。在其它实施例中，衬底11可以是碳化硅或者可以被掺杂以形成载流电极的其它半导体材料。在若干实施例中，衬底11具有电阻率在从大约0.001到大约0.01ohm-cm的典型范围中的低电阻率(即，具有高掺杂浓度)。在本实施例中，晶体管10还包括可选场延伸层12，其可以是较低掺杂n型硅外延层。在其它实施例中，场延伸层12可以是较低掺杂的p型导电性。场延伸层12的厚度取决于晶体管10所需要的阻挡电压并且典型的厚度在从2微米到大约20微米的范围中。
晶体管10还包括异质结构或者外延结构13，其可以在衬底11或者场延伸层12(如果包括场延伸层12)上形成。在若干实施例中，异质结构13包括多个层，所述多个层包括例如成核或者缓冲层16、一个或者多个缓冲或者过渡层17、沟道层19和阻挡层21。在一些实施例中，缓冲层16可以是，例如，位于场延伸层12上方的AlN层。一个或者多个过渡层17(在一些实施例中可以是可选的)可以在缓冲层16上方形成。在一些实施例中，过渡层17可以是例如具有不同量的铝浓度的AlGaN。例如，铝浓度可以在靠近缓冲层16的过渡层17中较高并且在靠近沟道层19的过渡层17中较低。
沟道层19可以在缓冲层16或者可选过渡层17上方形成。在若干实施例中，沟道层19可以是例如GaN层。在一些实施例中，阻挡层21可以是AlGaN并且在沟道层19上方形成。如本领域普通技术人员公知的，在AlGaN层21与GaN沟道19的接口处产生二维电子气(2DEG)层或者区域22。
在一些实施例中，如图1所示，晶体管10进一步包括位于阻挡层21的一部分上方的栅极电介质层或者区域26。在其它实施例中，可以用肖特基栅极配置晶体管10。在一些实施例中，栅极电介质区域26可以是氮化硅、氮化铝、氧化铝、二氧化硅或者它们的组合、二氧化铪或者如本领域普通技术人员公知的其它材料。控制电极或者栅极电极27位于栅极电介质区域26上方，并且可以是例如具有钛和/或氮化钛阻挡层的铝或者如本领域普通技术人员所公知的其它导电材料。如图1所示，晶体管10还可以包括位于异质结构13主表面28的部分上方的绝缘体或者绝缘层或者多个绝缘层31，其可以是例如，氮化硅、氮化铝、它们的组合或者其它如本领域普通技术人员所公知的其它绝缘材料。在一些实施例中，绝缘层31可以是使用等离子增强化学气相淀积方法(“PECVD”)、低压化学气相淀积(“LPCVD”)、金属有机化学气相淀积(“MOCVD”)或者原子层沉积(“ALD”)形成的氮化硅，并且可以在一些实施例中具有从大约0.1微米到大约0.2微米的厚度。在一些实施例中，氮化硅形成减轻能够在漏极与栅极区域之间形成的高电场的影响的场板。
在本实施例中，源电极37位于主表面28上方并且通过构成与2DEG区域22的欧姆接触接触阻挡层21。根据本实施例，栅电极27可以包括在与2DEG区域22的连接处的肖特基阻挡材料。举例来说，钛-钨(具有可选氮化钛阻挡层)可以用于形成肖特基阻挡。在一些实施例中，源电极37可以进一步包括具有阻挡层(例如钛和/或氮化钛或者本领域普通技术人员公知的其它导电材料)的铝以提供欧姆接触。
根据本实施例，邻近衬底11的主表面29(与主表面28相对)形成漏电极36。在一些实施例中，漏电极36可以称为下漏极配置。在若干实施例中，漏电极36可以是钛-镍-银、铬-镍-金或者本领域普通技术人员公知的其它导电材料的层状结构。
同样，晶体管10包括一个或者多个内部导体结构38。在若干实施例中，内部导体结构38各自包括沟槽39，该沟槽形成为从主表面28大体向下延伸并且穿过异质结构13、场延伸层12，并且延伸至衬底11中。可以使用光刻法技术和湿蚀刻或者干蚀刻技术形成沟槽39。在一些实施例中，用绝缘材料或者绝缘层41加衬或者覆盖沟槽39。绝缘层41可以是例如，氧化硅、氮化硅、氧化铝、氮化铝或者本领域普通技术人员公知的其它材料。可以使用PECVD技术和/或原子级沉积(ALD)技术形成绝缘层41。在一个实施例中，绝缘层41是使用ALD技术沉积的氮化铝。根据本实施例，绝缘层41被配置用于当晶体管10在工作时帮助衬底11、场延伸层12和异质结构13与高电压漏极电位隔离开。同样，绝缘层41有利地阻止或者减轻Si-GaN接口中的反转电子漏出(例如，漏到管芯边缘)。这提供了必要的电荷以有效地在衬底11中堆积额外的耗尽层，这有利地增加了击穿电压。
在沟槽39的底表面处局部地蚀刻绝缘层41以形成暴露衬底11的一部分的开口。光刻法和蚀刻技术是用于形成邻接沟槽39的底表面的开口的示例技术。在一些实施例中，如1图所示，绝缘层41进一步地凹进或者从沟槽39的上部表面移除到邻近或者略低于2DEG区域22的位置。在其它实施例中，可以在衬底11中邻接沟槽接触43的较下部表面处形成可选增强区域44。举例来说，增强区域44可以是掺杂区域或者可以是硅化物区域。
在一些实施例中，在邻接绝缘层41并且通过沟槽39的底部中的开口接触衬底11的沟槽39内形成导电材料以形成导电沟槽接触或者第二导体43。在一些实施例中，沟槽接触43可以是例如，掺杂的多晶半导体材料、掺杂的多晶硅、铝、铜、钨或者本领域普通技术人员公知的其它类似材料。在一些实施例中，如图1所示，在结构上方和沟槽39内沉积导电层，然后平坦化并且在沟槽39内凹进以形成沟槽接触43。然后，可以在主表面28上方沉积另一个导电材料并且图案化以使第一导体或者欧姆接触361邻近于主表面28并且接触2DEG区域22和沟槽接触43。在一些实施例中，第一导体361可以是具有阻挡层(例如钛和/或氮化钛或者本领域普通技术人员公知的其它导电材料)的铝。
根据本实施例，主载流电极或者端子被有利地放置在由电极36接触的衬底11的背侧(即，与放置另一个主载流电极的表面相对的主表面)。更具体地，本实施例的晶体管在穿过2DEG区域22的源极接触37与第一导体361之间具有横向导电分量。在本结构中，栅极夹断可以具有横向取向。然后，由沟槽电极43获得电流作为衬底11和漏电极36的垂直电流导电分量。在一些实施例中，设想将沟槽接触43放置在晶体管10内的每个第一导体361下，并且直接下落至衬底11并且与漏电极36进行电连通，由此消除在主表面28上方对横向金属布线的需要。该方法减轻了与功率金属布线或者迹线关联的电子迁移问题。
如稍后将更详细说明的，本实施例被有利地配置用于在例如层叠管芯配置中适应硅MOSFET的集成，其减轻了寄生电感和电阻并且进一步有利于简化的组装工艺。本实施例的另一个优势是对于衬底11背侧上的漏电极36，在晶体管10的前侧上没有高电压金属布线，其促进源电极垫布置覆盖晶体管10的有效区域。这提供了至少30％芯片面积的节省。
现在参考图2，图示了根据另一个实施例的半导体器件20。由于沟道层19中电子的高迁移率，因此晶体管20可以称为HEMT器件。在一些实施例中，晶体管20被配置为增强型器件。晶体管20在结构上与前述晶体管10类似，其中在下文中仅描述了晶体管10与20之间的区别。
晶体管10与20之间的一个区别是在主表面29上放置源电极37和在主表面28上放置漏极36以提供称为下源极配置的结构。在一些实施例中，漏电极36提供与阻挡层21的欧姆接触。在其它实施例中，漏电极36提供与2DEG区域22的欧姆接触。晶体管10与20之间的另一个区别是栅极结构的配置，其在各漏电极36之间的阻挡层21上的晶体管20中形成。在本实施例中，栅极层26可以是二氧化铪或者氧化铝或者本领域普通技术人员公知的其它材料。在本实施例中，栅极结构耗尽栅极沟道中的一些电荷并且帮助形成晶体管20的增强型特征。晶体管10与20之间的进一步区别是穿过沟道层19形成内部垂直连接器结构38以在衬底11的源极区域与阻挡层21之间形成低电阻电连接。内部连接器结构38包括与阻挡层21接触而形成的第一导体371。第一导体371形成与阻挡层21的材料的电连接。通常，第一导体371的至少一部分邻接阻挡层21的一部分。在一些实施例中，第一导体371凹进阻挡层21内。在其它实施例中，如图2所示，第一导体371可以穿过阻挡层21延伸至主表面28。在另一个实施例中，第一导体371形成肖特基接触。肖特基接触还可以辅助一些实施例的增强型特征。在另一个实施例中，第一导体371可以位于栅极层26之下，而在其它实施例中可以位于其它位置。第一导体371可以由多晶硅、掺杂的多晶硅、钨、铝或者本领域技术人员公知的其它导体材料组成。
隔离层31形成为位于漏电极36与栅极结构之间的阻挡层21的一部分上并且可以部分地在栅电极27的一部分下方延伸。在一些实施例中，绝缘体层31形成场板，当晶体管20在工作时该场板减轻能够在漏极结构与栅极结构之间形成的高电场的影响。类似于晶体管10，晶体管20包括改进晶体管20的操作的低电阻沟槽接触43。
图3图示了耗尽型半导体器件30的放大剖视图，该耗尽型半导体器件是晶体管20的替换实施例。由于沟道层19中电子的高迁移率，晶体管30有时可以称为HEMT器件。晶体管30在结构上与前述晶体管20类似，其中在下文中仅描述了晶体管20与30之间的区别。晶体管20与30之间的一个区别是内部导体结构38的第一导体可以延伸穿过栅极层26并且在电介质层26上形成突出部分375。栅电极27与突出部分375间隔至少0.1μm。在另一个实施例中，突出部分375可以由与栅电极27相同的金属层制造。
图4示意性地图示了根据一个实施例的耗尽型HEMT器件46和金属氧化物半导体场效应晶体管(MOSFET)47的共源共栅电路配置40。HEMT器件46包括栅电极461、源电极462和漏电极463。MOSFET 47包括栅电极471、电连接至HEMT器件46的栅电极461的源电极472和电连接至HEMT器件46的源电极462的漏电极473。在一些实施例中，耗尽型HEMT器件46可以是60mΩ600V的HEMT并且MOSFET 47可以是20mΩ20V的硅MOSFET。在配置40的一些实施例中，阈电压(Vth)由MOSFET 47的Vth决定。对于栅极导通的情况，HEMT器件46的栅电极461和源电极462处于零伏特。由于耗尽型特征，因此耗尽型晶体管导通。对于栅极断开的情况，HEMT器件46的栅电极461低于源极大约10-20V(由HEMT器件46中的漏电流决定)。由于耗尽型特征，因此耗尽型晶体管断开。此处呈现的HEM晶体管的实施例中的至少一些提供了用于实现III族氮化物耗尽型HEMT器件与硅MOSFET的简化共源共栅堆叠的改进结构。该结构的一个属性是其在硅MOSFET的漏极与HEMT的源极之间提供具有减小的寄生电感的增强型仿真。尤其，这减轻了振铃效应。
图5A-C和图6A-C是用以图示共源共栅配置40的实施例的堆叠的MOSFET和HEMT器件的简化横剖视图和示例引线框架结构上的堆叠器件的顶视图。图5A图示了根据第一实施例堆叠到耗尽型HEMT器件46上的MOSFET 47。在本实施例中，HEMT器件46是下漏极配置并且可以例如类似于晶体管10。HEMT器件46包括漏电极463，该漏电极与前述垂直内部导体结构465电连通。在相对的表面上，源电极462通过前述绝缘层31与栅电极461分开。在一些实施例中，使用导电连附结构480将MOSFET 47附接至源电极462，该导电连附结构可以是例如导电焊料或者环氧树脂或者其它材料。在该配置中，MOSFET 47的漏电极473附接至HEMT器件46的源电极462。应当理解，在图5A中可以不显示前面讨论的HEMT器件46连同晶体管10的一些细节中以简化说明。
图5B是制造的中间阶段处的封装半导体器件50的顶视图。在一些实施例中，器件50具有包括管芯衬垫54和多个引线56的引线框架52。应当理解器件50可以使用其它类型的封装衬底。在制造的该阶段处，用导电材料(未示出)将HEMT器件46的漏电极463附接至管芯衬垫54。栅电极461电连接至被配置为栅极引线561的引线56中的一个。在一些实施例中，用导线58将栅电极461连接至栅极引线561。引线56中的一个被配置为漏极引线563并且在一些实施例中，如图5B所示直接连接至管芯衬垫54。元件462是源电极，其被设计成一定尺寸并且被配置用于便于放置与其接触的MOSFET47。
图5C是在额外处理之后的封装半导体器件50的顶视图，所述额外处理包括用导电连附结构480(如图5A所示)将MOSFET47附接至HEMT器件46的源电极462。用例如另一个导线58将MOSFET 47的源电极472电连接至栅极引线561。用例如另外的导线58将MOSFET 47的栅电极471电连接至被配置为另一个栅极引线562的另一个引线56。然后，可以用模制树脂材料59将封装半导体器件50密封以保护该结构。封装半导体器件50是图4所示根据本实施例中的至少一个由具有下漏极配置的HEMT器件46促进的共源共栅晶体管配置40的实施例。
图6A图示了根据另一个实施例层叠到耗尽型HEMT器件46上的MOSFET 47。在本实施例中，HEMT器件46是下源极配置并且可以是，例如类似于晶体管30的。HEMT器件46包括源电极462，其与前述垂直内部导体结构465进行电连通。在相对的表面上，源电极462通过前述绝缘层31与栅电极461分开。在一些实施例中，使用导电连附结构480将MOSFET 47附接至源电极462，该导电连附结构可以是例如，导电焊料或者环氧树脂或者其它材料。在该配置中，MOSFET 47的漏电极473附接至HEMT器件46的源电极462。应当理解，在图6A中可以不显示前面讨论的HEMT器件46连同晶体管30的一些细节中以简化说明。
图6B是制造的中间阶段处的封装半导体器件60的顶视图。在一些实施例中，器件60具有引线框架62，该引线框架具有管芯衬垫64和多个引线66。应当理解，器件60可以使用其它类型的封装衬底。在制造的该阶段处，用导电材料(未示出)将HEMT器件46的漏电极463附接至管芯衬垫64并且用导电材料将栅电极461附接至被配置为栅极引线661的一个引线66。在一些实施例中，可以用导电焊料、导电环氧树脂或者类似材料附接HEMT器件46。HEMT器件46的轮廓显示为虚线以图示栅电极461和漏电极的直接引线框架62的直接连接。引线66中的一个被配置为漏极引线663并且在一些实施例中，如图6B所示直接连接到管芯衬垫64。
图6C是在额外处理之后的封装半导体器件60的顶视图，所述额外处理包括用导电连附结构480(未示出)将MOSFET 47附接至HEMT器件46的源电极462。用例如另一个导线58将MOSFET 47的源电极472电连接至栅极引线661。用例如另外的导线58将MOSFET 47的栅电极471电连接至被配置为另一个栅极引线662的另一个引线66。然后，可以用模制树脂材料68将封装半导体器件60密封以保护结构。封装半导体器件60是图4所示根据本实施例由具有下源极配置的HEMT器件46促进的共源共栅晶体管配置40的实施例。
图7图示了肖特基二极管70的实施例的放大剖视图。二极管70在结构上与晶体管20(图2)类似，其中在下文中仅描述晶体管20与二极管70之间的区别。晶体管20与二极管70之间的一个区别是省略了栅极层26和栅电极27。另外，另一个绝缘层310覆盖内部导体结构的第一导体371。绝缘层310可以是与绝缘层31类似的材料。在一些实施例中，绝缘层310可以是氮化硅。在一些实施例中，电极360被配置为二极管70的阳极电极并且电极370被配置为二极管70的阴极电极。电极360和370可以是与前述电极36和37类似的材料。电极360构成与2DEG区域22的肖特基接触，而电极371构成与2DEG区域22的欧姆接触。根据本实施例，内部导体结构38在二极管70的阳极与阴极之间提供垂直导电路径。该配置称为“阴极在下”。在另一实施例中，称为“阳极在下”，电极360构成与2DEG区域22的欧姆接触，而电极371构成与2DEG区域22的肖特基接触。内部导体结构38在二极管70的阳极与阴极之间提供垂直导电路径。
图8图示了多晶体管器件90的实施例的放大剖视图，该多晶体管器件包括以共源共栅电路配置单片地在一个半导体衬底上一起形成的耗尽型HEMT器件910和硅MOSFET920，产生了单片集成半导体器件。在一些实施例中，一个半导体衬底包括具有异质结构13的衬底11或者如前所述具有层12并且具有异质结构13的衬底11。
器件90包括可以类似于晶体管30配置的耗尽型HEMT晶体管910。在另一实施例中，器件90的衬底11可以具有不同掺杂浓度，例如比晶体管30的衬底11的掺杂剂浓度低的掺杂剂浓度。衬底11形成HEMT器件910的源极并且类似于晶体管30在器件90的表面28上形成HEMT器件910的漏极。栅极层26位于HEMT器件910的栅电极或者导体27的至少一个部分之下。HEMT的漏极是接触36。在器件90的区域920中，通过例如用氮、氩、铁的离子注入或者本领域普通技术人员公知的类似方法破坏2DEG区域22。在器件90的区域910(HEMT器件)中，保留2DEG区域22。
第一内部导体结构911在2DEG区域22(由此MOSFET器件920的漏极区)与衬底11之间形成低电阻连接，并且形成至二者的连接。在一些实施例中，第一内部导体结构911类似于内部导体结构38并且包括从主表面28延伸到衬底11中的沟槽39。类似于晶体管30，沟槽39用绝缘层41加衬并且进一步包括被配置用于提供与衬底11的欧姆接触的导电沟槽接触43。在一些实施例中，第一内部导体结构911通过第一导体372电连接至2DEG区域22，其形成与沟槽接触43的电连接。导体372通过绝缘层31与栅电极27隔离开。
第二内部导体结构913与栅电极27和衬底11及其之间形成低电阻连接。在一些实施例中，第二内部导体结构913包括从主表面28延伸到衬底11中的沟槽39。类似于晶体管30，沟槽39用绝缘层41加衬并且进一步包括被配置用于提供与衬底11的欧姆接触的导电沟槽接触43。在一些实施例中，用第二导体373将第二内部导体结构913电连接至源电极472，其贯穿在下面的绝缘层31并且形成与沟槽接触43的电连接。在该配置中，第二内部导体结构913用衬底11的一部分为MOSFET 920形成源极区域。进一步在该配置中，第一内部导体结构911用衬底11的另一个部分形成MOSFET 920的漏极。另外，第一内部导体结构911被配置用于用作HEMT器件910的源极的至少一部分。因此，根据本实施例，如图4所示，HEMT器件910的源极和MOSFET 920的漏极连接在一起。第二内部导体结构913在MOSFET 920的源极与在器件90的表面上形成的源极导体电极472之间形成电连接。在一些实施例中，源电极导体472还连接至HEMT器件910的栅电极27。如图4所示，这在HEMT栅极与MOSFET源极之间形成电连接。
在MOSFET 920的源极与漏极之间的区域中的衬底11中形成掺杂区域921以形成MOSFET 920的沟道区。掺杂区域921具有导电性与衬底11的导电性相反的掺杂类型。在一些实施例中，掺杂区域921是p型并且具有被配置用于在选择的栅极偏压下形成沟道的掺杂剂浓度。在邻接掺杂区域921处形成MOSFET 920的内部栅极结构916。在一些实施例中，内部栅极结构916具有与第一和第二内部导体结构911和913类似的结构。在一些实施例中，内部栅极结构916包括用绝缘层41加衬并且具有沟槽导体43的沟槽39。一个不同是内部栅极结构916包括将沟槽导体43与掺杂区域921分开的栅极电介质层926。在一些实施例中，栅极电介质层926是氧化硅或者用于MOSFET器件的其它栅极材料。在一些实施例中，栅极电介质层926比绝缘层41薄。在一个实施例中，接近HEMT栅极的表面上的主表面28上的绝缘层31的部分81被延伸以覆盖内部栅极结构916中的沟槽导体43的另一端。在一些实施例中，构造与器件90的另一个部分(未示出)中的内部栅极结构916中的沟槽导体43的电接触。
图9图示了图8所示的器件90的可选实施例的多晶体管器件100的实施例的放大剖视图。器件100类似于器件90但具有不同导电类型的MOSFET 930。在一些实施例中，器件100中的衬底11包括p型衬底而不是器件90的n型衬底。在一些实施例中，在内部栅极结构916之下的衬底11的一部分用MOSFET的沟道区。器件100还包括在衬底中形成的相反的导电类型(与衬底类型相反，例如，n型)的第一掺杂区域927用以用作MOSFET 930的源极区域。形成与衬底11相反导电类型的另一个掺杂区域923以起MOSFET的漏极和HEMT器件910的源极的作用。除栅极结构邻接衬底的沟道区而不是由在衬底中形成的掺杂区域形成的沟道区以外，MOSFET的栅极形成为类似于器件90的栅极结构的栅极结构。在一些实施例中，在第一内部导体结构911中，第一导体372通过绝缘层31与栅电极27隔离开。
根据上述所有，本领域技术人员可以确定，根据一个实施例，形成半导体器件的方法可以包括提供第一半导体材料的基础衬底(例如，元件11)，其中基础衬底限定半导体器件的第一载流电极；在基础衬底上形成III族氮化物沟道层(例如，元件19)；在沟道层上形成III族氮化物阻挡层(例如，元件21)；在阻挡层中形成半导体器件的第二载流电极；形成覆盖阻挡层的一部分并且与第二载流电极间隔开的半导体器件的栅极(例如，元件27)；以及形成从阻挡层穿过沟道层延伸至基础衬底的第一内部导体结构(例如，元件38)，其中内部连接器结构形成从基础衬底到阻挡层的低电阻垂直电流路径。
在另一实施例中，方法可以包括形成内部导体结构以电连接至基础衬底和阻挡层。
方法的进一步实施例可以包括在阻挡层内形成第一导体和形成从第一导体延伸至基础衬底的第二导体以及在第二导体与沟道层之间形成绝缘体。
在另一个实施例中，方法可以包括在第一导体与阻挡层之间形成肖特基阻挡连接。
在另一个实施例中，方法可以包括形成内部导体结构以电连接至基础衬底和阻挡层的主表面。
在另一实施例中，方法可以包括在基础衬底中形成第一导电类型的第一掺杂区域并且与第一内部导体结构间隔开，其中第一导电类型与基础衬底的导电类型相反；形成覆盖第一掺杂区域的MOS晶体管的栅极导体，其中第一掺杂区域的一部分形成MOS晶体管的沟道区；形成与第一掺杂区域邻近但间隔开的第二内部连接器结构，第二内部连接器结构从阻挡层穿过沟道层延伸到基础衬底，其中内部连接器结构形成低电阻电流路径。
方法的另一个实施例可以包括形成MOS晶体管的第一载流电极作为第一内部导体结构下面的基础衬底的一部分。
在另一个实施例中，方法还可以在栅极与第二内部导体结构之间形成电路径以形成从栅极到基础衬底的低电阻电连接，其中第二内部导体结构下面的基础衬底的一部分形成MOS晶体管的第一载流电极。
方法的另一个实施例可以包括在基础衬底中形成第一导电类型的第一掺杂区域并且邻接第一内部导体结构，其中第一导电类型与基础衬底的导电类型相反，并且其中第一掺杂区域形成MOS晶体管的第一载流电极；在基础衬底中形成第一导电类型的第二掺杂区域并且与第一掺杂区域间隔开，其中第二掺杂区域形成MOS晶体管的第二载流电极；形成覆盖第一与第二掺杂区域之间的基础衬底的一部分的MOS晶体管的栅极导体，其中基础衬底的一部分形成MOS晶体管的沟道区；形成从阻挡层穿过沟道层延伸到第二掺杂区域的第二内部导体结构，其中第二内部连接器结构形成低电阻电流路径。
在另一个实施例中，方法还可以包括在栅极与第二内部导体结构之间形成电路径以形成从栅极到MOS晶体管的第二载流电极的低电阻电连接。
本领域技术人员还应当理解半导体器件的另一个实施例可以包括第一导电类型的半导体衬底(例如，元件11)，其中半导体衬底提供半导体器件的第一载流电极；半导体衬底上的多个III族氮化物层(例如，元件16、17、19、21)以提供HEM结构；以及从HEM结构的主表面(例如，元件28)延伸至半导体衬底的内部导体结构，提供从半导体衬底到HEM结构的垂直电流路径。
另一个实施例可以包括导电衬底与多个III族氮化物层之间的外延层，其中外延层是第一导电类型的并且具有比半导体衬底低的掺杂剂浓度。
在另一个实施例中，内部导体结构包括沿着沟槽侧壁的电介质内衬，其在沟槽底部处具有开口；使用高导电层，构建沟槽填充与导电衬底和HEM器件的2DEG区域的接触；以及第一载流接触，邻接半导体衬底的背表面并且与沟槽填充进行电连通。
在另一个实施例中，多个III族氮化物层包括GaN沟道层以及GaN沟道层上的AlGaN阻挡层以提供2DEG区域。在其它实施例中，半导体器件可以进一步包括AlGaN阻挡层中的第二载流接触；以及覆盖AlGaN阻挡层的一部分并且与第二载流电极间隔开的栅极结构，并且其中内部连接器结构形成从半导体衬底到AlGaN阻挡层的低电阻电流路径。
本领域技术人员应当进一步理解，半导体器件的另一个实施例可以包括第一半导体材料的基础衬底(例如，元件11)，其中基础衬底形成半导体器件的第一载流电极；异质结构(例如，元件13)包括基础衬底上方的III族氮化物沟道层(例如，元件19)和沟道层上的III族氮化物阻挡层(例如，元件21)；半导体器件阻挡层中的第二载流电极(例如，元件36、37)；覆盖阻挡层的一部分并且与第二载流电极间隔开的半导体器件的栅极(例如，元件27)；以及从阻挡层穿过沟道延伸至基础衬底的第一内部导体结构(例如，元件38)，其中内部连接器结构形成从基础衬底到阻挡层的低电阻电流路径。
在一个实施例中，第一内部导体结构电连接至基础衬底和阻挡层。在另一个实施例中，第一内部导体结构在阻挡层内并且进一步包括从第一导体延伸至基础衬底的第二导体，以及其中第二导体与沟道层绝缘。在其它实施例中，异质结构包括基础衬底上的AlGaN缓冲层；AlGaN缓冲区域上的GaN沟道层；以及GaN沟道层上的AlGaN阻挡层。
在另一个实施例中，半导体器件进一步可以包括基础衬底中的第一导电类型的第一掺杂区域并且与第一内部导体结构间隔开，其中第一导电类型与基础衬底的导电类型相反；覆盖第一掺杂区域的MOS晶体管的栅极导体，其中第一掺杂区域的一部分形成MOS晶体管的沟道区；以及与第一掺杂区域邻近但间隔开的第二内部导体结构，第二内部导体结构从阻挡层穿过沟道层延伸到基础衬底，其中内部连接器结构形成低电阻电流路径。
在可选实施例中，半导体器件进一步包括基础衬底中的第一导电类型的第一掺杂区域并且邻接第一内部导体结构，其中第一导电类型与基础衬底的导电类型相反，并且其中第一掺杂区域形成MOS晶体管的第一载流电极；
基础衬底中的第一导电类型的第二掺杂区域并且与第一掺杂区域间隔开，其中第二掺杂区域形成MOS晶体管的第二载流电极；覆盖第一与第二掺杂区域之间的基础衬底的一部分的MOS晶体管的栅极导体，其中基础衬底的一部分形成MOS晶体管的沟道区；以及从阻挡层穿过沟道层延伸到第二掺杂区域的第二内部导体结构，其中第二内部连接器结构形成低电阻电流路径。
在其它实施例中，增强区域被包括在邻接第二内部导体的基础衬底中。在一个实施例中，增强区域是掺杂区域。在另一实施例中，增强区域是硅化物区域。
总之，因此已经描述了形成HEM器件的方法和结构。高度掺杂的基础半导体衬底为HEM器件提供一个载流电极。异质结构设置在基础半导体衬底上并且包括III族氮化物沟道层和该沟道层上的III族氮化物阻挡层。第二载流电极位于阻挡层附近，并且在一些实施例中，以与阻挡层间隔的关系设置栅极结构。该结构包括在第二载流电极与基础衬底之间提供垂直电流路径的至少一个内部导体结构。尤其，该方法和结构在结构上表面上提供布线源极和栅极导线，该结构在管芯的背表面上具有漏极导电层。在一些实施例中，源极和栅极端子在低电压处偏置，其在金属间电介质结构上产生较低应力。该较低应力减轻电子迁移问题。由于与源极和栅极端子的接合可以在器件的有效面积上完成，因此此结构还提供至少30％的半导体芯片面积的节省。另外，配置便于HEM器件与其它器件(例如硅MOSFET器件)的组装，其减轻了寄生电感和电阻。
尽管说明的主题是用特定的优选实施例和示例实施例进行描述的，上述附图和其说明仅描述了主题的典型实施例和示例性实施例并且因此不应认为是对本发明范围的限制，但是很多替换、和变化对本领域技术人员来说是显而易见的。
如下文中的权利要求所反应的，发明的方面可以在于少于前面公开的单个实施例的所有特性。因此，在下文中表述的权利要求在此明确地并入到本附图的详细说明中，每个权利要求本身作为发明的单独实施例。此外，尽管这里描述的一些实施例包括一些不包括在其它实施例中的其它特征，但是不同实施例的特征的组合也应当在本发明的范围内，并且形成不同的实施例，这对于本领域的技术人员是可以理解的。

Claims (10)

1.一种形成半导体器件的方法，包括：
提供第一半导体材料的基础衬底，其中所述基础衬底限定所述半导体器件的第一载流电极；
在所述基础衬底上方形成III族氮化物沟道层；
在所述沟道层上方形成III族氮化物阻挡层，其中在所述III族氮化物沟道层和所述III族氮化物阻挡层之间的界面处形成二维电子气2DEG层；
在所述阻挡层中形成所述半导体器件的第二载流电极；
形成覆盖所述阻挡层的一部分并且与所述第二载流电极间隔开的所述半导体器件的栅极；以及
形成第一内部导体结构，所述第一内部导体结构包括从所述阻挡层穿过所述沟道延伸至所述基础衬底的沟槽，并且进一步包括位于所述阻挡层内的第一导体、从所述第一导体延伸到所述基础衬底的第二导体以及位于所述第二导体和所述沟道层之间的绝缘体，其中所述第一内部导体结构形成从所述基础衬底到所述阻挡层的低电阻垂直电流路径，并且其中所述绝缘体在所述沟槽的上表面下方凹进直到邻近或低于所述2DEG层的位置，以及其中所述第一导体沿着所述沟槽的侧壁与所述阻挡层接触。
2.根据权利要求1所述方法，其中形成所述第一内部导体结构包括形成所述第一内部导体结构以电连接至所述基础衬底和所述阻挡层。
3.根据权利要求1所述方法，进一步包括在所述基础衬底中形成第一导电类型的第一掺杂区域并且第一掺杂区域与所述第一内部导体结构间隔开，其中所述第一导电类型与所述基础衬底的导电类型相反；
形成覆盖所述第一掺杂区域的MOS晶体管的栅极导体，其中所述第一掺杂区域的一部分形成所述MOS晶体管的沟道区域；以及
形成与所述第一掺杂区域邻近但间隔开的第二内部导体结构，所述第二内部导体结构从所述III族氮化物阻挡层穿过所述III族氮化物沟道层延伸到所述基础衬底，其中所述第二内部导体结构形成低电阻电流路径。
4.根据权利要求1所述方法，进一步包括：
在所述基础衬底中形成第一导电类型的第一掺杂区域并且所述第一掺杂区域邻接所述第一内部导体结构，其中所述第一导电类型与所述基础衬底的导电类型相反，并且其中所述第一掺杂区域形成MOS晶体管的第一载流电极；
在所述基础衬底中形成所述第一导电类型的第二掺杂区域并且所述第二掺杂区域与所述第一掺杂区域间隔开，其中所述第二掺杂区域形成所述MOS晶体管的第二载流电极；
形成覆盖所述第一掺杂区域与第二掺杂区域之间的所述基础衬底的一部分的所述MOS晶体管的栅极导体，其中所述基础衬底的所述一部分形成所述MOS晶体管的沟道区域；以及
形成从所述III族氮化物阻挡层穿过所述III族氮化物沟道层延伸到所述第二掺杂区域的第二内部导体结构，其中所述第二内部导体结构形成低电阻电流路径。
5.一种半导体器件，包括：
第一导电类型的半导体衬底，其中所述半导体衬底提供所述半导体器件的第一载流电极；
所述半导体衬底上的多个III族氮化物层，用以提供高电子迁移率HEM结构，其中所述多个III族氮化物层包括位于所述半导体衬底上方的III族氮化物沟道层和位于所述III族氮化物沟道层上方的III族氮化物阻挡层，并且其中在所述III族氮化物沟道层和所述III族氮化物阻挡层之间的界面处形成有二维电子气2DEG层；以及
内部导体结构，包括从邻近所述HEM结构的主表面延伸至所述半导体衬底的沟槽以提供从所述半导体衬底到所述HEM结构的垂直电流路径，其中所述内部导体结构包括位于所述III族氮化物阻挡层内的第一导体、从所述第一导体延伸到所述半导体衬底的第二导体以及位于所述第二导体和所述III族氮化物沟道层之间的绝缘体，并且其中所述绝缘体在所述沟槽的上表面下方凹进直到邻近或低于所述2DEG层的位置，以及其中所述第一导体沿着所述沟槽的侧壁与所述阻挡层接触。
6.根据权利要求5所述半导体器件，进一步包括：
第一载流接触，邻接所述半导体衬底的背表面并且与所述第二导体电连通。
7.根据权利要求6所述半导体器件，其中所述多个III族氮化物层包括GaN沟道层和所述GaN沟道层上的AlGaN阻挡层用以提供所述2DEG区域，并且其中所述半导体器件进一步包括：
所述AlGaN阻挡层中的第二载流接触；以及
覆盖所述AlGaN阻挡层的一部分并且与所述半导体器件的第二载流电极间隔开的栅极结构，并且其中所述内部导体结构形成从所述半导体衬底到所述AlGaN阻挡层的低电阻电流路径。
8.一种半导体器件，包括：
第一半导体材料的基础衬底，其中所述基础衬底形成所述半导体器件的第一载流电极；
异质结构，包括所述基础衬底上方的III族氮化物沟道层和所述沟道层上方的III族氮化物阻挡层，其中在所述III族氮化物沟道层和所述III族氮化物阻挡层之间的界面处形成有二维电子气2DEG层；
所述半导体器件在所述阻挡层中的第二载流电极；
覆盖所述阻挡层的一部分并且与所述第二载流电极间隔开的所述半导体器件的栅极；以及
第一内部导体结构，包括从所述阻挡层穿过所述沟道层延伸至所述基础衬底的沟槽，其中所述第一内部导体结构包括位于所述III族氮化物阻挡层内的第一导体、从所述第一导体延伸到所述基础衬底的第二导体以及位于所述第二导体和所述III族氮化物沟道层之间的绝缘体，以及其中所述第一内部导体结构形成从所述基础衬底到所述阻挡层的低电阻电流路径，并且其中所述绝缘体在所述沟槽的上表面下方凹进直到邻近或低于所述2DEG层的位置，以及其中所述第一导体沿着所述沟槽的侧壁与所述阻挡层接触。
9.根据权利要求8所述半导体器件，进一步包括：
所述基础衬底中的第一导电类型的第一掺杂区域并且所述第一掺杂区域与所述第一内部导体结构间隔开，其中所述第一导电类型与所述基础衬底的导电类型相反；
覆盖所述第一掺杂区域的MOS晶体管的栅极导体，其中所述第一掺杂区域的一部分形成所述MOS晶体管的沟道区域；以及
与所述第一掺杂区域邻近但间隔开的第二内部导体结构，所述第二内部导体结构从所述阻挡层穿过所述沟道层延伸到所述基础衬底，其中所述第二内部导体结构形成低电阻电流路径。
10.根据权利要求8所述半导体器件，进一步包括：
在所述基础衬底中且邻接所述第一内部导体结构的第一导电类型的第一掺杂区域，其中所述第一导电类型与所述基础衬底的导电类型相反，并且其中所述第一掺杂区域形成MOS晶体管的第一载流电极；
所述基础衬底中的所述第一导电类型的第二掺杂区域并且所述第二掺杂区域与所述第一掺杂区域间隔开，其中所述第二掺杂区域形成所述MOS晶体管的第二载流电极；
覆盖所述第一掺杂区域与第二掺杂区域之间的所述基础衬底的一部分的所述MOS晶体管的栅极导体，其中所述基础衬底的所述一部分形成所述MOS晶体管的沟道区域；以及
从所述阻挡层穿过所述沟道层延伸到所述第二掺杂区域的第二内部导体结构，其中所述第二内部导体结构形成低电阻电流路径。
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