CN114556561B - 基于氮化物的半导体ic芯片及其制造方法 - Google Patents

基于氮化物的半导体ic芯片及其制造方法 Download PDF

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Abstract

提供了一种基于氮化物的半导体集成电路(IC)芯片。所述IC芯片包括：衬底；晶体管内隔离区，其形成在所述衬底的表面中，用于分别限定集成在所述IC芯片中的晶体管的功率域；外延体层，其安置在所述衬底和所述晶体管内隔离区上面；第一和第二基于氮化物的层，其安置在所述外延体层上方。所述外延体层和所述衬底由相同材料形成，并且一个或多个晶体管内隔离区中的每一个被植入以具有与所述衬底的掺杂极性相反的掺杂极性。通过在所述隔离区上面实施所述外延体层，可消除所述隔离区的植入对在所述基于氮化物的半导体层之间形成的异质结的形成的影响，因此可保证所述异质结界面的质量。

Description

基于氮化物的半导体IC芯片及其制造方法
技术领域
本发明总体来说涉及一种半导体器件。更具体地说，本发明涉及具有用于减轻背栅效应的衬底隔离结构的基于氮化物的半导体集成电路芯片。
背景技术
近年来，尤其对于高功率开关和高频率应用，对例如基于氮化镓(GaN)之类的基于氮化物的高电子迁移率晶体管(HEMT)的深入研究已经很普遍。基于氮化物的HEMT使用具有不同带隙的两种材料之间的异质结界面以形成量子阱状结构，所述量子阱状结构容纳二维电子气体(2DEG)区，从而满足高功率/频率器件的需求。除了HEMT之外，具有异质结构的器件的例子还包括异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。
传统的基于氮化物的离散器件需要通过PCB或封装连接到Si驱动器IC，这将引入显著的寄生电感、电容和电阻，会严重影响高频性能并且占据较大的板面积。对基于氮化物的IC和功率器件的单片集成的需求变得越来越普遍。例如，在功率转换应用中很重要的半桥电路可以通过将两个单片基于氮化物的功率晶体管，即高侧(HS)晶体管和低侧(LS)晶体管，集成在Si衬底上而形成。HS晶体管可以具有连接到VDD的漏极和连接到节点SW的源极，而LS晶体管可以具有连接到节点SW的漏极和连接到GND的源极。
集成基于氮化物的单片半导体器件的困难之一是需要在器件之间进行隔离以避免背栅效应。例如，如果HS和LS晶体管未被隔离，则HS衬底(sub)和LS衬底(sub)通过整个Si衬底连接。如果整个衬底连接到GND，则当HS晶体管接通时，HS sub将相对于HS源极处于负电势。由于背栅效应，HS晶体管的阈值电压将增加，从而使得导通电阻增加。如果整个衬底连接到节点SW，则当LS晶体管接通时，LS sub将相对于LS源极处于负电势。由于背栅效应，LS晶体管的阈值电压将增加，从而使得导通电阻增加。增加的导通电阻将增加开关和导通损耗，这将严重影响功率转换效率。
因此，需要具有改进的器件结构设计和方法，以避免由基于氮化物的晶体管形成的半桥电路中的背栅效应。
发明内容
根据本公开的一个方面，提供了一种包括一个或多个晶体管的基于氮化物的半导体集成电路(IC)芯片。所述IC芯片包括：衬底；一个或多个晶体管内隔离区，其形成在所述衬底的表面中，用于分别限定所述一个或多个晶体管的一个或多个功率域；外延体层，其安置在所述衬底和所述一个或多个晶体管内隔离区上面；第一基于氮化物的层，其安置在所述外延体层上方；以及第二基于氮化物的层，其安置在第一基于氮化物的外延层上并且具有比所述第一基于氮化物的外延层的带隙大的带隙。所述外延体层和所述衬底由相同材料形成，并且所述一个或多个晶体管内隔离区中的每一个被植入以具有与所述衬底的掺杂极性相反的掺杂极性。
由所述晶体管内隔离区域提供的电隔离允许在每个晶体管下和/或在每个功率域内的单个触点下独立控制所述衬底或其它材料。此外，通过在所述隔离区上面实施所述外延体层，可保证在所述基于氮化物的半导体层之间形成的异质结的质量，因为可消除所述隔离区的植入对异质结界面形成的影响。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各种特征可以不按比例绘制。也就是说，为了论述的清楚起见，各种特征的尺寸可以任意增大或减小。在下文中参考附图更详细地描述本公开的实施例，在附图中：
图1和2描绘根据本发明的一个实施例的示例性基于氮化物的半导体芯片的结构；图1是示出一些元件之间的关系的半导体芯片的部分布局并且图2是沿着图1中的线A-A’截取的横截面视图；
图3描绘用于图1的半导体芯片的通孔配置的变型；
图4描绘根据本发明的另一实施例的示例性半导体芯片；
图5描绘根据本发明的另一实施例的示例性半导体芯片；
图6描绘根据本发明的一个实施例的半桥电路的电路图；
图7和8描绘基于图6的半桥电路的示例性半导体芯片的结构。图7是半导体芯片的部分布局并且图8是沿着图7中的线A-A’截取的横截面视图；
图9描绘用于图7的半导体芯片的通孔配置的变型；并且
图10A-10F示出了根据本发明的用于制造半导体芯片的方法的过程。
具体实施方式
在整个图式和具体实施方式中使用共同参考标号来指示相同或相似组件。根据以下结合附图作出的详细描述将容易理解本公开的实施例。
相对于某一组件或组件群组或组件或组件群组的某一平面而指定空间描述，例如“上方”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“下部”、“上部”、“上面”、“下面”等等，以用于定向如相关联图中所示的一个或多个组件。应理解，本文所使用的空间描述仅出于说明的目的，并且本文所描述的结构的实际实施方案可以任何定向或方式在空间上布置，前提为本公开的实施例的优点不因此布置而有偏差。
此外，应注意，在实际器件中，由于器件制造条件，描绘为近似矩形的各种结构的实际形状可能是弯曲的、具有圆形边缘、具有稍微不均匀的厚度等。使用直线和直角只是为了方便表示层和零件。
在以下描述中，半导体器件/裸片/封装、其制造方法等被阐述为优选例子。所属领域的技术人员将显而易见，可在不脱离本公开的范围和精神的情况下作出包括添加和/或替代在内的修改。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
根据本发明的一个方面，多个晶体管可集成到单个半导体芯片中，其中限定多个功率域用于提供晶体管之间的隔离。图1和2描绘根据本发明的一个实施例的包括一个或多个晶体管的基于氮化物的半导体集成电路(IC)芯片100的结构。为了简单起见，仅示出了两个晶体管Qt和Qt+1。图1是半导体芯片100的部分布局，其示出了构成晶体管Qt和Qt+1的部分的一些元件之间的关系。图2是沿着图1中的线A-A’截取的横截面视图。
参考图1和2，半导体芯片100可包括衬底102、外延体层108、基于氮化物的半导体层104、第二基于氮化物的半导体层106、多个栅极电极110和多个源极/漏极电极116。
衬底102可以是半导体衬底。衬底102的示例性材料可包括例如但不限于Si、p掺杂Si、n掺杂Si或其它合适的半导体材料。
外延体层108可安置在衬底102上面。优选地，外延体层108和衬底102由相同材料形成。外延体层108的示例性材料可包括例如但不限于Si、p掺杂Si、n掺杂Si或其它合适的半导体材料。
氮化物基半导体层104可安置在外延体层108上。氮化物基半导体层104的示例性材料可包括例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。氮化物基半导体层104的示例性结构可包括例如但不限于多层结构、超晶格结构和成分梯度结构。
氮化物基半导体层106可安置在氮化物基半导体层104上。氮化物基半导体层106的示例性材料可包括例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。
选择氮化物基半导体层104和106的示例性材料以使得氮化物基半导体层106具有大于氮化物基半导体层104的带隙的带隙(即，禁带宽度)，这会使其电子亲和能彼此不同并且在其间形成异质结。例如，当氮化物基半导体层104是带隙约为3.4eV的未掺杂GaN层时，氮化物基半导体层106可选择为带隙约为4.0eV的AlGaN层。由此，氮化物基半导体层104和106可分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处产生三角阱电势，使得电子在三角阱电势中积聚，由此邻近异质结产生二维电子气(2DEG)区。因此，所述多通道开关器件能实现包括一个或多个GaN基高电子迁移率晶体管(HEMT)。
在一些实施例中，半导体芯片100还可包括缓冲层、成核层(未示出)或其组合。缓冲层可安置在外延体层108与氮化物基半导体层104之间。缓冲层可被配置成减少外延体层108与氮化物基半导体层104之间的晶格和热失配，由此固化因失配/差异所致的缺陷。缓冲层可包括III-V族化合物。III-V族化合物可包括例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料还可包括例如但不限于GaN、AlN、AlGaN、InAlGaN，或其组合。
成核层可在外延体层108与缓冲层之间形成。成核层可被配置成提供过渡以适应外延体层108与缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可包括例如但不限于AlN或其合金中的任一者。
栅极结构110可安置在氮化物基半导体层106上/上面/上方。在一些实施例中，栅极结构110中的每一者可包括任选的栅极半导体层和栅极金属层。栅极半导体层和栅极金属层堆叠在氮化物基半导体层106上。栅极半导体层处于氮化物基半导体层106与栅极金属层之间。栅极半导体层和栅极金属层可形成肖特基势垒(Schottky barrier)。在一些实施例中，半导体芯片100还可包括在p型掺杂III-V族化合物半导体层与栅极金属层之间的任选介电层(未示出)。
具体地说，栅极半导体层可以是p型掺杂III-V族化合物半导体层。p型掺杂III-V族化合物半导体层可与氮化物基半导体层106产生至少一个p-n结以耗尽2DEG区，使得2DEG区的对应于在对应栅极结构110下方的位置的至少一个区段具有与2DEG区的其余部分不同的特性(例如，不同电子浓度)并且因此被阻塞。归因于此类机制，晶体管Qt和Qt+1可具有常关特性以形成在其栅极电极处于大致零偏置时处于常关状态的增强型器件。换句话说，当没有电压施加于栅极电极或施加于栅极电极的电压小于阈值电压(即，在栅极结构110下方形成反型层所需的最小电压)时，2DEG区在栅极结构110下方的区段保持阻塞，因此没有电流从中穿过。此外，通过提供p型掺杂III-V族化合物半导体层，栅极泄漏电流减小，并且实现断开状态期间阈值电压的增大。
在一些实施例中，p型掺杂III-V族化合物半导体层可被省略，使得半导体芯片100是耗尽型器件，这意味着晶体管在零栅极-源极电压下处于常开状态。
p型掺杂III-V族化合物半导体层的示例性材料可包括例如但不限于p掺杂III-V族氮化物半导体材料，例如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN，或其组合。在一些实施例中，通过使用例如Be、Mg、Zn、Cd和Mg等p型杂质来实现p掺杂材料。
在一些实施例中，氮化物基半导体层104包括未掺杂GaN，并且氮化物基半导体层106包括AlGaN，而p型掺杂III-V族化合物半导体层是p型GaN层，其可使底层能带结构向上弯曲以耗尽2DEG区的对应区段，从而将半导体芯片100置于断开状态条件。
在一些实施例中，栅极电极可包括金属或金属化合物。栅极电极可形成为单个层，或具有相同或不同成分的复数个层。金属或金属化合物的示例性材料可包括例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、Si、其金属合金或化合物或其它金属化合物。在一些实施例中，栅极电极的示例性材料可包括例如但不限于氮化物、氧化物、硅化物、掺杂半导体，或其组合。
在一些实施例中，所述任选介电层可由单层或多层的介电材料形成。示例性介电材料可包括例如但不限于一个或多个氧化物层、SiOx层、SiNx层、高k介电材料(例如HfO2、Al2O3、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2等)，或其组合。
S/D电极116可安置在氮化物基半导体层106上。“S/D”电极意指S/D电极116中的每一者可依据器件设计而充当源极电极或漏极电极。S/D电极116可位于对应栅极结构110的两个相对侧处，但可使用其它配置，尤其是当在所述器件中使用复数个源极、漏极或栅极电极时。栅极结构110中的每一者可被布置成使得栅极结构110中的每一者位于至少两个S/D电极116之间。栅极结构110和S/D电极116可一起充当带有2DEG区的至少一个氮化物基/GaN基HEMT。
在示例性图解说明中，对于晶体管Qt和Qt+1中的每一者，邻近S/D电极116关于其间的栅极结构110对称。在一些实施例中，邻近S/D电极116可任选地关于其间的栅极结构110不对称。即，S/D电极116中的一者相比于S/D电极116中的另一者可更接近栅极结构110。
在一些实施例中，S/D电极116可包括例如但不限于金属、合金、掺杂半导体材料(例如掺杂结晶硅)、硅化物和氮化物等化合物、其它导体材料，或其组合。S/D电极116的示例性材料可包括例如但不限于Ti、AlSi、TiN，或其组合。S/D电极116可以是单个层，或具有相同或不同成分的复数个层。在一些实施例中，S/D电极116可与氮化物基半导体层106形成欧姆接触。欧姆接触可通过将Ti、Al或其它合适的材料应用于S/D电极116来实现。在一些实施例中，S/D电极116中的每一者由至少一个共形层和导电填充物形成。所述共形层可包覆所述导电填充物。共形层的示例性材料例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt，或其组合。导电填充物的示例性材料可包括例如但不限于AlSi、AlCu，或其组合。
半导体芯片100可进一步包括形成在衬底102中并且在外延体层108下方的晶体管内隔离区161。每个晶体管内隔离区161安置在对应晶体管下方以限定该晶体管的功率域。优选地，每个晶体管内隔离区161被植入以具有与衬底102的掺杂极性相反的掺杂极性。
半导体芯片100可进一步包括从基于氮化物的外延层106的顶部表面延伸到对应晶体管内隔离区161的晶体管内导电通孔181。晶体管内导电通孔181中的每一个被配置成通过一个或多个导电迹线将其对应晶体管内隔离区161电连接到作为对应晶体管的漏极电极的S/D电极116。
优选地，晶体管内导电通孔181被布置成包围对应晶体管的栅极结构110和S/D电极116。在一些实施例中，如图1所示，晶体管内导电通孔181可形成为包围栅极结构110和S/D电极116的环。在其它实施例中，如图3所示，晶体管内导电通孔181可形成为围绕栅极结构110和S/D电极116散开的多个单独条带。
在一些实施例中，半导体芯片100可进一步包括从基于氮化物的外延层106的顶部表面延伸以穿透并终止于外延体层108内的晶体管内导电通孔182。晶体管内导电通孔182中的每一个被配置成通过一个或多个导电迹线将外延体层108电连接到作为对应晶体管的源极电极的S/D电极116。
优选地，晶体管内导电通孔182被布置成包围晶体管内导电通孔181。在一些实施例中，如图1所示，晶体管内导电通孔182可形成为包围晶体管内导电通孔181的环。在其它实施例中，如图3所示，晶体管内导电通孔182可形成为围绕晶体管内导电通孔181散开的多个单独条带。
通过实施晶体管内导电通孔182，在对应晶体管下的外延体层108可独立地偏置。因此，可避免不同功率域之间的干扰。
返回参考图1和2，半导体芯片100可进一步包括一个或多个晶体管间隔离区162，每个晶体管间隔离区位于两个相邻的晶体管内隔离区161之间。晶体管间隔离区162可被植入以具有与衬底102的掺杂极性类似的掺杂极性和与衬底102的掺杂浓度不同的掺杂浓度。
在一些实施例中，晶体管间隔离区162可具有比衬底102的掺杂浓度高的掺杂浓度。在其它实施例中，晶体管间隔离区162可具有比衬底102的掺杂浓度低的掺杂浓度。
半导体芯片100可进一步包括一个或多个晶体管间导电通孔183，每个晶体管间导电通孔从基于氮化物的外延层106的顶部表面延伸，以穿透并终止于对应晶体管间隔离区162内。晶体管间导电通孔183被配置成通过一个或多个导电迹线将晶体管间隔离区162电连接到接地GND。
通过实施连接到接地的晶体管间隔离区162，可增强晶体管之间的隔离，并且还可改进衬底102与GND之间的导电性。
图4描绘根据本发明的另一实施例的示例性半导体芯片200。半导体芯片200类似于半导体芯片100，不同之处在于半导体芯片200进一步包括沉积在衬底与晶体管内隔离区161之间的辅助隔离层190。
图5描绘根据本发明的另一实施例的示例性半导体芯片300。半导体芯片300类似于半导体芯片100，不同之处在于半导体芯片300具有相反掺杂极性的两个辅助隔离层191和192以在衬底与晶体管内隔离区161之间形成一个或多个二极管结构。
应理解，半导体芯片100、半导体芯片200和半导体芯片300可进一步包括形成在栅极结构和S/D电极上方的一个或多个钝化层(未示出)；以及形成在钝化层之间并且被配置成用于提供从栅极结构和S/D电极到外部电路的电连接的一个或多个导电迹线(未示出)。一个或多个导电迹线可进一步被配置成用于分别提供从晶体管内导电通孔和晶体管间导电通孔到外部电路的电连接。
图6描绘包括高侧(HS)晶体管QHS和低侧(LS)晶体管QLS的半桥电路5的电路图。HS晶体管QHS可具有HS栅极端GHS、HS漏极端DHS和HS源极端SHS。LS晶体管QLS可具有LS栅极端GLS、LS漏极端DLS和LS源极端SLS。HS晶体管QHS和LS晶体管QLS可串联连接在电源VDD与接地GND之间，使得HS漏极端连接到电源VDD，LS源极端连接到接地GND，HS源极端连接到LS漏极端。
半桥电路5可集成到单个半导体芯片中，其中功率域被限定以提供HS晶体管与LS晶体管之间的隔离。图7和8描绘基于半桥电路5的示例性半导体芯片500的结构。图7是半导体芯片500的部分布局，其示出了构成晶体管QHS和QLS的部分的一些元件之间的关系。图8是沿着图7中的线A-A’截取的横截面视图。
半导体芯片500的结构类似于图1的半导体芯片100的结构，不同之处在HS晶体管QHS下方安置有隔离区，但在LS晶体管QLS下方没有安置隔离区。为了简洁起见，半导体芯片100和500的相同元件被赋予相同的附图标记和符号，并且将不再进一步详细描述。
参考图8和9。类似地，半导体芯片500可包括衬底102、外延体层108、基于氮化物的半导体层104、基于氮化物的半导体层106、多个栅极电极110和多个源极/漏极电极116。
衬底102可以是半导体衬底。外延体层108安置在衬底102上面。优选地，外延体层108和衬底102由相同材料形成。基于氮化物的半导体层104可安置在外延体层108上面。基于氮化物的半导体层106可安置在基于氮化物的半导体层104上。栅极结构110可安置在基于氮化物的半导体层106上/上面/上方。S/D电极116可安置在基于氮化物的半导体层106上。
栅极结构110可包括充当HS栅极端的至少一个HS栅极结构和充当LS栅极端的至少一个LS栅极结构110。
在一些实施例中，S/D电极116可包括分别充当HS晶体管的源极端和漏极端的至少一个HS源极电极和至少一个HS漏极电极。
在其它实施例中，S/D电极116可进一步包括分别充当LS晶体管的源极端和漏极端的至少一个LS源极电极和至少一个LS漏极电极。
半导体芯片500可进一步包括钝化层(未示出)和形成在钝化层之间的导电层(未示出)。导电层被图案化以形成用于提供电连接的导电迹线。
半导体芯片500可进一步包括形成在衬底102中并且在外延体层108下方的HS隔离区561。HS隔离区561安置在HS晶体管下方以限定HS晶体管QHS的功率域。优选地，HS隔离区561被植入以具有与衬底102的掺杂极性相反的掺杂极性。
半导体芯片500可进一步包括从基于氮化物的外延层106的顶部表面延伸到HS隔离区561的HS导电通孔581。HS导电通孔581被配置成通过一个或多个导电迹线将HS隔离区561电连接到HS晶体管QHS的源极端。因此，HS隔离区561可具有与HS晶体管QHS的源极端相同的电势，并且充当HS晶体管QHS的有效衬底，从而可消除由于衬底与源极之间的电势差而产生的背栅效应。
优选地，HS导电通孔581被布置成包围HS晶体管QHS的栅极结构110和S/D电极116。在一些实施例中，如图7所示，HS导电通孔581可形成为包围栅极结构110和S/D电极116的环。在其它实施例中，如图9所示，HS导电通孔581可形成为围绕栅极结构110和S/D电极116散开的多个单独条带。
半导体芯片100可进一步包括一个或多个晶体管间导电通孔583，每个晶体管间导电通孔从基于氮化物的外延层106的顶部表面延伸以穿透并终止于衬底102内。晶体管间导电通孔183被配置成通过一个或多个导电迹线将衬底电连接到接地GND。
在图10A-10F中示出并且在下文中描述了用于制造根据本发明的半导体芯片的方法的不同阶段。在下文中，沉积技术可以包括例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强型CVD(PECVD)、低压CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。用于形成用作平面化层的钝化层的工艺通常包括化学机械抛光(CMP)工艺。用于形成导电通孔的工艺通常包括在钝化层中形成通孔并且用导电材料填充通孔。用于形成导电迹线的工艺通常包括光刻、曝光和显影、蚀刻、其它合适的工艺或其组合。
参看图10A，提供了衬底102(具有约0.7mm至1.2mm的典型厚度)，并且将隔离区161/162植入衬底的表面。可通过在衬底102上执行Si氧化、使用光刻术在衬底102上面形成光致抗蚀图案定义、使用植入机将衬底102暴露于例如高能硼原子之类的掺杂剂、剥离剩余光致抗蚀剂、在高温(例如，1100℃)下对晶片退火适当持续时间(例如，3小时)，并且接着通过浸入含氟化氢的酸中剥离任何表面氧化物来形成隔离区。
参考图10B，可使用成核和生长工艺在衬底102上方形成外延体层108。外延体层108可由Si材料的一个或多个子层组成，并且可具有在约2μm至约7μm范围内的厚度。
参考图10C。然后，可使用上文提及的沉积技术在外延体层108上形成两个基于氮化物的半导体层104和106。基于氮化物的半导体层104充当初级电流通道，并且基于氮化物的半导体层106充当阻挡层。结果，邻近基于氮化物的半导体层104与基于氮化物的半导体层106之间的异质结界面形成2DEG区。基于氮化物的半导体层104和106的形成可包括沉积厚度通常为约0.01μm至约0.5μm的GaN或InGaN材料层以形成导电区，以及沉积由AlGaN组成的材料层，其中Al分数(即Al含量，使得Al分数加上Ga分数等于1)在约0.1至约1.0的范围内，并且厚度在约0.01μm至约0.03μm的范围内以形成阻挡层。
参考图10D。然后，在基于氮化物的半导体层106上面形成一个或多个栅极结构110和S/D电极116。可例如通过在基于氮化物的半导体层106的表面上沉积p型GaN材料、从p型GaN材料蚀刻栅极结构110以及在GaN材料上面形成例如钽(Ta)、钛(Ti)、氮化钛(TiN)、钨(W)或硅化钨(WSi2)之类的难熔金属触点来形成栅极结构110。应理解，还可使用用于提供栅极结构110的其它已知方法和材料。S/D电极116可由任何已知的例如Ti和/或Al之类的欧姆接触金属以及例如Ni、Au、Ti或TiN之类的浇灌金属形成。金属层和栅极层的厚度各自优选地为约0.01μm到约1.0μm，并且接着在高温(例如，800℃)下退火60秒。
参考图10E。导电通孔181/183接着形成为从基于氮化物的半导体层106延伸到隔离区。可通过在除通孔181//183的位置之外的任何地方用SiO2和光致抗蚀剂覆盖基于氮化物的半导体层106，并且接着将覆盖的器件暴露于蚀刻室中的高能等离子体中来制造开口。高能量等离子体通常含有例如BCl3或Cl2之类的基于氯的气体，并且通过在蚀刻室内产生的高频率振荡场产生。在从基于氮化物的半导体层106蚀刻到隔离区之后，使用化学剥离器、氧等离子体或这些技术的组合剥离光致抗蚀剂。可将TiN和Al沉积到开口中以形成导电通孔181/183，其中所述TiN材料沿着具有在约范围内的厚度的开口的壁形成外层，并且形成通孔181/183内部的Al材料具有在约1-5μm范围内的厚度。所述TiN外层促进Al材料的粘合。
参考图10F。导电通孔182接着形成为从基于氮化物的半导体层106延伸到外延体层108。形成通孔182的工艺类似于形成通孔181/183的工艺，不同之处在于开口从基于氮化物的半导体层106蚀刻到外延体层108。
尽管在此实施例中证明了导电通孔181/183在导电通孔182之前形成，但是应理解，导电通孔182也可在导电通孔181/183之前形成，这取决于实际的制造程序。
还应理解，可接着沉积和蚀刻钝化层和路由(导电)层以在导电通孔、栅极结构和电极116与外部电路之间形成连接。
选择和描述实施例是为了最好地解释本发明的原理及其实际应用，由此使得所属领域的其它技术人员能够理解本发明的各种实施例以及具有适合于所预期的特定用途的各种修改。
如本文所使用且不另外定义，术语“基本上”、“大体上”、“大致”和“约”是用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖事件或情形明确发生的情况以及事件或情形极近似于发生的情况。例如，当结合数值使用时，术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。术语“基本上共面”可指沿同一平面定位的在数微米内的两个表面，例如沿同一平面定位的在40μm内、30μm内、20μm内、10μm内或1μm内的两个表面。
如本文所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包括多个提及物。在一些实施例的描述中，提供于另一组件“上”或“上面”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一个或多个中间组件位于前一组件与后一组件之间的情况。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由随附权利要求书定义的本公开的真实精神和范围的情况下，作出各种改变并且取代等效物。所述说明可能未必按比例绘制。由于制造过程和公差，本公开中的工艺再现与实际设备之间可能存在区别。此外，应了解，实际器件和层可能相对于图式的矩形层描绘存在偏差，且可能归因于例如保形沉积、蚀刻等制造工艺而包括角表面或边缘、圆角等。可能存在并未具体示出的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可作出修改以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序和分组并非限制性的。

Claims (16)

1.一种包括一个或多个晶体管的基于氮化物的半导体集成电路芯片，其特征在于，包括：
衬底；
一个或多个晶体管内隔离区，其形成在所述衬底的表面中，用于分别限定所述一个或多个晶体管的一个或多个功率域；
外延体层，其安置在所述衬底和所述晶体管内隔离区上面；
第一基于氮化物的外延层，其安置在所述外延体层上方；
第二基于氮化物的外延层，其安置在第一基于氮化物的外延层上并且具有比所述第一基于氮化物的外延层的带隙大的带隙；
一个或多个栅极结构和一个或多个源极/漏极电极，其安置在所述第二基于氮化物的外延层上方；
一个或多个第一晶体管内导电通孔，其从所述第二基于氮化物的外延层的顶部表面延伸到对应晶体管内隔离区，所述第一晶体管内导电通孔被布置成包围对应晶体管的栅极结构和源极/漏极电极；
其中所述晶体管中的每一个包括至少一个栅极结构和至少一对源极/漏极电极；
其中所述外延体层和所述衬底由相同材料形成；并且
其中所述一个或多个晶体管内隔离区中的每一个被植入以具有与所述衬底的掺杂极性相反的掺杂极性；
所述半导体集成电路芯片进一步包括一个或多个第二晶体管内导电通孔，所述一个或多个第二晶体管内导电通孔从所述第二基于氮化物的外延层的顶部表面延伸以穿透并终止于所述外延体层内；
其中：
所述一个或多个第一晶体管内导电通孔中的每一个被配置成将晶体管内隔离区电连接到对应晶体管的漏极电极；并且
所述一个或多个第二晶体管内导电通孔中的每一个被配置成将所述外延体层电连接到对应晶体管的源极电极；
或者，所述一个或多个第一晶体管内导电通孔中的每一个被配置成将晶体管内隔离区电连接到对应晶体管的源极电极；并且
所述一个或多个第二晶体管内导电通孔中的每一个被配置成将所述外延体层电连接到对应晶体管的漏极电极。
2.根据权利要求1所述的基于氮化物的半导体集成电路芯片，
其特征在于：
所述一个或多个晶体管包括：
HS晶体管，其具有HS源极电极和HS漏极电极；以及
LS晶体管，其具有LS源极电极和LS漏极电极；
所述一个或多个晶体管内隔离区包括安置在所述HS晶体管下方的HS隔离区；并且
所述一个或多个第一晶体管内导电通孔包括HS导电通孔，所述HS导电通孔从所述第二基于氮化物的外延层的顶部表面延伸到所述HS隔离区以将所述HS隔离区电连接到所述HS源极电极和所述LS漏极电极。
3.根据权利要求1所述的基于氮化物的半导体集成电路芯片，其特征在于，进一步包括：
一个或多个晶体管间隔离区，每个晶体管间隔离区位于两个相邻的晶体管内隔离区之间并且被植入以具有与所述衬底的所述掺杂极性类似的掺杂极性和与所述衬底的掺杂浓度不同的掺杂浓度；以及
一个或多个晶体管间导电通孔，每个晶体管间导电通孔从所述第二基于氮化物的外延层的顶部表面延伸以穿透并终止于对应晶体管间隔离区内，并且被配置成将所述晶体管间隔离区电连接到接地。
4.根据权利要求1至2任一项所述的基于氮化物的半导体集成电路芯片，其特征在于，进一步包括沉积在所述衬底与所述晶体管内隔离区之间的一个或多个辅助隔离层。
5.根据权利要求4所述的基于氮化物的半导体集成电路芯片，其特征在于，所述一个或多个辅助隔离层交替地以相反掺杂极性布置以在所述衬底与所述晶体管内隔离区之间形成一个或多个二极管结构。
6.根据权利要求1至3任一项所述的基于氮化物的半导体集成电路芯片，其特征在于，所述衬底和所述外延体层由硅制成。
7.根据权利要求1至3任一项所述的基于氮化物的半导体集成电路芯片，其特征在于，进一步包括：
一个或多个钝化层，其形成在所述栅极结构和S/D电极上方；以及
一个或多个导电迹线，其形成在所述钝化层之间并且被配置成用于提供从所述栅极结构和所述S/D电极到外部电路的电连接。
8.根据权利要求1至3任一项所述的基于氮化物的半导体集成电路芯片，其特征在于，所述一个或多个导电迹线进一步被配置成用于分别提供从所述晶体管内导电通孔和所述晶体管间导电通孔到外部电路的电连接。
9.一种用于制造包括一个或多个晶体管的基于氮化物的半导体集成电路芯片的方法，其特征在于，包括：
提供衬底；
在所述衬底的表面中形成一个或多个晶体管内隔离区和一个或多个晶体管间隔离区，并且植入所述一个或多个晶体管内隔离区以具有与所述衬底的掺杂极性相反的掺杂极性；
在所述衬底和所述晶体管内隔离区上面形成外延体层；
在所述外延体层上方形成第一基于氮化物的外延层；
在所述第一基于氮化物的外延层上形成第二基于氮化物的外延层；
通过以下操作集成一个或多个基于氮化物的半导体器件：
在所述第二基于氮化物的外延层上面形成一个或多个栅极结构，使得每个栅极结构与相应器件隔离区竖直对准；
在所述第二基于氮化物的外延层上面形成一对或多对源极/漏极(S/D)电极，使得每个栅极结构位于相应一对S/D电极之间；以及
形成一个或多个第一晶体管内导电通孔，每个第一晶体管内导电通孔从所述第二基于氮化物的外延层的顶部表面延伸以穿透并终止于器件隔离区内；
其中所述晶体管中的每一个包括至少一个栅极结构和至少一对源极/漏极电极；并且
其中外延体层和所述衬底由相同材料形成；
进一步包括：所述第一晶体管内导电通孔被布置成包围对应晶体管的栅极结构和源极/漏极电极；
所述方法进一步包括：
形成从所述第二基于氮化物的外延层的顶部表面延伸以穿透并终止于所述外延体层内的一个或多个第二晶体管内导电通孔；
配置所述一个或多个第一晶体管内导电通孔中的每一个以将晶体管内隔离区电连接到对应晶体管的漏极电极；以及
配置所述一个或多个第二晶体管内导电通孔中的每一个以将所述外延体层电连接到对应晶体管的源极电极；
或者，配置所述一个或多个第一晶体管内导电通孔中的每一个以将晶体管内隔离区电连接到对应晶体管的源极电极；以及
配置所述一个或多个第二晶体管内导电通孔中的每一个以将所述外延体层电连接到对应晶体管的漏极电极。
10.根据权利要求9所述的方法，其特征在于，进一步包括：
所述一个或多个晶体管包括：
HS晶体管，其具有HS源极电极和HS漏极电极；以及
LS晶体管，其具有LS源极电极和LS漏极电极；
所述一个或多个晶体管内隔离区包括安置在所述HS晶体管下方的HS隔离区；并且
所述一个或多个第一晶体管内导电通孔包括HS导电通孔，所述HS导电通孔从所述第二基于氮化物的外延层的顶部表面延伸到所述HS隔离区以将所述HS隔离区电连接到所述HS源极电极和所述LS漏极电极。
11.根据权利要求9所述的方法，其特征在于，进一步包括：
在两个相邻的晶体管内隔离区之间形成一个或多个晶体管间隔离区，并且植入所述一个或多个晶体管间隔离区以具有与所述衬底的所述掺杂极性类似的掺杂极性和与所述衬底的掺杂浓度不同的掺杂浓度；以及
形成从所述第二基于氮化物的外延层的顶部表面延伸以穿透并终止于对应晶体管间隔离区内的一个或多个晶体管间导电通孔，并且配置所述一个或多个晶体管间导电通孔以将所述晶体管间隔离区电连接到接地。
12.根据权利要求9至11任一项所述的方法，其特征在于，进一步包括在所述衬底与所述晶体管内隔离区之间形成一个或多个辅助隔离层。
13.根据权利要求12所述的方法，其特征在于，进一步包括交替地以相反掺杂极性布置所述一个或多个辅助隔离层以在所述衬底与所述晶体管内隔离区之间形成一个或多个二极管结构。
14.根据权利要求9至11任一项所述的方法，其特征在于，所述衬底和所述外延体层由硅制成。
15.根据权利要求9至11任一项所述的方法，其特征在于，进一步包括：
在所述栅极结构和S/D电极上方形成一个或多个钝化层；以及
在所述钝化层之间形成一个或多个导电迹线，并且所述一个或多个导电迹线被配置成用于提供从所述栅极结构和S/D电极到外部电路的电连接。
16.根据权利要求9至11任一项所述的方法，其特征在于，进一步包括配置所述一个或多个导电迹线以分别提供从所述晶体管内导电通孔和所述晶体管间导电通孔到外部电路的电连接。
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