CN114597173B - 集成半导体器件及其制造方法 - Google Patents

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Abstract

一种集成半导体器件包含衬底、多个半导体电路层、绝缘材料以及互连层。这些半导体电路层配置在衬底上方。绝缘材料配置在半导体电路层上。互连层嵌入在绝缘材料中且电连接到半导体电路层中的一或多个。半导体电路层包含多个器件部分和一或多个隔离部分。隔离部分配置在器件部分之间，且隔离部分在相邻器件部分之间提供电隔离。互连层具有嵌入在器件部分上的绝缘材料中的多个电路。绝缘材料具有从器件部分上的电路的顶部表面升高的一或多个隔离结构。半导体电路层中的一些形成至少一个异质结。

Description

集成半导体器件及其制造方法
本申请是2021年5月11日提交的题为“集成半导体器件及其制造方法”的中国专利申请202180004425.8的分案申请。
技术领域
本公开大体上涉及一种半导体器件。更具体来说，本公开涉及一种在电路之间形成隔离结构的集成半导体器件。
背景技术
近年来，例如高电子迁移率晶体管(HEMT)的氮化物半导体器件在例如高功率开关和高频率应用的半导体技术和器件的发展中已经非常普遍。这些器件利用具有不同能带隙的两种材料之间的异质结界面，且电子累积在界面处而形成二维电子气体(2DEG)区，这满足高功率/频率装置的需求。除HEMT以外，具有异质结构的器件的实例还包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。
由于氮化物半导体器件的大小和集成已经取得巨大进展，因此器件上的电连接的密度也随之增加，且电连接之间的间隙减小。目前，需要改进氮化物器件的连接的良率，由此使其适合于大批量生产。
发明内容
根据本公开的一个方面，提供一种集成半导体器件。集成半导体器件包含衬底、多个半导体电路层、绝缘材料以及互连层。这些半导体电路层配置在衬底上方。绝缘材料配置在半导体电路层上。互连层嵌入在绝缘材料中且电连接到半导体电路层中的一或多个。半导体电路层包含多个器件部分和一或多个隔离部分。隔离部分配置在器件部分之间，且隔离部分在相邻器件部分之间提供电隔离。互连层具有嵌入在器件部分上的绝缘材料中的多个电路。绝缘材料具有从器件部分上的电路的顶部表面升高的一或多个隔离结构。半导体电路层中的一些形成至少一个异质结。
在本公开的实施例中，第一绝缘层和第二绝缘层形成绝缘材料。第一绝缘层配置在半导体电路层上，且第二绝缘层配置在第一绝缘层上。
在本公开的实施例中，隔离结构是升高平台。
在本公开的实施例中，隔离部分上的绝缘层的厚度大于器件部分上的绝缘层的厚度。
在本公开的实施例中，器件部分上的绝缘材料的顶部表面低于隔离部分上的绝缘材料的顶部表面。
在本公开的实施例中，器件部分上的绝缘材料的顶部表面与隔离部分上的绝缘材料的顶部表面共面。电路的顶部表面低于器件部分上的绝缘材料的顶部表面。
在本公开的实施例中，隔离部分上的绝缘材料的顶部表面为平坦平面。
在本公开的实施例中，隔离结构形成齿形轮廓。
在本公开的实施例中，隔离结构具有圆形顶部表面。
在本公开的实施例中，隔离结构的横截面具有大致梯形形状。
在本公开的实施例中，多个沟槽形成在每一隔离部分上的隔离结构之间。
在本公开的实施例中，隔离结构具有阶梯形轮廓。
在本公开的实施例中，隔离结构的厚度朝向隔离部分的中心增加。
在本公开的实施例中，半导体电路层的材料包含III-V半导体，且形成异质结的半导体电路层的材料包含氮化镓。
根据本公开的另一方面，提供一种集成半导体器件的制造方法。集成半导体器件的制造方法包含：提供衬底和配置在其上的半导体电路层；在所述半导体电路层上提供第一绝缘层；在所述半导体电路层的器件部分上提供互连层；在所述第一绝缘层上提供第二绝缘层；以及在所述半导体电路层的隔离部分上形成一或多个隔离结构。隔离部分定位在器件部分之间以将器件部分彼此电绝缘，且隔离结构从互连层的电路的顶部表面升高。
在本公开的实施例中，其中多个晶体管形成在所述半导体电路层中。
在本公开的实施例中，在形成隔离结构的同时暴露互连层的电路。
在本公开的实施例中，隔离结构通过蚀刻工艺形成。
在本公开的实施例中，在提供第二绝缘层的同时覆盖电路的顶部表面。
根据本公开的另一方面，提供一种集成半导体器件。集成半导体器件包含衬底、多个半导体电路层、第一绝缘层、第二绝缘层以及多个电路。这些半导体电路层配置在衬底上方。第一绝缘层配置在半导体电路层上，且第二绝缘层配置在第一绝缘层上。这些电路嵌入第一绝缘层和第二绝缘层中且电连接到半导体电路层。半导体电路层包括多个器件部分和一或多个隔离部分。隔离部分配置在器件部分之间，且隔离部分在相邻器件部分之间提供电隔离。第一绝缘层或第二绝缘层具有从器件部分上的电路的顶部表面升高的一或多个隔离结构。
在本公开的实施例中，隔离结构是升高平台。
在本公开的实施例中，隔离部分上的第二绝缘层的厚度大于器件部分上的第二绝缘层的厚度。
在本公开的实施例中，器件部分上的第二绝缘层的顶部表面低于隔离部分上的第二绝缘层的顶部表面。
在本公开的实施例中，器件部分上的第二绝缘层的顶部表面与隔离部分上的绝缘层的顶部表面共面。
在本公开的实施例中，隔离部分上的第二绝缘层的顶部表面为平坦平面。
通过应用上述此类配置，绝缘层中的隔离结构的存在有利地改进了集成半导体器件的连接。在集成半导体器件中，隔离结构可防止集成半导体器件的不同电路之间的电迁移。
附图说明
当结合附图阅读时，从以下具体实施方式容易地理解本公开的各方面。应注意，各种特征可不按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。在下文中参考图式更详细地描述本公开的实施例，在图式中：
图1为根据本公开的实施例的集成半导体器件的俯视图；
图2为沿着图1中的割面线2截取的集成半导体器件的侧截面视图；
图3、4、5、6和7描绘根据本公开的另一实施例的集成半导体器件的制造方法的步骤；
图8为本公开的一些实施例的集成半导体器件的侧截面视图；
图9为本公开的一些实施例的集成半导体器件的侧截面视图；
图10为根据本公开的一些实施例的集成半导体器件的俯视图；
图11为沿着图10中的割面线11截取的集成半导体器件的侧截面视图；
图12、13和14描绘根据本公开的另一实施例的集成半导体器件的制造方法的步骤；
图15为本公开的一些实施例的集成半导体器件的侧截面视图；
图16为本公开的一些实施例的集成半导体器件的侧截面视图；
图17为本公开的一些实施例的集成半导体器件的侧截面视图；
图18为本公开的一些实施例的集成半导体器件的侧截面视图；
图19为本公开的一些实施例的集成半导体器件的侧截面视图；
图20为本公开的一些实施例的集成半导体器件的侧截面视图；
图21为本公开的一些实施例的半导体设备的侧截面视图；
图22为本公开的一些实施例的集成半导体器件的侧截面视图；
图23、24、25、26和27描绘根据本公开的另一实施例的集成半导体器件的制造方法的步骤；
图28为本公开的一些实施例的集成半导体器件的侧截面视图；
图29为本公开的一些实施例的集成半导体器件的侧截面视图；以及
图30为本公开的一些实施例的集成半导体器件的侧截面视图。
具体实施方式
在这些图式和具体实施方式中，将使用共同参考标号来指示相同或类似组件。根据以下结合附图进行的详细描述，将更容易地理解本公开的实施例。
空间描述是相对于某一组件或组件群组，或者组件或组件群组的某一平面，为相关联图中所展示的组件作定向描述，例如“上方”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“较高”、“较低”、“上部”、“之上”、“之下”等等。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，前提为本公开的实施例的优点不会因此类布置而有所偏差。
在以下描述中，集成半导体器件、其制造方法等被阐述为优选实例。所属领域的技术人员将显而易见，可在不脱离本公开的范围和精神的情况下进行包含添加或替代在内的修改。可省略特定细节以免公开本发明；然而，编写本公开是为了使所属领域的技术人员能够在不进行实验的情况下实践本文中的蚀刻。
图1为根据本公开的实施例的集成半导体器件100A的俯视图，且图2为沿着图1中的割面线2绘示的集成半导体器件100A的侧截面视图。请参考图1和图2，在本公开的实施例中，集成半导体器件100A可包含晶体管134。此外，举例来说，集成半导体器件100A可包含场效应晶体管，例如高电子迁移率晶体管(HEMT)134，但本公开不限于此。集成半导体器件100A包含衬底110、多个半导体电路层130、绝缘层141、绝缘层142和互连层150。
在此实施例中，这些半导体电路层130配置在衬底110上方，且这些半导体电路层130中的一些形成至少一个异质结131。举例来说，这些半导体电路层130中的一个可包含氮化镓(GaN)，且另一个可包含氮化铝镓(AlGaN)，且异质结131可形成于其间，且HEMT 134可形成在这些半导体电路层130中。
此外，这些半导体电路层130的材料可包含III-V半导体，且形成异质结131的这些半导体电路层130的材料可包含氮化镓或氮化铝镓。然而，本公开不限于这些半导体电路层130的材料，本公开的一些实施例中可包含其它材料。
这些半导体电路层130具有多个器件部分132和隔离部分133。隔离部分133位于这些器件部分132之间。在一些实施例中，这些半导体电路层130可包含更多隔离部分133，且这些隔离部分133位于这些器件部分132之间。隔离部分133在这些相邻所述器件部分132之间提供电隔离。
此外，集成电路器件100A可包含外延层120。外延层120配置在衬底110上，且这些半导体电路层130配置在外延层120上。举例来说，衬底110的材料可包含硅。在本公开的其它实施例中，衬底110的材料可包含氮化镓(GaN)、碳化硅(SiC)或玻璃。外延层120的材料可包含氮化镓(GaN)。在本公开的其它实施例中，外延层120和衬底110可为绝缘体上硅(silicon on insulator,SOI)。
绝缘层141配置在这些半导体电路层130上，且绝缘层142配置在绝缘层141上，且互连层150配置在这些半导体电路层130上。这些绝缘层141、142和互连层150全部配置在这些半导体电路层130和衬底110的未配置这些半导体电路层130的区域上，且互连层150嵌入在这些绝缘层141、142中。绝缘层141位于绝缘层142与衬底110之间。
在实施例中，绝缘层141具有多个开口143，且绝缘层142具有多个开口144，这些开口144分别对应于这些开口143。互连层150配置在这些开口143、144中。因此，嵌入在绝缘层141、142中的互连层150穿透绝缘层141、142以电连接这些半导体电路层130的器件部分132。在实施例中，这些半导体电路层130的HEMT可位于器件部分132中，且互连层150可电连接器件部分132中的HEMT。具体来说，实施例的互连层150具有位于器件部分132上方的多个电路151。
在实施例中，绝缘层141、142共同地在这些半导体电路层130的隔离部分133上方形成沟槽146。在本公开的一些实施例中，绝缘层142自身可形成沟槽146。此外，在实施例中，沟槽146的数目不限于参考图示，这些半导体电路层130可具有多个隔离部分133，且这些绝缘层141、142可分别在这些隔离部分133上方形成沟槽146。
集成半导体器件100A具有配置在这些器件部分132之间的沟槽146，使不同器件部分132中的这些电路151之间的迁移距离增加，因此可通过沟槽146防止电迁移。此外，沿着方向d1，这些电路51可以保持良好的电连接，同持让这些电路151以较高密度分布。
在此实施例中，这些绝缘层141、142形成绝缘材料140，且绝缘材料140配置在这些电路151之间。绝缘材料140在这些半导体电路层130的每一隔离部分111上方形成凹痕表面145。因此，通过沟槽146，在不同器件部分132的这些电路151之间，沿著绝缘材料140表面的长度得以增加，因此凹痕表面145可避免电迁移。
绝缘材料140的底部在这些半导体电路层130的隔离部分133上的投影将不同器件部分132中的第一电路151分离。绝缘材料140的底部处于相同高度。
在此实施例中，沟槽146的宽度朝向绝缘层141中的沟槽146的底部部分147减小。在此实施例中，绝缘层141中的沟槽146的底部部分147的宽度W1小于绝缘层142中的沟槽146的顶侧的宽度W2。
绝缘层142中的沟槽146的侧壁148是垂直的，且侧壁148沿着方向d2延伸。方向d2与衬底110的载体表面113成直角。
绝缘层141中的沟槽146的侧壁149是倾斜的，且侧壁149朝向沟槽146的底部部分147的中心倾斜。
在此实施例中，电路151具有在绝缘层141内的部分153和在绝缘层142内的部分154。部分154比部分153宽。电路151与绝缘层142之间的界面101与绝缘层142中的沟槽146的侧壁148平行。
具体来说，界面101与侧壁148平行，且侧壁148和界面101与衬底110的载体表面113成直角。可界定界面101与侧壁148之间的间隙，且可通过界定具有恰当宽度的间隙来避免电迁移。
请参考图1，在实施例中，沟槽146在衬底110(如图2中所展示)的载体表面113上的投影具有矩形形状。换句话说，沿着衬底110(如图2中所展示)的载体表面113的法向量观看时，沟槽146具有矩形形状。
沟槽146和电路151在衬底110(如图2中所展示)的载体表面113上的投影具有对准的顶侧S1、S3和底侧S2、S4。具体来说，每一个电路151的顶侧S3和沟槽146的顶侧S1的投影是对准的，且每一个电路151的底侧S4和沟槽146的底侧S2是对准的。
然而，本公开不限于此。在本公开的一些实施例中，沟槽146的顶侧S1可高于电路151的顶侧S3，且沟槽146的底侧S2可低于电路151的底侧S4。换句话说，沟槽146可延伸得比电路151长。
在本公开的实施例中，绝缘层141、142可包含介电材料。示例性介电材料可包含例如但不限于一或多个氧化物层、SiOx层、SiNx层、高k介电材料(例如，HfO2、Al2O3、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2等)或其组合。
可通过使用包含光刻和蚀刻工艺的合适的技术来制造隔离结构(例如，沟槽146)。确切地说，光刻和蚀刻工艺可包括：在绝缘层142上方沉积常用的掩模材料(如光致抗蚀剂)；将掩模材料暴露于图案；根据图案蚀刻绝缘层142和绝缘层141。以此方式，结果可形成沟槽146。
具体来说，沟槽146的形成在绝缘层141中产生较窄开口且在绝缘层142中产生较宽开口。换句话说，绝缘层141中的开口的横截面的形状为梯形。
此外，互连层150的电路151可包含金属或金属化合物。金属或金属化合物的示例性材料可包含例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、其金属合金或其它金属化合物。
如上文所看到，实施例的集成半导体器件100A具有沟槽146，且沟槽146形成在隔离部分133上。因此，增强这些器件部分132之间的电隔离。以下是对本公开的实施例的集成半导体器件的制造方法的描述，且所述描述参考多个图式，以便解释制造方法的不同步骤。
图3、4、5、6和7为描绘本公开的实施例的集成半导体器件100B的制造方法的侧截面视图。请参考图3，制造方法提供衬底110和多个半导体电路层130。这些半导体电路层130中的一些形成异质结131。举例来说，这些半导体电路层130中的一个可含有GaN，且这些半导体电路层130中的另一个可含有AlGaN，且异质结131形成于其间。
此外，多个晶体管134形成在这些半导体电路层130中。举例来说，这些半导体电路层130形成这些晶体管134的源极、漏极和栅极。此外，可通过蚀刻在这些半导体电路层130中形成分离开口135。
在此实施例中，这些晶体管134分布在这些半导体电路层130的这些器件部分132中，且没有晶体管134配置在这些半导体电路层130的隔离部分133中。因此，隔离部分133定位在这些器件部分132之间以使这些器件部分132彼此电绝缘。
参考图4，制造方法在这些半导体电路层130上提供绝缘层141。具体来说，绝缘层141可包含多个开口143，且这些开口143对应于这些晶体管134。换句话说，绝缘层141暴露这些半导体电路层130中的这些晶体管134。
在此实施例中，这些开口143位于这些器件部分132中，且这些半导体电路层130的隔离部分133由绝缘层143覆盖。
参考图5，制造方法在这些半导体电路层130的这些器件部分132上提供互连层150。在实施例中，互连层150具有多个电路151，且每一电路151配置在这些开口143中的一个中。每一个电路151都电连接到其中一个晶体管134。
参考图6，制造方法在绝缘层141上提供绝缘层142。绝缘层141填充这些电路151之间的间隙，且部分的电路151配置在绝缘层142的开口144中。
在此实施例中，绝缘层142的顶部表面1410与电路的顶部表面155共平面，且隔离部分133中不存在顶部表面155。此外，绝缘层141和绝缘层142形成绝缘材料140，且器件部分132上的绝缘材料140的顶部表面1410与隔离部分133上的绝缘材料140的顶部表面1414对准，使得形成连续的平面表面。
参考图7，制造方法在这些半导体电路层130的隔离部分133上方形成沟槽146，且形成集成半导体器件100B。
沟槽146从绝缘层142的顶部表面1410凹入。因此，当沿着表面测量时，不同器件部分132上的电路151之间的距离由沟槽146延伸，且可防止电迁移。
在一个方面，本公开的集成半导体器件中的沟槽的形状或结构不限于上述实施例的集成半导体器件100A的沟槽146。在此实施例中，集成半导体层100B中的沟槽146包含侧壁148、149。沟槽146的侧壁148、149具有连续轮廓。
具体来说，侧壁148与侧壁149共平面，且侧壁148和侧壁149与衬底110的载体表面113成直角。
具体来说，沟槽146的侧壁149与开口143的侧壁平行，且沟槽146的侧壁148和开口144的侧壁平行。因此，可通过一次刻蚀工艺形成沟槽146。
举例来说，沟槽146的形成在绝缘层141中产生开口，所述开口具有与绝缘层142中的开口相同的宽度。换句话说，这些绝缘层141、142中的开口都具有矩形形状。
此外，这些半导体电路层130的隔离部分133被沟槽146暴露。隔离部分133上的这些绝缘层141、142被蚀刻，且沟槽146穿过绝缘层141和绝缘层142。换句话说，半导体电路层130的隔离部分133形成沟槽146的底部，且这些绝缘层141、142形成沟槽146的这些侧壁149、148。
图8为本公开的一些实施例的集成半导体器件100C的另一侧截面视图。在此实施例中，集成半导体器件100C的沟槽146的宽度可朝向底部增加。
请参考图8，集成半导体器件100C包含衬底110、多个半导体电路层130、多个绝缘层141、142和嵌入在这些绝缘层141、142中的互连层150。此外，外延层120可配置在衬底110上，且这些半导体电路层130配置在外延层120上。
沟槽146形成在这些绝缘层141、142中。具体来说，沟槽146位于这些半导体电路层130的隔离部分133上，且互连层150的电路位于这些半导体电路层130的这些器件部分133上。
绝缘层142中的沟槽146具有宽度W2，且第一绝缘层141中的沟槽146的底部部分147具有宽度W1。宽度W1比宽度W2长。因此，沟槽146的宽度朝向底部部分147增加。
在一个方面，沟槽146的形成在绝缘层141中产生较宽开口且在绝缘层142中产生较窄开口。
在此实施例中，绝缘层142的顶部表面1410上的沟槽146的开口较小，其可形成在彼此靠近的这些电路151之间，且加宽的底部部分147仍可增加其间的电迁移距离，这可防止电迁移的发生。举例来说，可通过各向同性蚀刻(如湿式蚀刻)形成集成半导体器件100C的沟槽146，且蚀刻剂可加宽隔离层141中的沟槽146。
图9为本公开的一些实施例的集成半导体器件100D的再一侧截面视图。在此实施例中，集成半导体器件100D的沟槽146具有阶梯形侧壁。
请参考图9，集成半导体器件100D与集成半导体器件100C类似，所述集成半导体器件100D包含衬底110、外延层120、多个半导体电路层130、绝缘层141、绝缘层142和互连层150。互连层150具有嵌入在绝缘层141和绝缘层142中的多个电路151。
在此实施例中，这些电路151位于这些器件部分132上，且沟槽146位于隔离部分133上。绝缘层141中的沟槽146的侧壁149具有宽度W1，且绝缘层142中的沟槽146的侧壁148具有宽度W1。宽度W1小于宽度W2，且侧壁149从侧壁148突出。因此，绝缘层141中的侧壁149和绝缘层142中的侧壁148可形成阶梯形侧壁。
具体来说，可以通过两种不同的蚀刻工艺形成集成半导体器件100D的沟槽146。
图10为本公开的一些实施例的集成半导体器件100E的又一俯视图，且图11为沿着割面线11截取的集成半导体器件100E的侧截面视图。请参考图10和图11，在此实施例中，集成半导体器件100E包含衬底110、外延层120、多个半导体电路层130、绝缘材料140和互连层150。
这些半导体电路层130配置在衬底110上方。这些半导体电路层130具有多个器件部分132和隔离部分133，且隔离部分133位于这些器件部分132之间。隔离部分133在相邻这些器件部分132之间提供隔离。这些电路151配置在这些半导体电路层130的这些器件部分132上。绝缘材料140配置在这些电路151之间。绝缘材料140在这些半导体电路层130的每一隔离部分133上方形成凹痕表面。
具体来说，绝缘材料140具有沟槽146，且因此形成凹痕表面。然而，集成半导体器件100E的沟槽146与上述实施例的沟槽不同。
在此实施例中，集成半导体器件100E进一步包含保护层160和多个导电衬垫170。
实施例的保护层160的材料可包含介电材料。举例来说，示例性介电材料可包含例如但不限于一或多个氧化物层、SiOx层、SiNx层、高k介电材料(例如，HfO2、Al2O3、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2等)或其组合。在其它实施例中，介电材料可包含例如但不限于环氧树脂、液体光可成像阻焊(LPSM或LPI)油墨、干膜光可成像阻焊剂(DFSM)。
实施例的导电衬垫170的材料可包含金属或金属化合物。金属或金属化合物的示例性材料可包含例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、其金属合金或其它金属化合物。
这些导电衬垫180和保护层160配置在绝缘层142和互连层150上。此外，导电衬垫180嵌入在保护层160中。
在此实施例中，保护层160、绝缘层142和绝缘层141共同地在隔离部分133上方形成沟槽146。
此外，在沟槽146中，绝缘层142中的侧壁148与保护层160中的侧壁1411共平面。侧壁148和侧壁1411与衬底110的载体表面113成直角。绝缘层141中的侧壁149是倾斜的，且侧壁149朝向沟槽146的中心倾斜。
在一个方面，沟槽146的宽度朝向底部减小。在绝缘层141的底部，沟槽146具有宽度W1，且绝缘层142和保护层150中的沟槽146具有宽度W2，且宽度W2大于宽度W1。
参考图10，两个导电衬垫170和其间的沟槽146在衬底110上的投影具有对准的顶侧和底侧。具体来说，这些导电衬垫170的投影的顶侧171与沟槽146的投影的顶侧1412对准。这些导电衬垫170的投影的底侧172与沟槽146的投影的底侧1413对准。因此，沟槽146可将这些导电衬垫170与其下的这些电路151电隔离。
参考图11，在沟槽146中，绝缘层141中的开口的形状为梯形，且绝缘层142和保护层160中的开口具有矩形形状。
在此实施例中，保护层160和沟槽146可进一步增加沿着表面的这些导电衬垫170之间的距离，以便防止电迁移。
图12、13和14为描绘本公开的实施例的集成半导体器件100F的制造方法的侧截面视图。
参考图12，外延层120配置在衬底110上，且这些半导体电路层130配置在外延层120上，且绝缘材料140配置在这些半导体电路层130上。互连层150的这些电路151嵌入在绝缘材料140的绝缘层141和绝缘层142中。
器件部分132上的绝缘层142的顶部表面1410、这些电路151的顶部表面155和绝缘部分133上的绝缘层142的顶部表面1414共平面。
此实施例的制造方法将多个导电衬垫170配置在器件部分132上，且每一导电衬垫170可覆盖多个电路151的顶部表面155和绝缘层142的顶部表面1410。
参考图13，保护层160配置在绝缘层142上。这些导电衬垫170嵌入在保护层160中。
在此实施例中，器件部分132上的保护层160的顶部表面161与隔离部分133上的保护层160的顶部表面162共平面。
在隔离部分133上，两个绝缘层141、142和保护层160堆叠在这些半导体电路层130上。
参考图14，沟槽146形成在这些绝缘层141、142和保护层160中。通过蚀刻保护层160和这些绝缘层141、142来形成沟槽146。
在此实施例中，沟槽146的宽度相同。具体来说，绝缘层141中的沟槽146的侧壁149、绝缘层142中的沟槽146的侧壁148和保护层160中的沟槽146的侧壁1411共平面。此外，在沟槽146中，绝缘层141、绝缘层142和保护层160中的开口具有相同的宽度W1。
可通过单次蚀刻工艺形成本实施例的沟槽146。
图15为本公开的另一实施例的集成半导体器件100G的侧截面视图。在此实施例中，集成半导体器件100G的沟槽146的宽度朝向其底部增加。
沟槽146的底部由这些半导体电路层130形成。绝缘层141中的沟槽146的侧壁149是倾斜的，且因此，沟槽146的底部具有宽度W1，且绝缘层141中的开口的顶部具有宽度W2，且宽度W2小于宽度W1。
绝缘层142中的沟槽146的侧壁148与保护层160中的沟槽146的侧壁1411共平面。绝缘层141的侧壁149向外倾斜，且因此，沟槽146可防止电迁移。
图16为本公开的再一实施例的集成半导体器件100H的侧截面视图。在此实施例中，沟槽146具有阶梯形侧壁。
绝缘层141配置在这些半导体电路层130上，且绝缘层141的开口具有宽度W1。绝缘层142配置在绝缘层141上，且绝缘层142的开口具有宽度W2。
在垂直于衬底110的载体表面113的法向量的方向d1上，侧壁148与电路151之间的距离小于侧壁149与电路151之间的距离。
保护层160配置在绝缘层142上，且保护层160的开口具有宽度W3。宽度W3大于宽度W2，且宽度W2大于宽度W1。此外，侧壁148、149、1411与衬底110的载体表面113成直角，且因此，绝缘层141、142和保护层160的这些开口形成阶梯形侧壁。
图17为本公开的又一实施例的集成半导体器件100I的侧截面视图。在此实施例中，绝缘层142形成沟槽146的底部部分147。
具体来说，绝缘层142中的侧壁148与保护层160中的侧壁1411共平面。保护层160和绝缘层142共同地在隔离部分133上方形成沟槽146。
这些导电衬垫170的厚度小于沟槽146的深度，且这些电路151和这些导电衬垫170的高度大于沟槽146的深度。
图18为本公开的另一实施例的集成半导体器件100J的侧截面视图。在此实施例中，绝缘层141形成沟槽146的底部部分147。
具体来说，绝缘层141中的侧壁149、绝缘层142中的侧壁148和保护层160中的侧壁1411共平面。底部部分147由绝缘层141形成，且因此，沟槽146具有矩形形状。
参考器件部分132上的保护层160的顶部表面161和隔离部分133上的保护层160的顶部表面162，配置电路151的开口的深度比沟槽146的深度深。
在平行于衬底110的载体表面113的法线的方向d2上，沟槽146的底部部分147位于这些绝缘层141、142之间的界面与半导体电路层130和绝缘层141之间的界面之间。
图19为本公开的另一实施例的集成半导体器件100K的侧截面视图。在此实施例中，这些半导体电路层130形成沟槽146的底部部分147。
具体来说，绝缘层141中的侧壁149、绝缘层142中的侧壁148和保护层160中的侧壁1411共平面。沟槽146进一步延伸到这些半导体电路层130中，且底部部分147由这些半导体电路层130形成。在此实施例中，可通过一次刻蚀工艺形成沟槽146。
参考器件部分132上的保护层160的顶部表面161和隔离部分133上的保护层160的顶部表面162，配置电路151的开口的深度比沟槽146的深度浅。
在平行于衬底110的载体表面113的法线的方向d2上，沟槽146的底部部分147位于绝缘层141与半导体电路层130之间的界面下方。沟槽146可进一步增加这些导电衬垫170之间的迁移距离。
图20为本公开的另一实施例的集成半导体器件100L的侧截面视图。在此实施例中，保护层160和绝缘层142在每一隔离部分133上方形成多个柱1415。具体来说，集成半导体器件100L在这些半导体电路层130的绝缘部分133上具有齿形横截面。
具体来说，此实施例的集成半导体器件100L具有衬底110，且外延层120、这些半导体电路层130、这些绝缘层141、142配置在衬底110的载体表面113上。具有多个电路151的互连层150嵌入在由这些绝缘层141、142形成的绝缘材料140中。此外，多个导电衬垫170嵌入在保护层160中。
在此实施例中，多个沟槽146形成在单个隔离部分133中。在集成半导体器件100L的横截面中，隔离部分133的轮廓类似于方波，且因此，导电衬垫170之间的迁移距离增加。
图21为本公开的另一实施例的半导体设备200的侧截面视图。半导体设备200具有上文所描述的集成半导体器件100K和电路板210。电路板210具有绝缘板220和多个通孔230。
在此实施例中，电路板210电连接集成半导体器件100K。电路板210的绝缘板220具有多个孔231。通孔230分别配置在孔231中。电路板210通过通孔230电连接集成半导体器件100K的这些电路151。
此外，电路板210的绝缘板220可包含隔离结构240。隔离结构240对应于集成半导体器件100K的这些半导体电路层130的隔离部分133。然而，在其它实施例中，集成半导体器件100K可包含多个沟槽146，且绝缘板220可具有多个隔离结构240，且本公开不限于这些隔离结构240和这些沟槽146的数目。
举例来说，此实施例的隔离结构240可为沟槽，但本公开不限于此。
图22为本公开的另一实施例的集成半导体器件100M的侧截面视图。集成半导体器件100M包含衬底110、多个半导体电路层130、绝缘材料140和互连层150。
这些半导体电路层130具有多个器件部分132和配置在器件部分132之间的至少一个隔离部分133。隔离部分133在相邻所述这些器件部分132之间提供电隔离。
在本公开的实施例中，集成半导体器件100M可包含晶体管134。此外，举例来说，集成半导体器件100M可包含场效应晶体管，如高电子迁移率晶体管(HEMT)134，但本公开不限于此。
这些半导体电路层130配置在衬底110上方，且这些半导体电路层130中的一些形成至少一个异质结131。举例来说，这些半导体电路层130中的一个可包含氮化镓(GaN)，且另一个可包含氮化铝镓(AlGaN)，且异质结131可形成于其间，且HEMT 134可形成在这些半导体电路层130中。
此外，这些半导体电路层130的材料可包含III-V半导体，且形成异质结131的这些半导体电路层130的材料可包含氮化镓或氮化铝镓。然而，本公开不限于这些半导体电路层130的材料，本公开的一些实施例中可包含其它材料。
衬底110具有载体表面113，且这些半导体电路层130配置在衬底110的载体表面113上，且绝缘材料140配置在这些半导体电路层130上，且互连层150嵌入在绝缘材料140中。
在此实施例中，绝缘材料140在隔离部分133上形成隔离结构1416，且隔离结构1416从绝缘材料140的顶部表面1410升高，且隔离结构1416的顶部表面1414高于器件部分132上的绝缘材料140的顶部表面1410。
具体来说，绝缘材料140具有绝缘层141和绝缘层142，且绝缘层141配置在这些半导体电路层130上，且绝缘层142配置在绝缘层141上。
在此实施例中，器件部分132上的绝缘层141上的绝缘层142具有厚度h1，且隔离部分133上的绝缘层142具有厚度h2，且厚度h2大于厚度h1。
具体来说，厚度h2为隔离部分133上的绝缘层142的最大厚度。因此，可进一步增加不同器件部分132中的这些电路151之间的电迁移距离，且可进一步防止电迁移。
举例来说，厚度h2与厚度h1的比率在1.5到3的范围内。然而，本公开不限于此。
在此实施例中，隔离部分133上的顶部表面1414为平坦平面，且器件部分132上的绝缘材料140的顶部表面1410与电路151的顶部表面155共平面。隔离结构1416为升高平台，且因此，隔离部分133上的绝缘材料140可在不同器件部分132上的这些电路151之间提供适当电隔离。
隔离结构1416的侧壁1417沿着平行于衬底110的载体表面113的方向d2延伸。
此外，外延层120可配置在衬底110上，且这些半导体电路层130可配置在外延层120上。
图23、24、25、26和27为描绘本公开的实施例的集成半导体器件100N的制造方法的侧截面视图。请参考图23，制造方法提供衬底110和多个半导体电路层130。这些半导体电路层130中的一些形成异质结131。举例来说，这些半导体电路层130中的一个可含有GaN，且这些半导体电路层130中的另一个可含有AlGaN，且异质结131形成于其间。
此外，多个晶体管134形成在这些半导体电路层130中。举例来说，这些半导体电路层130形成这些晶体管134的源极、漏极和栅极。此外，可通过蚀刻在这些半导体电路层130中形成分离开口135。
在此实施例中，这些晶体管134分布在这些半导体电路层130的器件部分132中，且没有晶体管134配置在这些半导体电路层130的隔离部分133中。因此，隔离部分133定位在这些器件部分132之间以使这些器件部分132彼此电绝缘。
参考图24，制造方法在这些半导体电路层130上提供绝缘层141。具体来说，绝缘层141可暴露这些半导体电路层130的这些晶体管134和分离开口135。
参考图25，制造方法在绝缘层141上提供互连层150。互连层150具有多个电路151，且这些电路151分别电连接这些晶体管134。
参考图26，制造方法在绝缘层141上提供绝缘层142。制造方法用绝缘层142填充开口135，且绝缘层142覆盖这些电路151的顶部表面155。
在此实施例中，器件部分132上的绝缘层142的顶部表面1410与隔离部分133上的绝缘层142的顶部表面1414共平面且位于高于互连层150的这些电路151的顶部表面155。
参考图27，制造方法在半导体电路层131的隔离部分133上形成隔离结构1416。此外，通过蚀刻工艺暴露电路151。隔离结构1416从互连层150的电路151的顶部表面155升高。
此外，隔离层141和隔离层142形成绝缘材料140。隔离结构1416形成在绝缘材料140中。隔离结构1416形成齿形轮廓，且增加不同器件部分132中的这些电路151之间的电迁移距离，且可防止电迁移。
此外，这些电路151的顶部表面155低于器件部分132上的绝缘材料140的顶部表面1410。因此，绝缘材料140还可增加电路151之间的电迁移距离。
图28为本公开的另一实施例的集成半导体器件100P的侧截面视图。集成半导体器件100P与集成半导体器件100M类似。集成半导体器件100P具有衬底110、外延层120、多个半导体电路层130、绝缘材料140和互连层150。绝缘材料140具有绝缘层141和绝缘层142。互连层150具有多个电路151。
集成半导体器件100P具有隔离结构1416，且隔离结构1416从这些电路151的顶部表面155升高，且隔离结构1416具有圆形顶部表面1414。
图29为本公开的另一实施例的集成半导体器件100Q的侧截面视图。集成半导体器件100Q与集成半导体器件100N类似。集成半导体器件100Q具有衬底110、外延层120、多个半导体电路层130、绝缘材料140和互连层150。绝缘材料140具有绝缘层141和绝缘层142。互连层150具有多个电路151。
在隔离部分133上，绝缘材料140形成多个隔离结构1416。隔离结构1416的横截面的形状为梯形。隔离结构1416的横截面具有大致梯形形状。
此外，多个沟槽146形成在隔离结构1416之间，且沟槽146的横截面的形状为梯形。沟槽146的横截面具有大致梯形形状。
图30为本公开的另一实施例的集成半导体器件100R的侧截面视图。集成半导体器件100R与集成半导体器件100N类似。集成半导体器件100R具有衬底110、外延层120、多个半导体电路层130、绝缘材料140和互连层150。绝缘材料140具有绝缘层141和绝缘层142。互连层150具有多个电路151。
在这些半导体电路层130的隔离部分133上，隔离结构1416从电路151的顶部表面155升高。
在此实施例中，隔离结构1416具有阶梯形轮廓。此外，隔离结构1416的厚度朝向隔离部分133的中心增加，且可进一步防止电迁移。

Claims (25)

1.一种集成半导体器件，其特征在于，其包括：
衬底；
多个半导体电路层，其配置在所述衬底上方；
绝缘材料，其配置在所述半导体电路层上；以及
互连层，其嵌入在所述绝缘材料中且电连接到所述半导体电路层中的一或多个，
其中所述半导体电路层包含多个器件部分和一或多个隔离部分，且所述隔离部分配置在所述器件部分之间，且所述隔离部分在相邻器件部分之间提供电隔离，且所述互连层具有嵌入在所述器件部分上的所述绝缘材料中的多个电路，且所述绝缘材料具有从所述器件部分上的所述电路的顶部表面升高的一或多个隔离结构，且所述半导体电路层中的一些形成至少一个异质结。
2.根据权利要求1所述的集成半导体器件，其特征在于，其中第一绝缘层和第二绝缘层形成所述绝缘材料，且所述第一绝缘层配置在所述半导体电路层上，且所述第二绝缘层配置在所述第一绝缘层上。
3.根据权利要求1所述的集成半导体器件，其特征在于，其中所述隔离结构是升高平台。
4.根据权利要求2所述的集成半导体器件，其特征在于，其中所述隔离部分上的所述绝缘层的厚度大于所述器件部分上的所述绝缘层的厚度。
5.根据权利要求1所述的集成半导体器件，其特征在于，其中所述器件部分上的所述绝缘材料的顶部表面低于所述隔离部分上的所述绝缘材料的顶部表面。
6.根据权利要求1所述的集成半导体器件，其特征在于，其中所述器件部分上的所述绝缘材料的顶部表面与所述隔离部分上的所述绝缘材料的顶部表面共面，且所述电路的顶部表面低于所述器件部分上的所述绝缘材料的所述顶部表面。
7.根据权利要求1所述的集成半导体器件，其特征在于，其中所述隔离部分上的所述绝缘材料的顶部表面为平坦平面。
8.根据权利要求1所述的集成半导体器件，其特征在于，其中所述隔离结构形成齿形轮廓。
9.根据权利要求1所述的集成半导体器件，其特征在于，其中所述隔离结构具有圆形顶部表面。
10.根据权利要求1所述的集成半导体器件，其特征在于，其中所述隔离结构的横截面具有梯形形状。
11.根据权利要求1所述的集成半导体器件，其特征在于，其中多个沟槽形成在每一隔离部分上的所述隔离结构之间。
12.根据权利要求1所述的集成半导体器件，其特征在于，其中所述隔离结构具有阶梯形轮廓。
13.根据权利要求1所述的集成半导体器件，其特征在于，其中所述隔离结构的厚度朝向所述隔离部分的中心增加。
14.根据权利要求1所述的集成半导体器件，其特征在于，其中所述半导体电路层的材料包含III-V半导体，且形成所述异质结的所述半导体电路层的材料包含氮化镓。
15.一种集成半导体器件的制造方法，其特征在于，其包括：
提供衬底和配置在其上的半导体电路层；
在所述半导体电路层上提供第一绝缘层；
在所述半导体电路层的器件部分上提供互连层；
在所述第一绝缘层上提供第二绝缘层；以及
在所述半导体电路层的隔离部分上形成一或多个隔离结构，
其中所述隔离部分定位在所述器件部分之间以将器件部分彼此电绝缘，且所述隔离结构从所述互连层的电路的顶部表面升高。
16.根据权利要求15所述的制造方法，其特征在于，其中多个晶体管形成在所述半导体电路层中。
17.根据权利要求15所述的制造方法，其特征在于，其中在形成所述隔离结构的同时暴露所述互连层的所述电路。
18.根据权利要求15所述的制造方法，其特征在于，其中所述隔离结构通过蚀刻工艺形成。
19.根据权利要求15所述的制造方法，其特征在于，其中在提供所述第二绝缘层的同时覆盖所述电路的所述顶部表面。
20.一种集成半导体器件，其特征在于，其包括：
衬底；
多个半导体电路层，其配置在所述衬底上方；
第一绝缘层，其配置在所述半导体电路层上；
第二绝缘层，其配置在所述第一绝缘层上；以及
多个电路，其嵌入在所述第一绝缘层和所述第二绝缘层中且电连接到所述半导体电路层，
其中所述半导体电路层包含多个器件部分和一或多个隔离部分，且所述隔离部分配置在所述器件部分之间，且所述隔离部分在相邻所述器件部分之间提供电隔离，且所述第一绝缘层或所述第二绝缘层具有从所述器件部分上的所述电路的顶部表面升高的一或多个隔离结构。
21.根据权利要求20所述的集成半导体器件，其特征在于，其中所述隔离结构是升高平台。
22.根据权利要求20所述的集成半导体器件，其特征在于，其中所述隔离部分上的所述第二绝缘层的厚度大于所述器件部分上的所述第二绝缘层的厚度。
23.根据权利要求20所述的集成半导体器件，其特征在于，其中所述器件部分上的所述第二绝缘层的顶部表面低于所述隔离部分上的所述第二绝缘层的顶部表面。
24.根据权利要求20所述的集成半导体器件，其特征在于，其中所述器件部分上的所述第二绝缘层的顶部表面与所述隔离部分上的所述绝缘层的顶部表面共面。
25.根据权利要求20所述的集成半导体器件，其特征在于，其中所述隔离部分上的所述第二绝缘层的顶部表面为平坦平面。
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