CN116705606A - 一种hemt器件及其制备方法 - Google Patents

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Abstract

本发明提供一种HEMT器件及其制备方法，该HEMT器件包括衬底、叠层结构、第一介电层、栅导电层、第二介电层、漏极接触孔、栅极接触孔、漏极、栅极及源极，其中，衬底中设有沟槽；叠层结构包括沟道层和势垒层且覆盖沟槽显露表面及衬底上表面；第一介电层填充沟槽并覆盖叠层结构，且其中设有栅极孔；栅导电层填充栅极孔；第二介电层覆盖第一介电层与栅导电层；漏极接触孔贯穿第二介电层且底面至少显露衬底上方的势垒层，栅极接触孔贯穿第二介电层且显露出栅导电层；漏、栅极分别填充漏、栅极接触孔；源极与衬底和沟道层电连接。本发明于内壁倾斜的沟槽中形成叠层结构，并于沟槽底部形成源极，衬底上方形成漏极，降低器件单位面积导通电阻。

Description

一种HEMT器件及其制备方法
技术领域
本发明属于半导体集成电路制造领域，涉及一种HEMT器件及其制备方法。
背景技术
氮化镓(GaN)作为第三代半导体材料，相比于第一代硅、第二代砷化镓(GaAs)有显著优势。AlGaN/GAN高电子迁移率晶体管(HEMT)具有大的能带隙、高峰值饱和电子速度、高浓度二维电子气及较高的电子迁移率，使得AlGaN/GaN HEMT广泛应用于射频(RF)、微波、功率开关电源等。
AlGaN/GaN HEMT属于平面沟道场效应晶体管，在漏极施加高电压时，栅极边缘靠近漏极的一侧会产生大的电场尖峰，进而导致局部介质层退化，引起经时击穿(TDDB)，严重影响器件可靠性。为解决严重的电场尖峰问题，现有技术普遍采用在栅极位置放置一个或多个场板，抑制尖峰高度，提高器件可靠性。
由于AlGaN/GaN HEMT的平面沟道结构以及在器件中引入多场板，引起了诸多问题，例如，公开号为CN1938859A的专利公开的一种HEMT器件如图1，包括衬底01、缓冲层02、沟道层03、势垒层04、源极05、第一介电层06、第二介电层061、漏极07及栅极08，为了器件能承受高压，需要多个场板抑制电场尖峰，但是为了抑制电场尖峰，栅电极和场板与漏电极之间的距离需要足够大，而AlGaN/GaN HEMT的平面沟道结构栅漏间距的增加，直接导致水平方向的源与漏的间距增加，器件中单位面积内的导通内阻Ron偏高，且为了实现多场板，需要通过多次介质层形成多个高度的场板，增加了额外的2～5步工艺步骤，继而增加了工艺复杂性和加工成本，同时过多的工艺步骤，增加了制程中引入缺陷的隐患，影响器件的可靠性；此外，由于AlGaN/GaN HEMT的平面沟道结构，芯片表面会并联大量均匀分布的功能单元，这些功能单元是由源极、漏极、栅极组成的，因此芯片表面会密布大量的源电极、漏电极、栅电极，导致芯片必须进行2～4次电极重布，将电极集中排布，才能用于后续打线或者贴片，增加了电极加工成本及寄生电容；公开号为CN104332498A的专利公开的另一种HEMT器件如图2，包括衬底01、缓冲层02、成核层021、沟道层03、势垒层04、源极05、第一介电层06、漏极07、栅极08及场板081，其通过斜场板设置简化了场板的制作工艺，但是电极布线工艺依然复杂，且源极与漏极之间的间距较大，导致器件单位面积的导通电阻较大。
因此，急需寻找一种降低器件单位面积导通电阻的同时简化器件的场板制作工艺及电极制作工艺的HEMT器件的制备方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种HMET器件及其制备方法，用于解决现有技术中HEMT器件中多场板制作工艺复杂、电极布线工艺复杂及单位面积导通电阻大的问题。
为实现上述目的及其他相关目的，本发明提供了一种HEMT器件的制备方法，包括以下步骤：
提供一衬底，并于所述衬底上表层形成多个间隔设置的沟槽；
于所述沟槽的显露表面及所述衬底的上表面形成预设厚度的叠层结构，所述叠层结构包括依次层叠的缓冲层、沟道层及势垒层；
形成填充所述沟槽并覆盖所述叠层结构的显露表面的第一介电层，于所述第一介电层中形成位于所述沟槽中的栅极孔，所述栅极孔的底面及内壁与所述叠层结构间隔预设距离；
形成填充所述栅极孔的栅导电层，并形成覆盖所述第一介电层与所述栅导电层显露上表面的第二介电层；
形成贯穿所述第二介电层的漏极接触孔及栅极接触孔，所述漏极接触孔的底部至少显露出相邻两个所述沟槽之间的所述衬底上方的所述势垒层，所述栅极接触孔的底部显露出所述栅导电层；
形成填充所述漏极接触孔的漏极，形成填充所述栅极接触孔的栅极；
形成至少与所述衬底及所述沟道层电连接的源极。
可选地，所述沟槽的内壁与所述沟槽的底面之间的夹角的角度范围为90°～150°。
可选地，所述叠层结构还包括位于所述叠层结构底层的成核层，所述成核层覆盖所述沟槽的显露表面及所述衬底的上表面。
可选地，形成所述叠层结构之后，形成所述第一介电层之前，还包括形成位于所述沟槽底部且贯穿所述叠层结构的源极接触孔的步骤，所述源极填充所述源极接触孔。
可选地，形成所述叠层结构之后，形成所述第一介电层之前，还包括形成第三介电层及导电块的步骤，所述第三介电层覆盖所述叠层结构显露上表面，所述导电块位于所述沟槽内壁上方的所述第三介电层表面，且所述栅极孔的底面显露出所述导电块。
可选地，位于所述沟槽中的所述栅极孔相互连通。
可选地，所述栅极孔的内壁与所述栅极孔的底面之间的夹角不小于90°且不大于所述沟槽的底面与所述沟槽的内壁之间的夹角。
可选地，所述漏极还覆盖所述第二介电层的上表面，所述栅极与所述漏极间隔预设距离。
可选地，形成所述漏极与所述栅极之后，还包括自所述衬底的底面减薄所述衬底的步骤，且减薄所述衬底之后，器件的底面至少显露出所述沟槽底面上方的所述沟道层，所述源极至少覆盖所述衬底的底面及所述沟道层的显露表面。
可选地，形成所述栅极及所述漏极之后，还包括于所述衬底的底部形成源极接触孔的步骤，所述源极接触孔的底部至少显露出所述沟槽底面上方的所述沟道层，所述源极至少填充所述源极接触孔。
本发明还提供了一种HEMT器件，包括：
衬底，设有多个间隔设置的沟槽；
叠层结构，包括依次层叠的缓冲层、沟道层及势垒层，所述叠层结构覆盖所述沟槽的显露表面及所述衬底的上表面；
第一介电层，填充所述沟槽并覆盖所述叠层结构的显露表面，且所述第一介电层中设有位于所述沟槽中的栅极孔，所述栅极孔的底面及内壁与所述叠层结构间隔预设距离；
栅导电层，填充所述栅极孔；
第二介电层，覆盖所述第一介电层与所述栅导电层显露上表面；
漏极接触孔及栅极接触孔，所述漏极接触孔贯穿所述第二介电层且底部至少显露出相邻两个所述沟槽之间的所述衬底上方的所述势垒层，所述栅极接触孔贯穿所述第二介电层且底部显露出所述栅导电层；
漏极及栅极，所述漏极填充所述漏极接触孔，所述栅极填充所述栅极接触孔；
源极，至少与所述衬底及所述沟道层电连接。
如上所述，本发明的HEMT器件及其制备方法通过改进器件制作工艺，于所述衬底中形成所述沟槽，并形成覆盖所述沟槽内壁、所述沟槽底面及所述衬底上表面的所述叠层结构，于所述沟槽中形成填充所述沟槽的所述第一介电层，于位于所述沟槽的所述第一介电层中形成所述栅极孔及填充所述栅极孔的所述栅导电层，同步形成与位于所述衬底上表面的所述叠层结构电连接的所述漏极及与所述栅导电层电连接的所述栅极，形成与位于所述沟槽底部的所述叠层结构电连接的所述源极，继而使所述源极与所述漏极处于不同的平面，简化了器件电极的布线工艺，增大各电极的排布面积，降低了器件的电极的制作难度，同时改善了器件的热传导能力；由于所述源极与所述衬底电连接，可以有效降低器件的源漏寄生电容Cds，继而有效改善器件的开关特性，且通过将所述衬底与所述源极电连接，还可以降低器件的动态电阻增幅；由于所述沟槽的内壁倾斜，使器件中的二维电子气的有效面积增大，减小了器件单位面积的导通电阻，同时可以缩短所述源极与所述漏极的水平距离，继而缩小了器件的尺寸；形成位于所述沟槽中的所述栅极孔，通过调整所述栅极孔的内壁与所述栅极孔的底面之间的夹角，实现了所述栅导电层与所述势垒层之间距离的调控，同时降低了所述栅导电层两侧的所述漏极端附近的导电沟道的电场强度，提高了器件的击穿电压，抑制了器件的电流崩塌效应，简化了器件的栅场板制作工艺；此外，通过形成所述第三介电层及位于所述沟槽内壁的所述第三介电层上并与所述栅导电层电连接的所述导电块，可以增强所述栅极的控制能力，进一步提升了器件的性能，具有高度产业利用价值。
附图说明
图1显示为一种HEMT器件的剖面结构示意图。
图2显示为另一种HEMT器件的剖面结构示意图。
图3显示为本发明的HEMT器件的制备方法的衬底的剖面结构示意图。
图4显示为本发明的HEMT器件的制备方法的形成沟槽后的剖面结构示意图。
图5显示为本发明的HEMT器件的制备方法的形成叠层结构后的剖面结构示意图。
图6显示为本发明的HEMT器件的制备方法的在形成第一介电层之前，于沟槽的底部形成源极后的剖面结构示意图。
图7显示为本发明的HEMT器件的制备方法的形成第三介质层及导电块后的剖面结构示意图。
图8显示为本发明的HEMT器件的制备方法的形成第一介电层后的剖面结构示意图。
图9显示为本发明的HEMT器件的制备方法的形成栅极孔后的剖面结构示意图。
图10显示为本发明的HEMT器件的制备方法的形成栅导电层后的剖面结构示意图。
图11显示为本发明的HEMT器件的制备方法的形成第二介电层后的剖面结构示意图。
图12显示为本发明的HEMT器件的制备方法的形成漏极接触孔及栅极接触孔后的剖面结构示意图。
图13显示为本发明的HEMT器件的制备方法的形成导电材料层后的剖面结构示意图。
图14显示为本发明的HEMT器件的制备方法的形成栅极及漏极后的一种剖面结构示意图。
图15显示为本发明的HEMT器件的制备方法的形成栅极与漏极后的另一种剖面结构示意图。
图16显示为本发明的HEMT器件的制备方法的栅极与漏极的分布示意图。
图17显示为本发明的HEMT器件的制备方法的于衬底底部形成源极后的一种剖面结构示意图。
图18显示为本发明的HEMT器件的制备方法的于衬底底部形成源极后的另一种剖面结构示意图。
图19显示为本发明的HEMT器件的制备方法的于衬底底部形成源极后的第三种剖面结构示意图。
图20显示为本发明的HEMT器件的制备方法的于衬底底部形成源极后的第四种剖面结构示意图。
图21显示为本发明的HEMT器件的立体结构示意图。
附图标号说明
01 衬底
02 缓冲层
021 成核层
03 沟道层
04 势垒层
05 源极
06 第一介电层
061 第二介电层
07 漏极
08 栅极
081 场板
1 衬底
11 沟槽
12 源极接触孔
13 源极
2 叠层结构
20 成核层
21 缓冲层
22 沟道层
23 势垒层
3 第一介电层
31 栅极孔
4 第三介电层
41 导电块
5 栅导电层
6 第二介电层
61 漏极接触孔
62 栅极接触孔
7 漏极
70 导电材料层
8 栅极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种HMET器件的制备方法，包括以下步骤：
S1：提供一衬底，并于所述衬底上表层形成多个间隔设置的沟槽；
S2：于所述沟槽的显露表面及所述衬底的上表面形成预设厚度的叠层结构，所述叠层结构包括依次层叠的缓冲层、沟道层及势垒层；
S3：形成填充所述沟槽并覆盖所述叠层结构的显露表面的第一介电层，于所述第一介电层中形成位于所述沟槽中的栅极孔，所述栅极孔的底面及内壁与所述叠层结构间隔预设距离；
S4：形成填充所述栅极孔的栅导电层，并形成覆盖所述第一介电层与所述栅导电层显露上表面的第二介电层；
S5：形成贯穿所述第二介电层的漏极接触孔及栅极接触孔，所述漏极接触孔的底部至少显露出相邻两个所述沟槽之间的所述衬底上方的所述势垒层，所述栅极接触孔的底部显露出所述栅导电层；
S6：形成填充所述漏极接触孔的漏极，形成填充所述栅极接触孔的栅极；
S7：形成至少与所述衬底及所述沟道层电连接的源极。
请参阅图3至图7，执行所述步骤S1及所述步骤S2：提供一衬底1，并于所述衬底1上表层形成多个间隔设置的沟槽11；于所述沟槽11的显露表面及所述衬底1的上表面形成预设厚度的叠层结构2，所述叠层结构2包括依次层叠的缓冲层21、沟道层22及势垒层23。
具体的，如图3所示，为所述衬底1的剖面结构示意图，在保证器件性能的情况下，所述衬底1的尺寸、厚度及形状可以根据实际情况进行选择，这里不再限制。
具体的，如图4所示，为形成所述沟槽11后的剖面结构示意图，形成所述沟槽11包括以下步骤：于所述衬底1的上表面形成图案化的第一遮蔽层(未图示)，并图案化所述第一遮蔽层；基于图案化的所述第一遮蔽层刻蚀所述衬底1，以得到所述沟槽11。
具体的，所述第一遮蔽层包括光刻胶或者其他适合的显影材料。本实施例中，采用光刻胶作为所述第一遮蔽层。
具体的，形成所述第一遮蔽层及图案化所述第一遮蔽层的方法为常规的光刻胶形成及显影方法，这里不再赘述。
具体的，刻蚀所述衬底1的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，所述沟槽11的深度范围为5μm～30μm，这里的深度是指所述沟槽11的底面到所述沟槽11的开口处(所述衬底1的上表面)之间的距离。
作为示例，所述沟槽11的内壁与所述沟槽11的底面之间的夹角的角度范围为90°～150°。
具体的，在保证器件性能的情况下，所述沟槽11的开口尺寸及相邻两个所述沟槽11之间距离可以根据实际情况进行选择，这里不再限制。
作为示例，如图5所示，为形成所述叠层结构2后的剖面结构示意图，所述叠层结构2还包括位于所述叠层结构2底层的成核层20，所述成核层20覆盖所述沟槽11的显露表面及所述衬底1的上表面。
具体的，所述缓冲层21位于成核层20上层，所述缓冲层21能够阻碍离子的扩散，同时还可以用于粘合需要生长于其上的其他半导体材料层。
具体的，所述沟道层22位于所述缓冲层21上，所述势垒层23位于所述沟道层22上，所述势垒层23和所述沟道层22形成异质结结构，从而在所述势垒层23与所述沟道层22之间的异质界面处形成二维电子气(2DEG)沟道。
具体的，形成所述成核层20、所述缓冲层21、所述沟道层22及所述势垒层23均为常用的膜层外延工艺，这里不再赘述。
作为示例，形成所述叠层结构2之后，形成所述第一介电层3之前，还包括形成位于所述沟槽11底部且贯穿所述叠层结构2的源极接触孔12的步骤，所述源极13填充所述源极接触孔12，即执行所述步骤S2之后，执行所述步骤S3之前，执行所述步骤S7：形成至少与所述衬底1及所述沟道层22电连接的源极13。
具体的，形成所述源极接触孔12包括以下步骤：于所述叠层结构2的显露表面形成图案化的第二遮蔽层(未图示)；基于图案化的所述第二遮蔽层刻蚀位于所述沟槽11底部的所述叠层结构2，以形成贯穿所述叠层结构2的所述源极接触孔12，且所述源极接触孔12的底面显露出所述衬底12，以便于实现所述源极13与所述衬底1电连接。
具体的，所述第二遮蔽层的材质包括光刻胶或者其他适合的显影材料；形成所述第二遮蔽层及图案化所述第二遮蔽层的方法为常规的光刻胶形成及显影方法，这里不再赘述。
具体的，在保证器件性能的情况下，所述源极接触孔12的深度及开口尺寸可以根据实际其情况进行选择，这里不再限制。
作为示例，如图6所示，为形成所述第一介电层3之前，于所述沟槽11的底部形成所述源极13后的剖面结构示意图，所述源极13的材质包括钛、氮化钛、银、金、铜、钨、镍、铂、铝或者其他适合的导电材料。
具体的，形成所述源极13的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法。
具体的，于所述源极接触孔12中形成所述源极13之后，形成所述第一介电层3之前，还包括去除所述第二遮蔽层的步骤，去除所述第二遮蔽层的方法为常用光刻胶剥离方法，这里不再赘述。
作为示例，如图7所示，为形成第三介电层4及导电块41后的剖面结构示意图，形成所述叠层结构2之后，形成所述第一介电层3之前，还包括形成第三介电层4及导电块41的步骤，所述第三介电层4覆盖所述叠层结构2显露上表面，所述导电块41位于所述沟槽11内壁上方的所述第三介电层4表面，且所述栅极孔31的底面显露出所述导电块41。
具体的，形成所述第三介电层4的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，在保证器件性能的情况下，所述第三介电层4的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述导电块41的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法。
具体的，在保证器件性能及后续形成的所述栅极孔(参见后续图10)的底面显露出所述导电块41的情况下，所述导电块41的厚度、尺寸及形状可以根据实际情况进行选择，这里不再限制。
再请参阅图8至图9，执行所述步骤S3：形成填充所述沟槽11并覆盖所述叠层结构2的显露表面的第一介电层3，于所述第一介电层3中形成位于所述沟槽11中的栅极孔31，所述栅极31孔的底面及内壁与所述叠层结构2间隔预设距离。
具体的，如图8所示，为形成所述第一介电层3后的剖面结构示意图，形成所述叠层结构2之后，直接形成填充所述沟槽11并覆盖所述叠层结构2的显露表面的所述第一介电层3，形成所述第一介电层3的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，由于所述第一介电层3填充所述沟槽11，在形成所述第一介电层3之后，所述第一介电层3的上表面会呈现凹凸不平，因此，在形成所述第一介电层3之后，还需要对所述第一介电层3的上表面进行平坦化，以使所述第一介电层3的上表面平整，同时可以减薄所述第一介电层3，使位于衬底1上表面的所述第一介电层3至预设厚度。
具体的，对所述第一介电层3进行平坦化的方法包括化学机械研磨或者其他适合的方法。
具体的，在保证器件性能的情况下，进行平坦化之后，位于所述衬底1上方的所述第一介电层3的厚度可以根据实际情况进行选择，这里不再限制。
具体的，如图9所示，为形成所述栅极孔31后的剖面结构示意图，形成所述栅极孔31包括以下步骤：于所述第一介电层3的上表面形成一层图案化的第三遮蔽层(未图示)，基于图案化的所述第三遮蔽层刻蚀所述第一介电层3，以得到位于所述沟槽11中的所述栅极孔31。
具体的，所述第三遮蔽层的材质包括光刻胶或者其他适合的显影材料；形成所述第三遮蔽层及图案化所述第三遮蔽层的方法为常规的光刻胶形成及显影方法，这里不再赘述。
具体的，刻蚀所述第一介电层3的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
作为示例，所述栅极孔31的内壁与所述栅极孔31的底面之间的夹角不小于90°且不大于所述沟槽11的底面与所述沟槽11的内壁之间的夹角。
具体的，在保证器件性能的情况下，所述栅极孔31的开口尺寸及深度可以根据实际情况进行选择，这里不再限制；所述栅极孔31的内壁与所述沟槽11的内壁之间的距离及所述栅极孔31的底面与位于所述栅极孔31下方的所述叠层结构2上表面之间的距离可以根据实际情况进行选择，这里不再限制。这里的深度是指所述栅极孔31的底面到所述栅极孔31的开口处之间的距离。
作为示例，位于所述沟槽11中的所述栅极孔31相互连通，以便于器件的栅极的引出。
请参阅图10至图16，执行所述步骤S4、所述步骤S5及所述步骤S6：形成填充所述栅极孔31的栅导电层5，并形成覆盖所述第一介电层3与所述栅导电层5显露上表面的第二介电层6；形成贯穿所述第二介电层6的漏极接触孔61及栅极接触孔62，所述漏极接触孔61的底部至少显露出相邻两个所述沟槽11之间的所述衬底1上方的所述势垒层23，所述栅极接触孔62的底部显露出所述栅导电层5；形成填充所述漏极接触孔61的漏极7，形成填充所述栅极接触孔62的栅极8。
具体的，如图10所示，为形成所述栅导电层5后的剖面结构示意图，形成所述栅导电层5的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法。
具体的，形成所述栅导电层5之后，形成所述第二介电层6之前，还包括去除所述第三遮蔽层的步骤，去除所述第三遮蔽层的方法为常用光刻胶剥离方法，这里不再赘述。
具体的，如图11所示，为形成所述第二介电层6后的剖面结构示意图，形成所述第二介电层6的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，在保证器件性能的情况下，所述第二介电层6的厚度、尺寸及形状可以根据实际情况进行选择，这里不再限制。
具体的，如图12所示，为形成所述漏极接触孔61及所述栅极接触孔62后的剖面结构示意图，形成所述漏极接触孔61及所述栅极接触孔62包括以下步骤：于所述第二介电层6的上表面形成图案化的第四遮蔽层(未图示)；基于图案化的所述第四遮蔽层刻蚀所述第二介电层6，以得到贯穿所述第二介电层6且底面至少显露出所述势垒层23的所述漏极接触孔61及底面显露出所述栅导电层5的所述栅极接触孔62。
具体的，所述第四遮蔽层的材质包括光刻胶或者其他适合的显影材料；形成所述第四遮蔽层及图案化所述第四遮蔽层的方法为常规的光刻胶形成及显影方法，这里不再赘述。
具体的，在保证器件性能的情况下，所述漏极接触孔61与所述栅极接触孔62也可以分步形成，即分别单独形成所述漏极接触孔61与所述栅极接触孔62。
具体的，形成所述漏极接触孔61及所述栅极接触孔62的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，在保证形成的漏极与所述势垒层23形成欧姆接触且与所述衬底1电绝缘的情况下，所述漏极接触孔61的深度可以根据实际情况进行选择，例如，所述漏极接触孔61的底面可以显露出所述衬底1上方的所述势垒层23，可以显露出所述衬底1上方的所述沟道层22，可以显露出所述衬底1上方的所述缓冲层21，也可以贯穿所述叠层结构2，但是当所述漏极接触孔61贯穿所述叠层结构2时，由于所述衬底1为非绝缘性衬底，为了保证器件的性能，在形成所述漏极7所述漏极接触孔61的底面需形成隔离所述漏极7与所述衬底1的绝缘材料，以保证器件性能。这里的深度是指所述漏极接触孔61的底面到所述漏极接触孔61的开口处之间的距离。
具体的，当所述叠层结构2的上表面形成有所述第三介电层4时，所述漏极接触孔61还贯穿所述第三介电层4。
具体的，形成所述漏极接触孔61与所述栅极接触孔62之后，形成所述栅极8及所述漏极7之前，还包括去除所述第四遮蔽层的步骤，去除所述第四遮蔽层的方法为常用的光刻胶剥离方法，这里不再赘述。
具体的，如图13、图14、图15及图16所示，分别为形成导电材料层70后的剖面结构示意图、形成所述漏极7与所述栅极8后的一种剖面结构示意图、形成所述漏极7与所述栅极8后的另一种剖面结构示意图及所述栅极8与所述漏极7的分布示意图，形成所述漏极7的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法；形成所述栅极8的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法。本实施例中，同步形成所述漏极7与所述栅极8，即同步形成填充所述漏极接触孔61与所述栅极接触孔62的导电材料层70，再对所述导电材料层70进行图案化，以得到所述漏极7与所述栅极8。
作为示例，所述漏极7还覆盖所述第二介电层6的上表面，所述栅极8与所述漏极7间隔预设距离。
具体的，在保证器件性能的情况下，所述栅极8与所述漏极7之间的距离可以根据实际情况进行选择，这里不再限制。
请参阅图17至图20，执行所述步骤S7：形成至少与所述衬底1及所述沟道层22电连接的源极13。
作为示例，形成所述漏极7与所述栅极8之后，还包括自所述衬底1的底面减薄所述衬底1的步骤，且减薄所述衬底1之后，器件的底面至少显露出所述沟槽11底面上方的所述沟道层22，所述源极13至少覆盖所述衬底1的底面及所述沟道层22的显露表面，即当执行所述步骤S3之前未执行所述步骤S7时，在执行所述步骤S6之后，执行所述步骤S7之前，对所述衬底1进行减薄，使形成所述漏极7与所述栅极8后的结构的底面显露出所述沟道层22，以便于执行所述步骤S7。
具体的，减薄所述衬底1的方法化学机械研磨、干法刻蚀、湿法刻蚀、激光剥离或者其他适合的方法。
具体的，在保证器件性能的情况下，减薄所述衬底1之后，也可以显露出所述势垒层23或者所述第一介电层3，且当所述叠层结构2的上表面形成有所述第三介电层4时，减薄所述衬底1之后，也可以是显露出所述第三介电层4。
具体的，如图17、图18及图19所示，分别为于所述衬底1的底面形成所述源极13后的一种剖面结构示意图、于所述衬底1的底面形成所述源极13后的另一种剖面结构示意图及于所述衬底1的底面形成所述源极13后的第三种剖面结构示意图，所述源极13覆盖减薄所述衬底1后的器件结构的显露表面，即在对所述衬底1进行减薄之后，直接于减薄所述衬底1后的结构的底面形成所述源极13，所述源极13与显露出所述沟道层22形成欧姆接触。
作为示例，形成所述栅极8及所述漏极7之后，还包括于所述衬底1的底部形成源极接触孔12的步骤，所述源极接触孔12的底部至少显露出所述沟槽11底面上方的所述沟道层22，所述源极13至少填充所述源极接触孔12，即当执行所述步骤S3之前未执行所述步骤S7时，在执行所述步骤S6之后，执行所述步骤S7之前，自所述衬底1的底面刻蚀所述衬底1，以得到底部至少显露出所述沟道层22的所述源极接触孔12。
具体的，当执行所述步骤S3之前未执行所述步骤S7时，在执行所述步骤S6之后，执行所述步骤S7之前，在所述衬底1的底部形成的所述源极接触孔12的底面可以显露出所述沟槽11底部上方的所述沟道层22，可以显露出所述沟槽11底部上方的所述势垒层23，也可以显露出所述沟槽11底部上方的所述第一介电层3，且当所述叠层结构2的上表面形成有所述第三介电层4时，所述源极接触孔12的底面也可以是显露出所述沟槽11底部上方的所述第三介电层4。
具体的，在保证器件性能的情况下，在形成所述漏极7及所述栅极8之后，在所述衬底1的底部形成的所述源极接触孔12的形状及开口尺寸可以根据实际情况进行选择，这里不再限制。
具体的，在形成所述漏极7及所述栅极8之后，在所述衬底1的底部形成所述源极接触孔12的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，如图20所示，为形成填充所述源极接触孔12的所述源极13后的剖面结构示意图，在所述衬底1的底部形成所述源极接触孔12之后，还包括形成填充所述源极接触孔12并覆盖所述衬底1的底面的所述源极13。
具体的，由于所述源极13与位于所述沟槽11底部的所述叠层结构2电连接，所述漏极7与位于相邻两个所述沟槽11之间的所述衬底1上表面的所述叠层结构2电连接，使所述源极13与所述漏极7位于不同的平面，使器件的正面仅需形成一个所述栅极8与一个所述漏极7，且所述栅极8与所述漏极7可以同步形成，避免了多次电极布线，简化了器件的电极布线工艺。
具体的，由于在器件的不同平面形成所述栅极8、所述漏极7及所述源极13，可以使器件的各电极的排布面积增大，降低器件的电极制作难度，便于器件的电极的引出，同时可以改善器件的热传导能力。
具体的，通过于所述沟槽11的底面及倾斜的内壁形成包括所述沟道层22与所述势垒层23的所述叠层结构2，大幅增加了所述源极13与所述漏极7之间的有效二维电子气的面积，降低了器件单位面积的导通电阻。
具体的，通过单次刻蚀形成相互连通且深度较深的所述栅极孔31，所述栅极孔31位于填充所述沟槽11的所述第一介电层3中，并形成填充所述栅极孔31的所述栅导电层5，继而形成了垂直于所述沟槽11底面的栅场板，降低了所述栅导电层5两侧导电沟道在所述漏极7端附近的电场强度，继而可以提高器件的击穿电压，同时降低器件的导电沟道中电子受强电场激发进入表面态的几率，抑制器件的电流崩塌效应，且简化了制作栅场板的工艺。
具体的，当所述栅极孔31的内壁与所述栅极孔31的底面之间的夹角大于90°(即所述栅极孔31的内壁倾斜)时，可以实现对器件的栅场板的与所述势垒层23之间距离的变化，继而实现对栅场板与所述叠层结构2之间距离的控制。
具体的，由于所述源极13与所述衬底1电连接，可以有效降低器件的源漏寄生电容Cds，继而可以改善器件开关特性。
具体的，通过所述衬底1与所述源极13形成电连接，还可以有效降低了器件的动态电阻增幅，提高器件的性能。
本实施例的HEMT器件的制备方法通过改进器件的结构，于所述衬底1中形成所述沟槽11的内壁及所述衬底1的显露上表面形成所述叠层结构2，并形成所述栅导电层5，形成与所述沟槽11底部的所述叠层结构2电连接的所述源极13及与位于所述衬底1上表面的所述叠层结构2电连接的所述漏极7，使所述源极13与所述漏极7位于不同的平面，于衬底的正面同步形成所述栅极8及所述漏极7，于所述衬底1的背面形成所述源极13，避免了在器件的正面多次布线，简化了器件的电极布线工艺，增大了器件的各电极的排布面积，降低了器件的各电极制作难度，同时可以改善器件的热传导能力；由于所述沟槽11的内壁倾斜，增大了所述源极13与所述漏极7之间的有效电子气的面积，继而可以降低器件单位面积的导通电阻；由于所述栅极孔31位于填充所述沟槽11的所述第一介电层3中且相互连通，于所述栅极孔31中形成相当于器件的栅场板的所述栅导电层5，降低了所述栅导电层5两侧导电沟道在所述漏极7端附近的电场强度，可以提高器件的击穿电压，降低器件的导电沟道中电子受强电场激发进入表面态的几率，抑制了器件的电流崩塌效应，且无需多次制作栅场板，简化了栅场板的制作工艺。此外，利用所述源极13与所述衬底1电连接，可以有效降低器件的源漏寄生电容Cds，从而有效改善器件开关特性，且通过将所述衬底1与所述源极13电连接，还可以有效降低器件的动态电阻增幅。
实施例二
本实施例提供一种HEMT器件，如图15、图17、图18、图19、图20及图21所示，为所述HEMT器件的一种剖面结构示意图、所述HEMT器件的另一种剖面结构示意图、所述HEMT器件的第三种剖面结构示意图、所述HEMT器件的第四种剖面结构示意图、所述HEMT器件的第五种剖面结构示意图及所述HEMT器件的立体结构示意图，包括：衬底1、叠层结构2、第一介电层3、栅导电层5、第二介电层6、漏极接触孔61、栅极接触孔62、漏极7、栅极8及源极13，其中，所述衬底1中设有多个间隔设置的沟槽11；所述叠层结构2包括依次层叠的缓冲层21、沟道层22及势垒层23，所述叠层结构2覆盖所述沟槽11的显露表面及所述衬底1的上表面；所述第一介电层3填充所述沟槽11并覆盖所述叠层结构2的显露表面，且所述第一介电层3中设有位于所述沟槽11中的栅极孔31，所述栅极孔31的底面及内壁与所述叠层结构2间隔预设距离；所述栅导电层5填充所述栅极孔31；所述第二介电层6覆盖所述第一介电层3与所述栅导电层5显露上表面；所述漏极接触孔61贯穿所述第二介电层6且底部至少显露出相邻两个所述沟槽11之间的所述衬底1上方的所述势垒层23，所述栅极接触孔62贯穿所述第二介电层6且底部显露出所述栅导电层5；所述漏极7填充所述漏极接触孔61，所述栅极8填充所述栅极接触孔62；所述源极13至少与所述衬底1及所述沟道层22电连接。
具体的，所述衬底1的材质包括硅、氮化镓、铝镓氮、铟镓氮、铝铟镓氮、砷化镓、碳化硅、金刚石、蓝宝石及锗中的一种或多种组合，也可以是其他可以生长III族氮化物材料的材料。
具体的，所述沟槽11的内壁与所述沟槽11的底面之间的夹角的角度范围为90°～150°。
具体的，所述叠层结构2底层还设有成核层20，所述成核层20覆盖所述沟槽11的显露表面及所述衬底1的显露上表面。
具体的，所述成核层20的材质包括GaN、AlGaN、AlN、InAlGaN、InGaN、InAlN、InN或者其他适合的III族氮化物材料。
具体的，所述缓冲层21的材质包括GaN、AlGaN、AlN、InAlGaN、InGaN、InAlN、InN或者其他适合的III族氮化物材料。
具体的，所述沟道层22的材质包括GaN、AlGaN、AlN、InAlGaN、InGaN、InAlN、InN或者其他适合的III族氮化物半导体材料。
具体的，所述势垒层23的材质包括GaN、AlGaN、AlN、InAlGaN、InGaN、InAlN、InN或者其他适合的III族氮化物半导体材料。
具体的，所述第一介电层3的材质包括SiN、SiO2、SiON、Al2O3中的至少一种，也可以是适合的介电材料。
具体的，所述栅导电层5的材质包括钛、氮化钛、银、金、铜、钨、镍、铂、铝或其组合或者其他适合的导电材料。
具体的，所述第二介电层6的材质包括SiN、SiO2、SiON、Al2O3中的至少一种，也可以是适合的介电材料。本实施例中，所述第一介电层3与所述第二介电层6的材质相同。
具体的，所述HEMT器件中还设有第三介电层4及导电块41，所述第三介电层4覆盖所述叠层结构2显露上表面，所述导电块41覆盖位于所述沟槽11内壁上方的所述第三介电层4的表面，且所述栅极孔31的底面显露出所述导电块41。
具体的，所述第三介电层4的材质包括SiN、SiO2、SiON、Al2O3中的至少一种，也可以是适合的介电材料。
具体的，所述导电块41的材质包括钛、氮化钛、银、金、铜、钨、镍、铂、铝或者其他适合的导电材料。
具体的，所述沟槽11的底部还设有源极接触孔12，所述源极13填充所述源极接触孔12，所述源极接触孔12贯穿所述叠层结构2且底面显露出所述衬底1，当器件中设有所述第三介电层4时，所述源极接触孔12还贯穿所述第三介电层，且所述源极接触孔12与所述导电块41间隔预设距离，所述源极13与所述导电块41间隔预设距离。
具体的，当器件中设有所述第三介电层4与所述导电块41时，在保证器件性能的情况下，所述源极13与所述导电块41之间的距离可以根据实际情况进行选择，这里不再限制。
具体的，在保证器件性能的情况下，所述栅极孔31的底面与所述源极13之间的距离可以根据实际情况进行选择，这里不再限制。
具体的，所述栅极孔31的内壁与所述栅极孔31的底面之间的夹角不小于90°且不大于所述沟槽11的底面与所述沟槽11的内壁之间的夹角，所述栅极孔31的内壁与所述沟槽11的内壁间隔预设距离。
具体的，在所述沟槽11的底部未设置所述源极接触孔12，且所述沟槽11贯穿所述衬底1时，所述源极13至少覆盖位于所述沟槽11底部的所述沟道层22的显露表面及所述衬底1的底面，即所述沟槽11底部的所述沟道层22可以覆盖所述沟槽11下方的所述源极13，所述沟槽11底部的所述势垒层23可以覆盖所述沟槽11下方的所述源极13，所述沟槽11底部的所述第一介电层3也可以覆盖所述沟槽11下方的所述源极13，当所述叠层结构2的显露表面设有所述第三介电层4时，所述沟槽11底部的所述第三介电层4也可以覆盖所述沟槽11下方的所述源极13。
具体的，在所述沟槽11的底部未设置所述源极接触孔12，且所述沟槽11未贯穿所述衬底1时，所述衬底1的底部设有自所述衬底1底面开口的所述源极接触孔12，且所述源极接触孔12的底面至少显露出所述沟槽11底部的所述沟道层22，即所述源极接触孔12的底面可以显露出所述沟槽11底部的所述沟道层22，可以显露位于所述沟槽11底部的所述势垒层23，也可以显露出所述沟槽11底部的所述第一介电层3，且当所述叠层结构2的上表面设有所述第三介电层4时，所述源极接触孔12的底面也可以显露出所述沟槽11底部的所述第三介电层4。
具体的，当所述衬底1的底部设有自所述衬底1底面开口的所述源极接触孔12时，所述源极13填充所述源极接触孔12并覆盖所述衬底1的底面。
具体的，在保证器件性能的情况下，所述栅极接触孔62的开口尺寸可以根据实际情况进行选择，这里不再限制；所述漏极接触孔61的开口尺寸可以根据实际进行选择，这里不再限制。
具体的，所述漏极7的材质包括钛、氮化钛、银、金、铜、钨、镍、铂、铝或者其他适合的导电材料；所述栅极8的材质包括钛、氮化钛、银、金、铜、钨、镍、铂、铝或者其他适合的导电材料；所述源极13的材质包括钛、氮化钛、银、金、铜、钨、镍、铂、铝或者其他适合的导电材料。
具体的，通过调整所述栅极孔31的内壁与所述栅极孔31底面之间的角度，可以实现对所述栅导电层5与位于所述沟槽11内壁的所述势垒层23之间的距离的调控，继而可以调控所述栅导电层5对器件的导电沟道中电场强度的影响，实现对器件性能的调控。
具体的，通过所述第三介电层4与所述导电块41的设置，且所述栅极孔31的底部显露出所述导电块41，即所述导电块41与所述栅导电层5电连接，继而可以增强所述栅极8对器件中导电沟道的关断的控制能力，提高器件的性能。
具体的，通过于所述沟槽11的内壁和底面及所述衬底1的上表面设置所述叠层结构2，且所述沟槽11的内壁呈倾斜状，使器件中的导电沟道(二维电子气所在区域)倾斜分布，降低器件的单位面积导通电阻的同时，保证了器件性能，缩短了所述源极13与所述漏极7之间的水平距离，继而缩小了器件的尺寸。
本实施例的HEMT器件通过优化器件的结构，通过于所述沟槽11的内壁、所述沟槽11的底面及所述衬底11的上表面设置包括所述沟道层22与所述势垒层23的所述叠层结构2，所述源极13与所述沟槽11底部的所述叠层结构2电连接，所述漏极7与位于所述衬底1上表面的所述叠层结构2电连接，且由于所述沟槽11的内壁倾斜，增大了二维电子气的有效面积，降低了器件中单位面积的导通电阻，同时由于所述源极13与所述漏极7处于不同的平面，保证器件性能的同时，缩短了所述源极13与所述漏极7之间的水平距离，继而缩小了器件的尺寸。此外，通过所述第三介电层4与所述导电块41的设置，提升了所述栅极8对器件的关断的控制能力，提升了器件的性能。
综上所述，本发明的HEMT器件及其制备方法通过改进器件制作工艺，于衬底中形成内壁倾斜的沟槽，并形成覆盖沟槽内壁、沟槽底面及衬底上表面的叠层结构，叠层结构包括层叠的沟道层与势垒层，于沟槽中填充第一介电层并于填充沟槽的第一介电层中形成栅极孔，形成填充栅极孔的栅导电层、与位于衬底上表面的叠层结构电连接的漏极及与位于沟槽底部的叠层结构电连接的源极，使源极与漏极处于不同的平面，且栅极与漏极同步形成，简化了器件电极的布线工艺，增大各电极的排布面积，降低了器件的电极的制作难度，同时改善了器件的热传导能力；由于沟槽内壁倾斜，使二维电子气的有效面积增大，减小了器件单位面积的导通电阻，同时缩短了源极与漏极的水平距离，继而缩小了器件的尺寸；形成位于沟槽中的栅极孔，通过调整栅极孔内壁的倾斜角度，实现了栅导电层与势垒层之间距离的控制，同时降低了栅导电层两侧的漏极端附近的导电沟道的电场强度，提高了器件的击穿电压，抑制了器件的电流崩塌效应，避免了多次制作相当于栅场板的栅导电层，简化了栅场板的制作工艺；通过形成第三介电层及位于沟槽内壁的第三介电层上并与栅导电层电连接的导电块，可以增强栅极的控制能力，提升器件的性能。此外，由于源极与衬底电连接，可以有效降低器件的源漏寄生电容Cds，从而改善器件的开关特性，且通过源极与衬底的电连接还可以降低器件的动态电阻增幅，进一步提升器件的性能。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种HEMT器件的制备方法，其特征在于，包括以下步骤：
提供一衬底，并于所述衬底上表层形成多个间隔设置的沟槽；
于所述沟槽的显露表面及所述衬底的上表面形成预设厚度的叠层结构，所述叠层结构包括依次层叠的缓冲层、沟道层及势垒层；
形成填充所述沟槽并覆盖所述叠层结构的显露表面的第一介电层，于所述第一介电层中形成位于所述沟槽中的栅极孔，所述栅极孔的底面及内壁与所述叠层结构间隔预设距离；
形成填充所述栅极孔的栅导电层，并形成覆盖所述第一介电层与所述栅导电层显露上表面的第二介电层；
形成贯穿所述第二介电层的漏极接触孔及栅极接触孔，所述漏极接触孔的底部至少显露出相邻两个所述沟槽之间的所述衬底上方的所述势垒层，所述栅极接触孔的底部显露出所述栅导电层；
形成填充所述漏极接触孔的漏极，形成填充所述栅极接触孔的栅极；
形成至少与所述衬底及所述沟道层电连接的源极。
2.根据权利要求1所述的HEMT器件的制备方法，其特征在于：所述沟槽的内壁与所述沟槽的底面之间的夹角的角度范围为90°～150°。
3.根据权利要求1所述的HEMT器件的制备方法，其特征在于：所述叠层结构还包括位于所述叠层结构底层的成核层，所述成核层覆盖所述沟槽的显露表面及所述衬底的上表面。
4.根据权利要求1所述的HEMT器件的制备方法，其特征在于：形成所述叠层结构之后，形成所述第一介电层之前，还包括形成位于所述沟槽底部且贯穿所述叠层结构的源极接触孔的步骤，所述源极填充所述源极接触孔。
5.根据权利要求1所述的HEMT器件的制备方法，其特征在于：形成所述叠层结构之后，形成所述第一介电层之前，还包括形成第三介电层及导电块的步骤，所述第三介电层覆盖所述叠层结构显露上表面，所述导电块位于所述沟槽内壁上方的所述第三介电层表面，且所述栅极孔的底面显露出所述导电块。
6.根据权利要求1所述的HEMT器件的制备方法，其特征在于：位于所述沟槽中的所述栅极孔相互连通。
7.根据权利要求1所述的HEMT器件的制备方法，其特征在于：所述栅极孔的内壁与所述栅极孔的底面之间的夹角不小于90°且不大于所述沟槽的底面与所述沟槽的内壁之间的夹角。
8.根据权利要求1所述的HEMT器件的制备方法，其特征在于：所述漏极还覆盖所述第二介电层的上表面，所述栅极与所述漏极间隔预设距离。
9.根据权利要求1所述的HEMT器件的制备方法，其特征在于：形成所述漏极与所述栅极之后，还包括自所述衬底的底面减薄所述衬底的步骤，且减薄所述衬底之后，器件的底面至少显露出所述沟槽底面上方的所述沟道层，所述源极至少覆盖所述衬底的底面及所述沟道层的显露表面。
10.根据权利要求1所述的HEMT器件的制备方法，其特征在于：形成所述栅极及所述漏极之后，还包括于所述衬底的底部形成源极接触孔的步骤，所述源极接触孔的底部至少显露出所述沟槽底面上方的所述沟道层，所述源极至少填充所述源极接触孔。
11.一种HEMT器件，其特征在于，包括：
衬底，设有多个间隔设置的沟槽；
叠层结构，包括依次层叠的缓冲层、沟道层及势垒层，所述叠层结构覆盖所述沟槽的显露表面及所述衬底的上表面；
第一介电层，填充所述沟槽并覆盖所述叠层结构的显露表面，且所述第一介电层中设有位于所述沟槽中的栅极孔，所述栅极孔的底面及内壁与所述叠层结构间隔预设距离；
栅导电层，填充所述栅极孔；
第二介电层，覆盖所述第一介电层与所述栅导电层显露上表面；
漏极接触孔及栅极接触孔，所述漏极接触孔贯穿所述第二介电层且底部至少显露出相邻两个所述沟槽之间的所述衬底上方的所述势垒层，所述栅极接触孔贯穿所述第二介电层且底部显露出所述栅导电层；
漏极及栅极，所述漏极填充所述漏极接触孔，所述栅极填充所述栅极接触孔；
源极，至少与所述衬底及所述沟道层电连接。
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