CN115547830A - 氮化镓功率器件的制作方法、器件以及集成电路 - Google Patents

氮化镓功率器件的制作方法、器件以及集成电路 Download PDF

Info

Publication number
CN115547830A
CN115547830A CN202211255255.3A CN202211255255A CN115547830A CN 115547830 A CN115547830 A CN 115547830A CN 202211255255 A CN202211255255 A CN 202211255255A CN 115547830 A CN115547830 A CN 115547830A
Authority
CN
China
Prior art keywords
layer
gan
metal
gate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211255255.3A
Other languages
English (en)
Inventor
王路宇
张鹏浩
徐敏
潘茂林
王强
樊蓉
杨妍楠
谢欣灵
徐赛生
王晨
张卫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Original Assignee
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University filed Critical Fudan University
Priority to CN202211255255.3A priority Critical patent/CN115547830A/zh
Publication of CN115547830A publication Critical patent/CN115547830A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供了一种氮化镓集成电路的制作方法，该方法包括：提供一衬底；在衬底上沿远离所述衬底的方向依次形成沟道层和势垒层；在势垒层表面沉积硬掩模；刻蚀硬掩模以在硬掩模上形成开孔；在开孔内外延p‑GaN层；在势垒层表面分别沉积金属材料并退火以形成源极和漏极；形成p‑GaN栅极；在p‑GaN栅极的顶端沉积钝化层；形成源极金属互连层与金属场板；源极金属互连层形成于源极的顶端，金属场板形成于p‑GaN栅极的顶端的钝化层的表面；金属场板与源极金属互连层连接；形成漏极金属互连层与栅极金属互连层。本发明提供的技术方案，通过选取外延p‑GaN的方法，有效避免了p‑GaN层的刻蚀工艺导致器件损伤的问题，实现了提升器件输出电流、降低动态导通电阻及提高功率管及栅驱动单元的可靠性的效果。

Description

氮化镓功率器件的制作方法、器件以及集成电路
技术领域
本发明涉及半导体器件领域，尤其涉及一种氮化镓功率器件的制作方法、器件以及集成电路。
背景技术
氮化镓作为第三代半导体材料中的一种，因其带隙宽、电子迁移率高和电击穿场大等优点，在高频功率放大器和功率开关器件等商业应用领域有极为广阔的应用前景。因为GaN HEMT制备工艺中，p-GaN层的刻蚀工艺会对横向异质结表面及导电沟道带来一定程度损伤，使得表面态变差，电子迁移率低等问题，进而影响器件的静态性能以及动态性能，严重影响功率管的可靠性。因此需要改善工艺以避免刻蚀损伤带来的可靠性问题。而且，GaN功率器件高频开关在实际电路应用中，因栅极驱动电路与功率开关之间的互连线和pCB(印刷电路板)导线引入的寄生电感带来的电压尖峰/振荡会引起一系列可靠性问题。
因而开发一种p新的p-GaN增强型器件制备工艺，以及研发一种减少栅极驱动和功率器件之间的寄生电感的技术方案，成为本领域技术人员亟待要解决的技术重点。
发明内容
本发明提供一种氮化镓功率器件的制作方法、器件以及集成电路，以解决p-GaN层的刻蚀工艺会导致器件损伤的问题，以及栅极驱动器件和氮化镓功率器件之间因互连线会产生寄生电感的问题。
根据本发明的第一方面，提供了一种氮化镓功率器件的制作方法，该方法包括：
提供一衬底；在所述衬底上沿远离所述衬底的方向依次形成沟道层和势垒层；
在所述势垒层表面沉积硬掩模；
刻蚀所述硬掩模以在所述硬掩模上形成开孔；
在所述开孔内形成p-GaN层；
在所述p-GaN层的沿第一方向的两侧的所述势垒层表面分别沉积金属材料并退火以形成源极和漏极；
形成p-GaN栅极；所述p-GaN栅极包括所述p-GaN层以及在所述p-GaN层顶端形成的栅金属层；
在所述p-GaN栅极的顶端沉积钝化层；
形成源极金属互连层与金属场板；所述源极金属互连层形成于所述源极的顶端，所述金属场板形成于所述p-GaN栅极的顶端的所述钝化层的表面；所述金属场板与所述源极金属互连层连接；
形成漏极金属互连层与栅极金属互连层。
可选的，刻蚀所述硬掩模以在所述硬掩模上形成开孔的具体步骤包括：
在所述硬掩模表面涂覆光刻胶；
对所述光刻胶进行曝光及显影后，以显影后的所述光刻胶为掩模刻蚀所述硬掩模以在所述硬掩模上形成开孔。
可选的，在所述开孔内形成p-GaN层，具体包括：
在所述开孔内及剩余的硬掩模的表面外延p-GaN层；
去除所述剩余的硬掩模及其表面的p-GaN层。
可选的，去除所述剩余的硬掩模及其表面的所述p-GaN层之后还包括：
对所述p-GaN层进行Mg+激活。
可选的，在所述势垒层表面沉积硬掩模之前，还包括：
进行台面隔离；在所述势垒层和所述沟道层中形成隔离层，所述隔离层贯穿所述势垒层且不接触所述衬底。
可选的，成p-GaN栅极的具体步骤为：
在所述势垒层表面沉淀钝化层；所述钝化层覆盖所述源极、所述漏极及所述p-GaN层，且填充于所述源极、所述p-GaN层以及所述漏极之间的空隙中；
刻蚀所述p-GaN层顶端的所述钝化层以形成栅极孔；
在所述栅极孔中沉淀填充栅金属层，从而形成所述p-GaN栅极。
可选的，形成源极金属互连层与金属场板的具体步骤为：
刻蚀所述源极的顶端的所述钝化层以形成源极开孔；
在所述源极开孔中沉淀金属材料以形成源极金属互连层，并在所述p-GaN栅极的顶端的所述钝化层的表面沉积金属材料以形成金属场板。
可选的，形成漏极金属互连层与栅极金属互连层的具体步骤为：
在所述金属场板的表面沉积所述钝化层；
刻蚀所述漏极的顶端与所述p-GaN栅极的顶端的所述钝化层以形成漏极开孔与栅极开孔；
分别在所述栅极开孔与所述漏极开孔中沉积金属材料以形成所述漏极金属互连层与所述栅极金属互连层。
根据本发明的第二方面，提供了一种氮化镓功率器件，包括：利用本发明第一方面任一项所述的氮化镓功率器件的制作方法制作而成。
根据本发明的第三方面，提供了一种带有栅极驱动器的氮化镓功率器件单片集成电路，包括：本发明第二方面所述的氮化镓功率器件，所述带有栅极驱动器的氮化镓功率器件单片集成电路还包括栅极驱动器；且所述栅极驱动器件与所述氮化镓功率器件共用同一衬底以形成所述带有栅极驱动器的氮化镓功率器件单片集成电路。
根据本发明的第四方面，提供了一种带有栅极驱动器的氮化镓功率器件单片集成电路制作方法，包括：
提供一衬底；在所述衬底上沿远离所述衬底的方向依次形成沟道层和势垒层；
进行台面隔离；在所述势垒层和所述沟道层中形成隔离层，所述隔离层贯穿所述势垒层且不接触所述衬底；
在所述势垒层表面沉积硬掩模；
刻蚀第一区域和第二区域的所述硬掩模以在所述硬掩模上形成开孔；在所述开孔内形成p-GaN层；
在所述势垒层的表面沉积金属材料并退火以在所述第一区域、所述第二区域以及第三区域均形成源极和漏极；
形成栅极与p-GaN栅极；所述p-GaN栅极形成于所述第一区域与所述第二区域；所述栅极形成于所述第三区域；其中，所述p-GaN栅极包括所述p-GaN层以及在所述p-GaN层顶端的栅金属层；
在所述栅极与所述p-GaN栅极的顶端沉积钝化层；
在所述第二区域形成源极金属互连层与金属场板；所述源极金属互连层形成于所述源极的顶端，所述金属场板形成于所述p-GaN栅极的顶端的所述钝化层的表面；且所述金属场板所述源极金属互连层电性连接；
形成漏极金属互连层、栅极金属互连层以及在所述第一区域和所述第三区域形成所述源极金属互连层；所述漏极金属互连层形成于所述漏极的顶端；所述栅极金属互连层形成于所述p-GaN栅极与所述栅极的顶端；从而在所述第三区域与所述第一区域形成栅极驱动器，在所述第二区域形成氮化镓功率器件；
其中，所述第三区域、所述第一区域与所述第二区域沿第一方向依次排列。
本发明提供的一种氮化镓功率器件的制作方法，采用选取外延的方法，通过在硬掩模上形成开孔，以在开孔中形成p-GaN层的，解决了p-GaN层的刻蚀工艺会导致器件损伤的问题，实现了在提升器件输出电流、降低了动态导通电阻的同时，也提高了功率管及栅驱动单元的可靠性的效果。
进一步地，本发明提供的一种带有栅极驱动器的氮化镓功率器件单片集成电路，通过将氮化镓功率器件和栅极驱动器件制作到同一衬底上，以形成带有栅极驱动器的氮化镓功率器件单片集成电路，解决了栅极驱动器件和氮化镓功率器件之间因互连线会产生寄生电感的问题，从而获得更纯粹的栅极驱动信号和更稳定的开关特性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一具体实施例提供的一种氮化镓功率器件的制作方法的流程示意图；
图2是本发明一具体实施例提供的一种带有栅极驱动器的氮化镓功率器件单片集成电路的制作方法的流程示意图；
图3-9是本发明一实施例提供的根据氮化镓功率器件的制作方法制作的不同工艺阶段的器件结构示意图；
图10-14是本发明一实施例提供的根据带有栅极驱动器的氮化镓功率器件单片集成电路的制作方法制作的不同工艺阶段的器件结构示意图；
附图标记说明：
101-衬底；
102-沟道层；
103-势垒层；
104-p-GaN层；
105-栅金属层；
106-隔离层；
107-钝化层；
108-源极；
109-漏极；
110-源极金属互连层；
111-漏极金属互连层；
112-金属场板；
113-硬掩模。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
第三代半导体材料氮化镓因其带隙宽、电子迁移率高和电击穿场大等优点，在高频功率放大器和功率开关器件等商业应用领域有着极为广阔的应用前景。
对于pGaN栅增强型功率管，因为pGaN刻蚀工艺会对异质结表面及导电沟道带来一定程度损伤，会使得表面态变差、电子迁移率降低等问题，进而影响器件的静态性能及动态性能，严重影响功率管的可靠性。因此需要改善工艺避免刻蚀损伤带来的可靠性问题。
另外，GaN HEMT(高电子迁移率晶体管)的平面结构具有高密度集成的先天优势，可以用来扩展功能，优化器件性能和提高电路可靠性。但是，由于商用p-GaN栅极功率HEMT的栅极驱动电压窗口比Si/SiC(碳化硅)基MOSFET(金属氧化物半导体场效应晶体管)窄得多，因此大的栅极电压尖峰可能会引起栅极结退化。同时氮化镓功率晶体管的阈值电压Vth也相对较低，很可能会出现误导通现象。而且，GaN功率器件高频开关在实际电路应用中，因栅极驱动电路与功率开关之间的互连线和pCB(印刷电路板)导线引入的寄生电感带来的电压尖峰/振荡会引起一系列可靠性问题。
有鉴于此，发明人经过反复多次的实验发现，采用选取外延pGaN工艺制备增强型功率管和具有增强型HEMT的驱动逻辑单元，可以避免pGaN刻蚀工艺损伤，在提升器件输出电流、降低动态导通电阻的同时，也可以提高功率管及栅驱动单元的可靠性。
并且，发明人发现通过将栅极驱动电路与功率开关进行单片集成，可以大大减少栅极驱动和功率器件之间的寄生电感，从而获得更纯粹的栅极驱动信号和更稳定的开关特性。
因而本申请提供的一种带有栅极驱动器的氮化镓功率器件单片集成电路，采用选取外延pGaN工艺制备增强型功率管和增强型逻辑单元，避免了pGaN刻蚀工艺损伤，在提升器件输出电流、降低了动态导通电阻的同时，也提高了功率管及栅驱动单元的可靠性；同时，通过将栅极驱动电路与功率开关进行单片集成，大大减少栅极驱动和功率器件之间因互连线产生的寄生电感，从而获得更纯粹的栅极驱动信号和更稳定的开关特性。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
请参考图1，图3-图9，根据本发明的一实施例，提供了一种氮化镓功率器件的制作方法，该方法包括：
S11：提供一衬底101；在所述衬底101上沿远离所述衬底101的方向依次形成沟道层102和势垒层103，如图3所示；
S12：在所述势垒层103表面沉积硬掩模113；
S13：刻蚀所述硬掩模113以在所述硬掩模113上形成开孔，形成开孔之后的器件如图5所示；
S14：在所述开孔内形成p-GaN层104，形成p-GaN层104之后的器件如图6所示；
S15：在所述p-GaN层104的沿第一方向的两侧的所述势垒层103表面分别沉积金属材料并退火以形成源极108和漏极109，形成源极108和漏极109之后的器件如图7所示；
S16：形成p-GaN栅极；所述p-GaN栅极包括所述p-GaN层104以及在所述p-GaN层104顶端形成的栅金属层105；
S17：在所述p-GaN栅极的顶端沉积钝化层107；
S18：形成源极金属互连层110与金属场板112；所述源极金属互连层形成于所述源极108的顶端，所述金属场板112形成于所述p-GaN栅极的顶端的所述钝化层107的表面；所述金属场板112与所述源极金属互连层电性连接；
S19：形成漏极金属互连层111与栅极金属互连层，形成漏极金属互连层111与栅极金属互连层之后的器件如图9所示。
本发明提供的技术方案，通过在势垒层103表面沉积硬掩模113并在硬掩模113上形成开孔，以在开孔中形成p-GaN层104的方法，避免了p-GaN层104的刻蚀工艺损伤，实现了在提升器件输出电流、降低了动态导通电阻的同时，也提高了功率管及栅驱动单元的可靠性。
一种实施例中，当需要制作氮化镓功率器件时，步骤S12：在所述势垒层103表面沉积硬掩模113之前，还包括：进行台面隔离，以隔离所述当需要制作氮化镓功率器件；在所述势垒层103和所述沟道层102中形成隔离层106，所述隔离层106贯穿所述势垒层103且不接触所述衬底101，形成隔离层106之后的器件如图4所示。
一种实施例中，步骤S13：刻蚀所述硬掩模113以在所述硬掩模113上形成开孔的具体步骤包括：
S131，在所述硬掩模113表面涂覆光刻胶；
S132，对所述光刻胶进行曝光及显影，以显影后的所述光刻胶为掩模刻蚀所述硬掩模113以在所述硬掩模113上形成开孔。
一种实施例中，步骤S14：在所述开孔内形成p-GaN层104，具体包括：
S141：在所述开孔内及剩余的硬掩模113的表面外延p-GaN层104；
S142：去除所述剩余的硬掩模113及其表面的p-GaN层104。
一种实施例中，步骤S142，去除所述剩余的硬掩模113及其表面的所述p-GaN层104之后还包括：
对所述p-GaN层104中进行Mg+激活。
一种实施例中，步骤S16：形成p-GaN栅极的具体步骤为：
S161：在所述势垒层103表面沉淀钝化层107；所述钝化层107覆盖所述源极108、所述漏极109及所述p-GaN层104，且填充于所述源极108、所述p-GaN层104以及所述漏极109之间的空隙中，沉淀势垒层103之后的器件如图8所示；
S162：刻蚀所述p-GaN层104顶端的所述钝化层107以形成栅极孔；
S163：在所述栅极孔中沉淀填充栅金属层105，从而形成所述p-GaN栅极。
一种实施例中，步骤S18：形成源极金属互连层110与金属场板112的具体步骤为：
S181：刻蚀所述源极108的顶端的所述钝化层107以形成源极开孔；
S182：在所述源极开孔中沉淀金属材料以形成源极金属互连层，并在所述p-GaN栅极的顶端的所述钝化层107的表面沉积金属材料以形成金属场板112。
一种实施例中，步骤S19：形成漏极金属互连层111与栅极金属互连层的具体步骤为：
S191：在所述金属场板112的表面沉积所述钝化层107；
S192：刻蚀所述漏极109的顶端与所述p-GaN栅极的顶端的所述钝化层107以形成漏极开孔与栅极开孔；
S193：分别在所述栅极开孔与所述漏极开孔中沉积金属材料以形成所述漏极金属互连层111与所述栅极金属互连层。
根据本发明的一实施例，还提供了一种氮化镓功率器件，包括：利用本发明前述实施例中任一项所述的氮化镓功率器件的制作方法制作而成。
其次，请参考图14，根据本发明的其他实施例，还提供了一种带有栅极驱动器的氮化镓功率器件单片集成电路，包括：本发明前述实施例所述的氮化镓功率器件，所述带有栅极驱动器的氮化镓功率器件单片集成电路还包括栅极驱动器；且所述栅极驱动器件与所述氮化镓功率器件共用同一衬底101以形成所述带有栅极驱动器的氮化镓功率器件单片集成电路。
本发明提供的一种带有栅极驱动器的氮化镓功率器件单片集成电路，通过将氮化镓功率器件和栅极驱动器件制作到同一衬底101上，以形成带有栅极驱动器的氮化镓功率器件单片集成电路，大大减少栅极驱动器件和氮化镓功率器件之间因互连线产生的寄生电感，从而获得更纯粹的栅极驱动信号和更稳定的开关特性。
再次，请参考图2，图10-图14，根据本发明的一实施例，还提供了一种带有栅极驱动器的氮化镓功率器件单片集成电路制作方法，包括：
S21：提供一衬底101；在所述衬底101上沿远离所述衬底101的方向依次形成沟道层102和势垒层103，如图10所示；
S22：进行台面隔离；在所述势垒层103和所述沟道层102中形成隔离层106，所述隔离层106贯穿所述势垒层103且不接触所述衬底101，形成隔离层106之后的器件如图11所示；
S23：在所述势垒层103表面沉积硬掩模113；
S24：刻蚀第一区域和第二区域的所述硬掩模113以在所述硬掩模113上形成开孔，形成开孔之后的器件如图12所示；
S25：在所述开孔内形成p-GaN层104，形成p-GaN层104之后的器件如图13所示；
步骤S25：在所述开孔内形成p-GaN层104，具体包括：
S251：在所述开孔内及剩余的硬掩模113的表面外延p-GaN层104；
S252：去除所述剩余的硬掩模113及其表面的p-GaN层104。
S26：在所述势垒层103的表面沉积金属材料并退火以在所述第一区域、所述第二区域以及第三区域均形成源极108和漏极109；
S27：形成栅极与p-GaN栅极；所述p-GaN栅极形成于所述第一区域与所述第二区域；所述栅极形成于所述第三区域；其中，所述p-GaN栅极包括所述p-GaN层104以及在所述p-GaN层104顶端的栅金属层105；所述栅极包括栅金属层；
S28：在所述栅极与所述p-GaN栅极的顶端沉积钝化层107；
S29：在所述第二区域形成源极金属互连层110与金属场板112；所述源极金属互连层形成于所述源极108的顶端，所述金属场板112形成于所述p-GaN栅极的顶端的所述钝化层107的表面；且所述金属场板112所述源极金属互连层电性连接；
S30：形成漏极金属互连层111、栅极金属互连层以及在所述第一区域和所述第三区域形成所述源极金属互连层110；所述漏极金属互连层111形成于所述漏极109的顶端；所述栅极金属互连层形成于所述p-GaN栅极与所述栅极的顶端；从而在所述第三区域与所述第一区域形成栅极驱动器，在所述第二区域形成氮化镓功率器件，形成漏极金属互连层111、栅极金属互连层以及在所述第一区域和所述第三区域形成所述源极金属互连层110之后的器件如图14所示；
其中，所述第三区域、所述第一区域与所述第二区域沿第一方向依次排列。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (11)

1.一种氮化镓功率器件的制作方法，其特征在于，该方法包括：
提供一衬底；在所述衬底上沿远离所述衬底的方向依次形成沟道层和势垒层；
在所述势垒层表面沉积硬掩模；
刻蚀所述硬掩模以在所述硬掩模上形成开孔；
在所述开孔内形成p-GaN层；
在所述p-GaN层的沿第一方向的两侧的所述势垒层表面分别沉积金属材料并退火以形成源极和漏极；
形成p-GaN栅极；所述p-GaN栅极包括所述p-GaN层以及在所述p-GaN层顶端形成的栅金属层；
在所述p-GaN栅极的顶端沉积钝化层；
形成源极金属互连层与金属场板；所述源极金属互连层形成于所述源极的顶端，所述金属场板形成于所述p-GaN栅极的顶端的所述钝化层的表面；所述金属场板与所述源极金属互连层连接；
形成漏极金属互连层与栅极金属互连层。
2.根据权利要求1所述的氮化镓功率器件的制作方法，其特征在于，刻蚀所述硬掩模以在所述硬掩模上形成开孔的具体步骤包括：
在所述硬掩模表面涂覆光刻胶；
对所述光刻胶进行曝光及显影后，以显影后的所述光刻胶为掩模刻蚀所述硬掩模以在所述硬掩模上形成开孔。
3.根据权利要求1所述的氮化镓功率器件的制作方法，其特征在于，在所述开孔内形成p-GaN层，具体包括：
在所述开孔内及剩余的硬掩模的表面外延p-GaN层；
去除所述剩余的硬掩模及其表面的p-GaN层。
4.根据权利要求3所述的氮化镓功率器件的制作方法，其特征在于，去除所述剩余的硬掩模及其表面的所述p-GaN层之后还包括：
对所述p-GaN层进行Mg+激活。
5.根据权利要求4所述的氮化镓功率器件的制作方法，其特征在于，在所述势垒层表面沉积硬掩模之前，还包括：
进行台面隔离；在所述势垒层和所述沟道层中形成隔离层，所述隔离层贯穿所述势垒层且不接触所述衬底。
6.根据权利要求5所述的氮化镓功率器件的制作方法，其特征在于，形成p-GaN栅极的具体步骤为：
在所述势垒层表面沉淀钝化层；所述钝化层覆盖所述源极、所述漏极及所述p-GaN层，且填充于所述源极、所述p-GaN层以及所述漏极之间的空隙中；
刻蚀所述p-GaN层顶端的所述钝化层以形成栅极孔；
在所述栅极孔中沉淀填充栅金属层，从而形成所述p-GaN栅极。
7.根据权利要求6所述的氮化镓功率器件的制作方法，其特征在于，形成源极金属互连层与金属场板的具体步骤为：
刻蚀所述源极的顶端的所述钝化层以形成源极开孔；
在所述源极开孔中沉淀金属材料以形成源极金属互连层，并在所述p-GaN栅极的顶端的所述钝化层的表面沉积金属材料以形成金属场板。
8.根据权利要求7所述的氮化镓功率器件的制作方法，其特征在于，形成漏极金属互连层与栅极金属互连层的具体步骤为：
在所述金属场板的表面沉积所述钝化层；
刻蚀所述漏极的顶端与所述p-GaN栅极的顶端的所述钝化层以形成漏极开孔与栅极开孔；
分别在所述栅极开孔与所述漏极开孔中沉积金属材料以形成所述漏极金属互连层与所述栅极金属互连层。
9.一种氮化镓功率器件，其特征在于，包括：利用权利要求1-8任一项所述的氮化镓功率器件的制作方法制作而成。
10.一种带有栅极驱动器的氮化镓功率器件单片集成电路，其特征在于，包括：权利要求9所述的氮化镓功率器件，所述带有栅极驱动器的氮化镓功率器件单片集成电路还包括栅极驱动器；且所述栅极驱动器件与所述氮化镓功率器件共用同一衬底以形成所述带有栅极驱动器的氮化镓功率器件单片集成电路。
11.一种带有栅极驱动器的氮化镓功率器件单片集成电路制作方法，其特征在于，包括：
提供一衬底；在所述衬底上沿远离所述衬底的方向依次形成沟道层和势垒层；
进行台面隔离；在所述势垒层和所述沟道层中形成隔离层，所述隔离层贯穿所述势垒层且不接触所述衬底；
在所述势垒层表面沉积硬掩模；
刻蚀第一区域和第二区域的所述硬掩模以在所述硬掩模上形成开孔；在所述开孔内形成p-GaN层；
在所述势垒层的表面沉积金属材料并退火以在所述第一区域、所述第二区域以及第三区域均形成源极和漏极；
形成栅极与p-GaN栅极；所述p-GaN栅极形成于所述第一区域与所述第二区域；所述栅极形成于所述第三区域；其中，所述p-GaN栅极包括所述p-GaN层以及在所述p-GaN层顶端的栅金属层；
在所述栅极与所述p-GaN栅极的顶端沉积钝化层；
在所述第二区域形成源极金属互连层与金属场板；所述源极金属互连层形成于所述源极的顶端，所述金属场板形成于所述p-GaN栅极的顶端的所述钝化层的表面；且所述金属场板所述源极金属互连层电性连接；
形成漏极金属互连层、栅极金属互连层以及在所述第一区域和所述第三区域形成所述源极金属互连层；所述漏极金属互连层形成于所述漏极的顶端；所述栅极金属互连层形成于所述p-GaN栅极与所述栅极的顶端；从而在所述第三区域与所述第一区域形成栅极驱动器，在所述第二区域形成氮化镓功率器件；
其中，所述第三区域、所述第一区域与所述第二区域沿第一方向依次排列。
CN202211255255.3A 2022-10-13 2022-10-13 氮化镓功率器件的制作方法、器件以及集成电路 Pending CN115547830A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211255255.3A CN115547830A (zh) 2022-10-13 2022-10-13 氮化镓功率器件的制作方法、器件以及集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211255255.3A CN115547830A (zh) 2022-10-13 2022-10-13 氮化镓功率器件的制作方法、器件以及集成电路

Publications (1)

Publication Number Publication Date
CN115547830A true CN115547830A (zh) 2022-12-30

Family

ID=84732615

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211255255.3A Pending CN115547830A (zh) 2022-10-13 2022-10-13 氮化镓功率器件的制作方法、器件以及集成电路

Country Status (1)

Country Link
CN (1) CN115547830A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117912946A (zh) * 2024-03-19 2024-04-19 英诺赛科(苏州)半导体有限公司 一种功率器件及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117912946A (zh) * 2024-03-19 2024-04-19 英诺赛科(苏州)半导体有限公司 一种功率器件及其制备方法
CN117912946B (zh) * 2024-03-19 2024-05-17 英诺赛科(苏州)半导体有限公司 一种功率器件及其制备方法

Similar Documents

Publication Publication Date Title
US10411123B2 (en) High-power and high-frequency heretostructure field-effect transistor
US11888027B2 (en) Monolithic integration of high and low-side GaN FETs with screening back gating effect
US8772832B2 (en) GaN HEMTs with a back gate connected to the source
KR101045573B1 (ko) Ⅲ족 질화물 인헨스먼트 모드 소자
US9123645B2 (en) Methods of making semiconductor devices with low leakage Schottky contacts
JP6834546B2 (ja) 半導体装置及びその製造方法
CN115394650A (zh) 具有埋藏式互连件的高电子迁移率晶体管
US7892938B2 (en) Structure and method for III-nitride monolithic power IC
CN112185959B (zh) 一种与GaN HEMT电力电子器件单片集成的CMOS反相器及制备方法
CN115547830A (zh) 氮化镓功率器件的制作方法、器件以及集成电路
CN111739801B (zh) 一种SOI基p-GaN增强型GaN功率开关器件的制备方法
US9391179B2 (en) Vertical GaN JFET with low gate-drain capacitance and high gate-source capacitance
CN117594595A (zh) 集成的耗尽模式和增强模式氮化镓高电子迁移率晶体管
US11152364B1 (en) Semiconductor structure and methods for manufacturing the same
CN112397582B (zh) 高电子迁移率晶体管及其制作方法
US20230387250A1 (en) Hemt with stair-like compound layer at drain
KR20230061224A (ko) 트랜지스터 및 이의 제조 방법
KR100811492B1 (ko) ＧａＮ계 전자소자 제조방법
CN117476557A (zh) 一种cfet的制备方法及器件
CN115548013A (zh) 带有负压驱动模块的常开型氮化镓功率器件集成电路
CN116031258A (zh) 一种集成反相器及其制备方法
KR20240084311A (ko) 정전용량이 작은 게이트로 구성된 GaN 반도체 전력소자의 구조 및 그 제조방법
CN118116968A (zh) 高电子迁移率晶体管
CN116259657A (zh) 氮化物晶体管及其制造方法
CN116705606A (zh) 一种hemt器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination