KR100811492B1

KR100811492B1 - ＧａＮ계 전자소자 제조방법

Info

Publication number: KR100811492B1
Application number: KR1020020010305A
Authority: KR
Inventors: 김종욱; 이재승
Original assignee: 주식회사 엘지이아이
Priority date: 2002-02-26
Filing date: 2002-02-26
Publication date: 2008-03-07
Also published as: KR20030070775A

Abstract

본 발명은 GaN계 전자소자 제조방법에 관한 것으로, 종래 GaN계 전자소자 제조방법은 본딩 와이어의 인덕턴스 영향을 최소화하기 위하여 소스와 기판 저면의 전극을 연결하고, 그 전극과 소스를 공통 접지시키고 있으나, 상기 기판이 사파이어 또는 SiC 기판으로 그 기판에 천공을 형성하기가 용이하지 않아 수율이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 사파이어 기판의 상부에 GaN 버퍼층을 형성하고, 그 GaN 버퍼층의 상부에 게이트, 소스 및 드레인을 각각 형성하는 단계와; 상기 사파이어 기판을 상기 GaN 버퍼층으로부터 분리하는 단계와; 상기 GaN 버퍼층의 저면에 절연막을 형성하는 단계와; 상기 절연막과 GaN 버퍼층에 콘택홀을 형성하여 상기 소스의 저면을 노출시키는 단계와; 상기 콘택홀 내에서 상기 소스에 연결되는 플러그를 형성하는 단계와; 상기 절연막의 저면 전면에 위치하여 상기 플러그에 접하는 전극을 형성하는 단계로 구성되어, 사파이어 기판의 상부에 GaN계 전자소자의 기본구조를 제조하고, 그 사파이어 기판을 제거하고, 열전도도가 낮은 얇은 절연막을 형성한 후, 필요한 배면전극을 형성함으로써, 그 전극 형성에 필요한 식각공정을 용이하게 하여 공정시간 및 수율을 향상시키는 효과와 아울러 열전도도를 감소시켜 열특성을 향상시키는 효과가 있다.

Description

ＧａＮ계 전자소자 제조방법{MANUFACTURING METHOD FOR GaN TYPE ELECTRIC DEVICE}

도1a 및 도1b는 종래 GaN계 전자소자의 제조공정 수순단면도.

도2a 내지 도2d는 본 발명 GaN계 전자소자 제조공정 수순단면도.

** 도면의 주요 부분에 대한 부호의 설명 **

1:기판 2:GaN 버퍼층

3:게이트 4:소스

5:드레인 6:플러그

7:전극 8:절연막

본 발명은 GaN계 전자소자 제조방법에 관한 것으로, 특히 사파이어 기판을 리프트오프 공정으로 제거하여, 전자소자의 휘어짐을 방지하는데 적당하도록 한 GaN계 전자소자 제조방법에 관한 것이다.

최근 무선통신용 전자소자에 대한 시장이 급속도로 커지고 있으며 초고속, 대용량의 신호전송을 위한 무선통신기술이 급속도로 발전하고 있다.

이에 발맞춰 고품위의 전자소자가 개발되고 있으며, 특히 GaN계열의 전자소자는 차세대 고주파, 고출력용 전자소자의 재료로 주목받고 있고, 무선통신시스템의 고출력에 응용될 것으로 기대된다.

그 GaN계 전자소자중에서도 AlGaN/GaN 이종접합구조를 이용하는 이종구조 필드효과 트랜지스터(HFET)가 가장 많이 연구되고 있으며, 성능도 가장 우수하다.

상기 AlGaN/GaN 이종접합구조는 높은 2차원의 전자이동도와 전자농도 분포를 가지고 있어서 고주파, 고출력용 소자에 적합한 것으로 알려져 있다.

상기 HFET는 사파이어를 기판으로 사용하고 있으며, 그 소자의 제조 및 구조와 종래의 문제점을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a와 도1b는 종래 GaN계 전자소자의 제조공정 수순단면도로서, 이에 도시한 바와 같이 사파이어 또는 SiC 기판(1)의 상부에 GaN 버퍼층(2)을 성장시키고, 그 GaN 버퍼층(2)의 상부에 게이트(3)와 소스(4) 및 드레인(5) 패턴을 형성하는 단 계(도1a)와; 상기 사파이어 또는 SiC 기판(1)의 저면을 일부 연마하고, 상기 기판(1)과 GaN 버퍼층(2)을 관통하여 상기 소스(4)와 연결되는 플러그(6)와, 그 기판(1)의 저면에서 상기 플러그(6)에 연결되는 전극(7)을 제조하는 단계(도1b)로 구성된다.

상기 구조의 전자소자를 실제 소자 패키지에 삽입하거나, 회로에 적용할 때 상기 소스(4)와 전극(7)은 접지되며, 이때 본딩 와이어(BONDING WIRE)를 사용한다.

상기 전자소자는 높은 주파수에서 동작하므로, 그 본딩 와이어에 존재하는 인덕턴스 성분에 의해 소자의 이득이 저하될 수 있으며, 이를 방지하기 위해 상기 기판(1)을 연마하여 얇게 하고, 그 소스(4)와 연결되는 전극(7)을 형성한다.

이처럼 소스(4)와 전극(7)을 상호 연결한 후, 본딩 와이어를 사용하여 외부의 단자와 연결하면, 그 본딩 와이어의 인덕턴스 성분을 줄일 수 있어 소자의 특성 열화를 방지할 수 있게 된다.

그러나, 상기 GaN계의 전자소자는 기판(1)을 연마하거나, 식각하여 소스(4)의 저면을 노출시키는 공정이 용이하지 않으며, 이에 따라 불량이 발생하여 수율이 저하된다.

이를 방지하기 위해 플립-칩 본딩(FLIP-CHIP BONDING)을 사용하여 소자의 앞면을 범프(BUMP)로 사용하여 회로나 패키지에 연결하는 방법이 있으나 크기가 큰 소자에 적용하기가 어렵게 된다.

또한, GaN계 전자소자의 열전도도를 최소화 하기 위해 상기 기판(1)을 얇게 연마하며, 이에 따라 열전도도를 낮추어 열특성을 향상시킬 수 있게 된다.

그러나, 상기의 연마과정에서 사파이어나 SiC 기판은 휘어짐 현상이 발생하며, 이에 따라 상기 기판(1)은 일정한 두께 이상을 확보해야 하며, 이때문에 열전도도가 어느 한도 이하로 줄어들게 할 수 없어 그 특성의 개선이 필요하게 된다.

상기한 바와 같이 종래 GaN계 전자소자 제조방법은 본딩 와이어의 인덕턴스 영향을 최소화하기 위하여 소스와 기판 저면의 전극을 연결하고, 그 전극과 소스를 공통 접지시키고 있으나, 상기 기판이 사파이어 또는 SiC 기판으로 그 기판에 천공을 형성하기가 용이하지 않아 수율이 저하되는 문제점이 있었다.

또한, 상기 기판의 열전도도를 줄이기 위해 그 기판의 저면을 연마하여, 기판의 두께를 줄이고 있으나, 기판의 두께가 어느 두께 이하에서는 기판의 휘어짐이 발생하므로, 그 기판의 열전도도를 어느 한도 이하로 줄일 수 없어, 열특성이 열화되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 소스와 접지전극을 용이하게 연결할 수 있으며, 열전도도를 최소화 할 수 있는 GaN계 전자소자 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적은 사파이어 기판의 상부에 GaN계 전자소자의 기본 구조를 형성하고, 그 사파이어 기판을 분리, 제거한 후, 그 사파이어 기판의 위치에 두께가 사파이어 기판에 비하여 얇은 절연막을 형성한 다음, 식각 등의 가공을 통해 전극구조를 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조 하여 상세히 설명하면 다음과 같다.

도2a 내지 도2d는 본 발명 GaN계 전자소자의 제조공정 수순단면도로서, 이에 도시한 바와 같이 사파이어 또는 SiC 기판(1)의 상부에 GaN 버퍼층(2)을 성장시키고, 그 GaN 버퍼층(2)의 상부에 게이트(3), 소스(4) 및 드레인(5)을 형성하는 단계(도2a)와; 리프트 오프법으로 상기 기판(1)을 분리하는 단계(도2b)와; 상기 기판(1)의 분리로 노출되는 GaN 버퍼층(2)의 저면에 절연막(8)을 증착하는 단계(도2c)와; 상기 절연막(8)과 GaN 버퍼층(2)의 저면으로 부터 콘택홀을 형성하여 상기 소스(4)의 저면을 노출시키고, 금속을 증착하여 상기 소스(4)와 접속되는 플러그(6)와, 상기 절연막(8)의 저면에서 상기 플러그(6)에 연결되는 전극(7)을 형성하는 단계(도2d)로 이루어진다.

이하, 상기와 같이 구성된 본 발명을 좀 더 상세히 설명하면 다음과 같다.

먼저, 도2a에 도시한 바와 같이 사파이어 또는 SiC 기판(1)의 상부에 도핑되지 않은 GaN층을 성장시켜, GaN 버퍼층(2)을 형성한다.

그 다음, 상기 GaN 버퍼층(2)의 상부 일부에 AlGaN을 성장시켜, 게이트(3), 소스(4) 및 드레인(5)을 형성한다.

그 다음, 도2b에 도시한 바와 같이 리프트 오프(LIFT OFF)공정을 사용하여 상기 사파이어 또는 SiC 기판(1)을 상기 GaN 버퍼층(2)으로 부터 분리한다.

이때 상기 기판(1)의 분리방법은 레이저를 이용한 분리 또는 기타 기판(1)을 분리할 수 있는 모든 방법을 포함한다.

그 다음, 도2c에 도시한 바와 같이 상기 기판(1)을 분리한 후, 그 기판(1)이 위치하던 GaN 버퍼층(2)의 저면에 절연막(8)을 증착한다.

상기 절연막(8)은 열전도도가 낮은 것을 사용하며, 전극(7)과 GaN 버퍼층(2)을 전기적으로 분리할 수 있는 정도의 두께의 것을 사용한다.

상기 절연막(8)은 전기전도도가 낮으며, 절연특성이 있는 물질이면 그 물질에 관계없이 사용할 수 있다.

그 다음, 식각공정을 사용하여 상기 절연막(8)과 GaN 버퍼층(2)의 일부에 콘택홀을 형성하여, 상기 소스(4)의 저면일부를 노출시킨다.

상기 콘택홀을 형성하는 공정은 상기 절연막(8)에 콘택홀을 형성하는 과정이 종래 사파이어 또는 SiC 기판에 콘택홀을 형성하는 공정에 비하여 용이하며, 그 식각시간도 단축할 수 있다.

그 다음, 상기 콘택홀 내에 소스(4)의 저면과 접하는 플러그(6)를 형성하고, 그 절연막(8)의 저면 전체에 금속을 증착하여, 전극(7)을 형성한다.

이와 같이 사파이어 기판 대신 절연막(8)을 사용하면, 열전도도를 낮출 수 있고, 사파이어 기판의 연마에 따른 휘어짐에 의해 소자의 특성이 열화되는 것을 방지할 수 있다.

또한, 그 절연막(8)은 식각등 가공성이 상기 사파이어 기판에 비하여 우수하기 때문에 그 제조공정이 용이해진다.

상기한 바와 같이 본 발명은 사파이어 기판의 상부에 GaN계 전자소자의 기본구조를 제조하고, 그 사파이어 기판을 제거하고, 열전도도가 낮은 얇은 절연막을 형성한 후, 필요한 배면전극을 형성함으로써, 그 전극 형성에 필요한 식각공정을 용이하게 하여 공정시간 및 수율을 향상시키는 효과와 아울러 열전도도를 감소시켜 열특성을 향상시키는 효과가 있다.

Claims

사파이어 기판의 상부에 GaN 버퍼층을 형성하고, 그 GaN 버퍼층의 상부에 게이트, 소스 및 드레인을 각각 형성하는 단계와; 상기 사파이어 기판을 상기 GaN 버퍼층으로부터 분리하는 단계와; 상기 GaN 버퍼층의 저면에 절연막을 형성하는 단계와; 상기 절연막과 GaN 버퍼층에 콘택홀을 형성하여 상기 소스의 저면을 노출시키는 단계와; 상기 콘택홀 내에서 상기 소스에 연결되는 플러그를 형성하는 단계와; 상기 절연막의 저면 전면에 위치하여 상기 플러그에 접하는 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 GaN계 전자소자 제조방법.
제 1항에 있어서, 상기 사파이어 기판을 분리하는 단계는 레이저를 사용하여 사파이어 기판을 분리하는 것을 특징으로 하는 GaN계 전자소자 제조방법.