JP2003007725A - 化合物半導体装置の製造方法 - Google Patents

化合物半導体装置の製造方法

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JP2003007725A JP2001182687A JP2001182687A JP2003007725A JP 2003007725 A JP2003007725 A JP 2003007725A JP 2001182687 A JP2001182687 A JP 2001182687A JP 2001182687 A JP2001182687 A JP 2001182687A JP 2003007725 A JP2003007725 A JP 2003007725A
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Tetsuo Asano
哲郎 浅野
Mikito Sakakibara
幹人 榊原
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Abstract

(57)【要約】 【課題】化合物半導体装置では、パッド電極の下に安全
のために最終工程までシリコン窒化膜をの越していた
が、基板とシリコン窒化膜とが固いためにボンディング
時にシリコン窒化膜が割れ易い欠点を有していた。 【解決手段】パッド電極および配線層の下または周端部
の下に高濃度領域を設け、パッド電極下の窒化膜を除去
する。高濃度領域により窒化膜除去しても所定のアイソ
レーションが確保できるので、割れを防止するための金
メッキ工程が省略できる。また、各パッドと配線層の離
間距離を縮小でき、チップシュリンクが実現する製造方
法が提供できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
の製造方法、特にＧａＡｓ基板を用いた化合物半導体装
置の製造方法に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】図１１（Ａ）は、ＧａＡｓ ＦＥＴの断面
図を示している。ノンドープのＧａＡｓ基板３１の表面
部分にｎ型不純物をドープしてｎ型のチャネル領域３２
を形成し、チャネル領域３２表面にショットキー接触す
るゲート電極３３を配置し、ゲート電極３３の両脇には
ＧａＡｓ表面にオーミック接触するソース・ドレイン電
極３４、３５を配置したものである。このトランジスタ
は、ゲート電極３３の電位によって直下のチャネル領域
３２内に空乏層を形成し、もってソース電極３４とドレ
イン電極３５との間のチャネル電流を制御するものであ
る。
【０００４】図１１（Ｂ）は、ＧａＡｓ ＦＥＴを用い
たＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合
物半導体スイッチ回路装置の原理的な回路図を示してい
る。
【０００５】第１と第２のＦＥＴ１、ＦＥＴ２のソース
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
【０００６】かかる化合物半導体スイッチ回路装置のＦ
ＥＴ、パッドおよび配線の製造方法を図１２〜図２０に
示す。
【０００７】図１２では、基板１表面にチャネル層２を
形成する。
【０００８】すなわち、基板１全面を約１００Åの厚み
のスルーイオン注入用シリコン窒化膜３で被覆する。次
に、予定のチャネル層２上のレジスト層４を選択的に窓
開けするフォトリソグラフィプロセスを行う。その後、
このレジスト層４をマスクとして予定のチャネル層２へ
動作層を選択するためにｐ-型を与える不純物のイオン
注入およびｎ型を与える不純物のイオン注入を行う。こ
の結果、ノンドープの基板１にはｐ-型領域５と、その
上にｎ型チャネル層２が形成される。
【０００９】図１３では、基板１表面にチャネル層２の
両端に隣接してソース領域６およびドレイン領域７を形
成する。
【００１０】前工程で用いたレジスト層４を除去し、新
たに予定のソース領域６およびドレイン領域７上のレジ
スト層８を選択的に窓開けするフォトリソグラフィプロ
セスを行う。続いて、このレジスト層８をマスクとして
予定のソース領域６およびドレイン領域７にｎ型を与え
る不純物のイオン注入を行し、ｎ+型のソース領域６お
よびドレイン領域７を形成する。
【００１１】図１４では、ソース領域６およびドレイン
領域７に第１層目の電極としてのオーミック金属層１０
を付着し第１ソース電極１１および第１ドレイン電極１
２を形成する。
【００１２】予定の第１ソース電極１１および第１ドレ
イン電極１２形成する部分を選択的に窓開けするフォト
リソグラフィプロセスを行う。予定の第１ソース電極１
１および第１ドレイン電極１２上にあるシリコン窒化膜
３をＣＦ4プラズマにより除去し引き続いてオーミック
金属層１０となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真
空蒸着し積層する。その後、レジスト層１３を除去し
て、リフトオフによりソース領域６およびドレイン領域
７上に第１ソース電極１１および第１ドレイン電極１２
を残す。引き続いて合金化熱処理により第１ソース電極
１１とソース領域６、および第１ドレイン電極１２とド
レイン領域７のオーミック接合を形成する。
【００１３】図１５では、予定のゲート電極１６部分を
選択的に窓開けするフォトリソグラフィプロセスを行
う。
【００１４】図１６では、露出した窒化膜３をドライエ
ッチング後、ゲート金属層１８となるＴｉ／Ｐｔ／Ａｕ
の３層を順次真空蒸着して積層する。その後レジスト層
１４を除去してリフトオフによりチャネル層２にコンタ
クトするゲート長０．５μｍのゲート電極１６および第
１パッド電極１７を形成する。
【００１５】図１７では、パッシベーション膜１９を形
成後、第２ソースおよびドレイン電極２３、２４と配線
層２５を形成する。
【００１６】ゲート電極１６を形成した後、ゲート電極
１６周辺のチャネル層２を保護するために、基板１表面
はシリコン窒化膜よりなるパッシベーション膜１９で被
覆される。このパッシベーション膜１９上にフォトリソ
グラフィプロセスを行い、第１ソースおよびドレイン電
極１１、１２とのコンタクト部及びゲート電極１６との
コンタクト部に対して選択的にレジストの窓開けを行
い、その部分のパッシベーション膜１９をドライエッチ
ングする。その後、レジスト層は除去される。
【００１７】その後、第２ソースおよびドレイン電極２
３、２４と配線層２５を形成する。基板１全面に新たな
フォトリソグラフィプロセスを行い、第１ソース電極１
１、第１ドレイン電極１２部分と、予定の配線層２５上
のパッシベーション膜１９を露出して、他をレジスト層
２０で覆う。続いて、全面に第３層目の電極としての配
線金属層２１となるＴｉ／Ｐｔ／Ａｕの３層を順次真空
蒸着して積層する。レジスト層２０はそのままマスクと
して利用されるので、第１ソース電極１１、第１ドレイ
ン電極１２にコンタクトする第２ソース電極２３および
第２ドレイン電極２４と配線層２５が形成される。配線
金属層２１の他の部分はレジスト層２０上に付着される
ので、レジスト層２０を除去してリフトオフにより第２
ソース電極２３および第２ドレイン電極２４と配線層２
５のみを残し、他は除去される。なお、一部の配線部分
はこの配線金属層２１を用いて形成されるので、当然そ
の配線部分の配線金属層２１は残される。
【００１８】図１８では、層間絶縁膜用の窒化膜２６を
形成し、メッキ用電極２７を形成する。
【００１９】多層配線化のため、基板１表面はシリコン
窒化膜よりなる層間絶縁膜２６で被覆される。層間絶縁
膜２６上にフォトリソグラフィプロセスを行い第２ソー
スおよびドレイン電極２３、２４とのコンタクト部分及
び配線電極２５のコンタクト部分に対して選択的にレジ
ストの窓開けを行い、その部分のパッシベーション膜１
９をドライエッチングする。その後、レジスト層は除去
される。
【００２０】その後、メッキ用電極２７を形成する。全
面にメッキ用電極２７となるＴｉ／Ｐｔ／Ａｕの３層を
順次真空蒸着して積層する。第２ソースおよびドレイン
電極２３、２４及び配線電極２５の所定部分にはコンタ
クト孔が設けられているので、メッキ用電極２７がコン
タクトする。
【００２１】図１９では金メッキを施し、第３ソースお
よびドレイン電極２８、２９とボンディングワイヤを固
着するためのパッド電極３１を形成する。
【００２２】基板１にフォトリソグラフィプロセスを行
い、予定の第３ソース電極２８、第３ドレイン電極２９
および予定のパッド電極３１部分のメッキ用電極２７を
露出して、他をレジスト層３０で覆った後、電解金メッ
キを行う。そのときレジスト層３０がマスクとなり、メ
ッキ用電極２７が露出した部分のみ金メッキが付着す
る。つまり、第２ソース電極２３、第２ドレイン電極２
４にコンタクトする第３ソース電極２８および第３ドレ
イン電極２９とボンディングワイヤを固着するためのパ
ッド電極３１が形成される。
【００２３】図２０では、パッド電極３１を最終的に形
成し、その上にボンディングワイヤ４０を圧着する。
【００２４】レジスト３０を除去後、全面に露出した不
要なメッキ用電極２７を除去する。金メッキが施された
第３ソース電極２８、第３ドレイン電極２９およびパッ
ド電極３１以外のメッキ用電極は不要である。Ａｒプラ
ズマによるイオンミリングを行うと金メッキが施されて
いない部分のメッキ用電極が削られ層間絶縁膜２６が露
出する。金メッキ部分も多少削られるが、２〜３μｍ程
度の厚みがあるので問題ない。なお、一部の配線部分は
この金メッキを用いて形成されるので、当然その配線部
分のメッキ用電極２７および金メッキは残される。
【００２５】化合物半導体スイッチ回路装置は前工程を
完成すると、組み立てを行う後工程に移される。ウエフ
ァ状の半導体チップはダイシングされて、個別の半導体
チップ分離され、フレーム（図示せず）にこの半導体チ
ップを固着した後、ボンディングワイヤ４０で半導体チ
ップのパッド電極３１と所定のリード（図示せず）とを
接続する。ボンディングワイヤ４０としては金細線を用
い、周知のボールボンディングで接続される。その後、
トランスファーモールドされて樹脂パッケージが施され
る。
【００２６】
【発明が解決しようとする課題】上記の化合物半導体装
置の製造方法によれば、ＧａＡｓ基板へイオン注入する
ことによりチャネル層を形成している。また、これ以外
にもＧａＡｓ基板上にリークを防ぐためのバッファ層と
なるエピタキシャル層を設け、更にｎ型エピタキシャル
層を成長させるものも知られている。この製造方法によ
れば、ｎ型エピタキシャル層をチャネル層として利用す
るため、ＦＥＴの特性が向上する利点があるが、ＦＥＴ
のチャネル領域以外は、ボロン等の不純物をイオン注入
して絶縁化した領域としている。
【００２７】ＧａＡｓ基板、又はチャネル形成用エピタ
キシャル層にボロン等を注入して絶縁化した領域（これ
を以下絶縁化層と称する）は半絶縁性ではあるが、それ
らの上にワイヤボンディング用のパッド電極層を直接設
けると、隣接した電極間の電気的相互作用は依然として
存在する。例えば絶縁強度が弱いため静電破壊が発生し
たり、高周波の信号が漏れてアイソレーションが悪化す
るなど、特性的に問題が多くなる。そのため従来の製造
方法では、配線層やパッド電極層の下に窒化膜を敷いて
いた。
【００２８】しかし、窒化膜は堅いため、ボンディング
時の圧力でパッド部分に割れが発生する。これを抑制す
るために窒化膜上のボンディング電極には金メッキを施
して対応しているが、金メッキの工程は、工程数も増加
する上、コストも増えることになる。
【００２９】また、従来の化合物半導体装置では、パッ
ドや配線層を半絶縁性ＧａＡｓ基板又は絶縁化層に接触
して形成するとき、アイソレーションを確保するために
隣接するパターンにおいて２０μｍ以上の離間距離を設
けていた。この理論的な裏付けは乏しいが、今まで半絶
縁性ＧａＡｓ基板又は絶縁化層は絶縁基板という考え方
から、耐圧は無限大であると考えられていた。しかし実
測をすると、耐圧が有限であることが分かった。このた
めに半絶縁性ＧａＡｓ基板又は絶縁化層の中で空乏層が
伸びて、高周波信号に応じた空乏層距離の変化により、
空乏層が隣接するパターンまで到達するとそこで高周波
信号の漏れを発生することが考えられる。このため、パ
ッド電極層および配線層などは２０μｍ以上の離間距離
を設けて配置されていた。
【００３０】しかし、前述の化合物半導体装置では５個
のパッドが半導体チップの半分近くを占めており、チッ
プサイズが低減できない大きな要因となっていた。
【００３１】現在ではシリコン半導体チップの性能の向
上も目覚ましく、高周波帯での利用の可能性が高まりつ
つある。従来ではシリコンチップは高周波帯での利用は
難しく、高価な化合物半導体チップが利用されていた
が、シリコン半導体の利用の可能性が高まれば、当然ウ
エファ価格の高い化合物半導体チップは価格競争で負け
てしまう。このためにチップサイズをシュリンクしてコ
ストを抑える必然性があり、チップサイズの低減は不可
避である。
【００３２】
【課題を解決するための手段】本発明は上述した諸々の
事情に鑑み成されたものであり、パッド電極の下の窒化
膜を除去してワイヤボンド時の圧力による影響を抑制
し、更にパッド電極下に高濃度領域を設け、また配線と
して用いたゲート金属の下に高濃度領域を設けることに
より、隣接するパッド電極、配線電極の離間距離を縮小
してチップサイズをシュリンクできるパッド構造、配線
電極構造を工程数を増やすことなく実現する化合物半導
体装置の製造方法を提供することに特徴がある。
【００３３】すなわち、ＧａＡｓ基板上にバッファ層と
一導電型エピタキシャル層を積層し、前記一導電型エピ
タキシャル層をチャネル層とし該チャネル層に隣接した
ソースおよびドレイン領域を設けてＦＥＴのチャネル領
域形成し、同時に予定のパッド領域下および予定の配線
層下に高濃度領域を形成する工程と、前記チャネル領域
および前記高濃度領域を除く全面に絶縁化層を形成する
工程と、前記ソースおよびドレイン領域に第１層目の電
極としてのオーミック金属層を付着し第１ソースおよび
第１ドレイン電極を形成する工程と、前記チャネル層お
よび前記高濃度領域上に第２層目の電極としてのゲート
金属層を付着しゲート電極および第１パッド電極および
配線層を形成する工程と、前記第１ソースおよび第１ド
レイン電極と前記第１パッド電極上に第３層目の電極と
してのパッド金属層を付着し第２ソースおよび第２ドレ
イン電極と第２パッド電極を形成する工程と、前記第２
パッド電極上にボンディングワイヤを圧着する工程とを
具備することを特徴とする。
【００３４】
【発明の実施の形態】以下に本発明の実施の形態につい
て図１から図１０を参照して説明する。
【００３５】本発明は、ＧａＡｓ基板５１上にバッファ
層４１と一導電型エピタキシャル層４２を積層し、前記
一導電型エピタキシャル層４２によるチャネル層５２に
隣接したソースおよびドレイン領域５６、５７を設けて
ＦＥＴのチャネル領域４４を形成し、同時に予定のパッ
ド領域下および予定の配線層下に高濃度領域６０、６１
を形成する工程と、前記チャネル領域４４および前記高
濃度領域６０、６１を除く全面に絶縁化層４５を形成す
る工程と、前記ソースおよびドレイン領域５６、５７に
第１層目の電極としてのオーミック金属層６４を付着し
第１ソースおよび第１ドレイン電極５６、５７を形成す
る工程と、前記チャネル層５２および前記高濃度領域６
０、６１上に第２層目の電極としてのゲート金属層６８
を付着しゲート電極６９および第１パッド電極７０およ
び配線層６２を形成する工程と、前記第１ソースおよび
第１ドレイン電極６５、６６と前記第１パッド電極上７
０に第３層目の電極としてのパッド金属層７４を付着し
第２ソースおよび第２ドレイン電極７５、７６と第２パ
ッド電極７７を形成する工程と、前記第２パッド電極７
７上にボンディングワイヤ８０を圧着する工程とから構
成される。
【００３６】本発明の第１の工程は、図１に示す如く、
ノンドープのＧａＡｓ基板５１上にバッファ層４１と一
導電型エピタキシャル層４２を積層して、一導電型エピ
タキシャル層４２によるチャネル層５２に隣接したソー
スおよびドレイン領域５６、５７を設けてＦＥＴのチャ
ネル領域４４を形成し、同時に予定のパッド領域下およ
び予定の配線層下に高濃度領域６０、６１を形成するこ
とにある。
【００３７】本工程は、本発明の第１の特徴となる工程
である。すなわち、図１（ａ）の如く、ＧａＡｓ等で形
成されるノンドープの化合物半導体基板５１上に、リー
クを抑えるためのバッファ層４１を６０００Å程度設け
る。このバッファ層４１はノンドープまたは不純物の導
入されたエピタキシャル層である。その上にｎ型エピタ
キシャル層４２（２×１０17cm-3、１１００Å）を成長
させる。その後全面を約１００Åから２００Åの厚みの
スルーイオン注入用シリコン窒化膜５３で被覆する。
【００３８】全面にレジスト層５４を設け、予定のソー
ス領域５６、ドレイン領域５７、予定の配線層６２およ
びパッド領域７０上のレジスト層５４を選択的に窓開け
するフォトリソグラフィプロセスを行う。続いて、この
レジスト層５４をマスクとして予定のソース領域５６お
よびドレイン領域５７、予定の配線層６２およびパッド
電極７０の下のｎ型エピタキシャル層４２表面にｎ型を
与える不純物(２９Ｓｉ+)のイオン注入を行う。これに
より、ｎ+型のソース領域５６およびドレイン領域５７
を形成し、同時に予定のパッド領域７０および配線層６
２の下のｎ型エピタキシャル層４２表面に高濃度領域６
０、６１を形成する。
【００３９】ソース領域５６およびドレイン領域５７
は、ｎ型エピタキシャル層４２によるチャネル層５２に
隣接して設けられる。図１では１組のソース、ドレイン
領域５６、５７およびチャネル層５２を示しているが実
際にはソース領域５６またはドレイン領域５７を共通と
して複数隣接してＦＥＴのチャネル領域４４を形成して
いる。
【００４０】ｎ型エピタキシャル層４２をチャネル層５
２として利用すると、ＦＥＴのチャネル層をイオン注入
により形成した場合と比較して、大きな利点がある。
【００４１】すなわち、イオン注入によりチャネル層を
形成すると、チャネル層中の不純物濃度のプロファイル
が山型となるが、ｎ型エピタキシャル層を成長させれば
チャネル層の濃度は均一となる。例えば同一ピンチオフ
電圧、同一ゲート幅であれば、ｎ型エピタキシャル層か
らなるチャネル層を有するＦＥＴの方がIdssが増加す
る。また、同一Idss、同一ゲート幅であれば、ｎ型エピ
タキシャル層からなるチャネル層を有するＦＥＴの方が
ピンチオフ電圧が小さくできる。例えばスイッチ回路に
用いるＦＥＴにおいて、その最大線型入力パワーは送信
側（ＯＮ側）ＦＥＴではIdssが大きければパワーも大き
くなり、受信側（ＯＦＦ側）ＦＥＴではピンチオフ電圧
が小さい方が大きいパワーに耐えられるＦＥＴとなる。
【００４２】つまり、イオン注入によって形成するより
も、ｎ型エピタキシャル層によりチャネル層を形成した
方が、スイッチ回路に採用するＦＥＴとして最大線型入
力パワーを増加させることができるわけである。
【００４３】更に、同一ピンチオフ電圧、同一Idssであ
れば、ゲート幅が小さくできるので寄生容量が低減で
き、高周波の信号の漏れを抑制し、アイソレーションを
向上させることができる。
【００４４】また、スイッチ用途に限らず、例えばアン
プに用いるＦＥＴでもピンチオフ電圧が小さい方が、ア
ンプ特性が良くなる利点がある。
【００４５】ここで重要なことは、高濃度領域６０、６
１は予定のパッド電極７０および配線層６２よりもはみ
出すようにレジスト層５４を除去することである。これ
により、後の工程で形成されるパッド電極７０および配
線層６２の下にはそれらの領域より大きい高濃度領域６
０、６１が形成される。
【００４６】基板表面はｎ型エピタキシャル層であるの
で、チャネル領域４４を他の領域と分離する必要があ
り、チャネル領域４４以外の基板表面は後の工程で絶縁
化層４５が設けられる。この絶縁化層４５は、ｎ型エピ
タキシャル層にボロン等の不純物をイオン注入したエピ
タキシャル層であるため、電気的に完全な絶縁層ではな
く耐圧は有限である。つまり、この上にパッド電極また
は配線層を直接設けると、高周波信号に応じた空乏層距
離の変化により、空乏層が隣接する電極または配線層ま
で到達するとそこで高周波信号の漏れを発生することが
考えられる。
【００４７】しかし、パッド電極７０および配線層６２
の下のＧａＡｓ表面に、ｎ＋型の高濃度領域６０、６１
が設けられれば、不純物濃度が高くなる(イオン種 ２
９Ｓｉ+で濃度は１〜５×１０8ｃｍ-3)。これにより配
線層６２およびパッド電極７０と絶縁化層４５は分離さ
れ、絶縁化層４５への空乏層が伸びないので、隣接する
パッド電極７０、配線層６２はお互いの離間距離を大幅
に近接して設けることが可能となる。
【００４８】具体的には、離間距離を４μｍにすれば、
２０ｄＢ以上のアイソレーションを確保するには十分で
あると割り出された。また、電磁界シミュレーションに
おいても４μｍ程度の離間距離を設ければ２．４ＧＨｚ
において４０ｄＢ程度もアイソレーションを得られるこ
とがわかっている。
【００４９】つまり、パッド電極７０および配線層６２
の下に、これらの領域よりもはみ出すように高濃度領域
６０、６１を設けることにより、アイソレーションが十
分確保できるので、従来安全のために設けていた窒化膜
を除去することができる。
【００５０】窒化膜が不必要であれば、ボンディングワ
イヤの圧着時に窒化膜が割れることを考慮しなくてよい
ので、従来必要であった金メッキ工程を省くことができ
る。金メッキ工程は工程数も多く、コストもかかる工程
であるので、この工程が省略できれば、製造工程の簡素
化およびコスト削減に大きく寄与できる。
【００５１】更に、互いに隣接するパッド電極７０また
は配線層６２の離間距離を４μｍまで近接しても、２０
ｄＢｍのアイソレーションを確保するには十分である。
例えば５個のパッドが半導体チップの半分近くを占めて
いるような化合物半導体装置では、チップサイズの大幅
なシュリンクが可能となり、化合物半導体装置の低価格
化が実現できる。
【００５２】また、図１（ｂ）に示す如く、ＦＥＴ部の
チャネル層５２となるｎ型エピタキシャル層表面にノン
ドープエピタキシャル層４３を１０００Å程度積層して
もよい。後に詳述するが、ゲート電極形成工程でゲート
電極を埋め込む場合に、ノンドープエピタキシャル層４
３の下端付近までゲート電極を埋め込むことにより、寄
生容量を抑えたゲート電極を形成することができる。こ
こで、ノンドープエピタキシャル層４３はＧａＡｓでも
よいし、ＩｎＧａＰでもよい。
【００５３】本発明の第２の工程は、図２に示す如く前
記チャネル領域４４および前記高濃度領域６０、６１を
除く全面に絶縁化層４５を形成することにある。
【００５４】前述の通り、ｎ型エピタキシャル層４２に
選択的にｎ＋型高濃度領域を設けてチャネル領域４４お
よび高濃度領域６０、６１を設けてあるのでそれらを分
離する必要がある。つまり、全面に新たなレジスト層５
８を設け、ＦＥＴのチャネル領域４４および配線層下、
パッド電極下の高濃度領域６０、６１上のレジスト層５
８を選択的に窓開けするフォトリソグラフィプロセスを
行う。続いて、このレジスト層５８をマスクとしてＧａ
Ａｓ表面に、ドーズ量１×１０13cm-2、加速電圧１００
KeV程度で不純物(Ｂ+またはＨ+)のイオン注入を行う。
その後、レジスト層５８を除去して活性化アニールを行
う。これにより、ソースおよびドレイン領域５６、５７
と高濃度領域６０、６１は活性化され、チャネル領域４
４および高濃度領域６０、６１を分離する絶縁化層４５
が形成される。前にも述べたが、この絶縁化層４５は電
気的な絶縁層ではなく、不純物がイオン注入されたエピ
タキシャル層である。
【００５５】本発明の第３の工程は、図３に示す如く、
前記ソース領域５６およびドレイン領域５７に第１層目
の電極としてのオーミック金属層６４を付着し第１ソー
ス電極６５および第１ドレイン電極６６を形成すること
にある。
【００５６】まず、予定の第１ソース電極６５および第
１ドレイン電極６６を形成する部分を選択的に窓開けす
るフォトリソグラフィプロセスを行う。予定の第１ソー
ス電極６５および第１ドレイン電極６６上にあるシリコ
ン窒化膜５３をＣＦ4プラズマにより除去し、引き続い
てオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの
３層を順次真空蒸着して積層する。その後、レジスト層
６３を除去して、リフトオフによりソース領域５６およ
びドレイン領域５７上にコンタクトした第１ソース電極
６５および第１ドレイン電極６６を残す。引き続いて合
金化熱処理により第１ソース電極６５とソース領域５
６、および第１ドレイン電極６６とドレイン領域５７の
オーミック接合を形成する。
【００５７】本発明の第４の工程は、図４から図６に示
す如く、前記チャネル層５２および前記高濃度領域６
０、６１上に第２層目の電極としてのゲート金属層６８
を付着しゲート電極６９、第１パッド電極７０および配
線層６２を形成することにある。
【００５８】本工程は、本発明の第２の特徴となる工程
である。第１の実施例として、まず図４では、予定のゲ
ート電極６９、パッド電極７０および配線層６２部分を
選択的に窓開けするフォトリソグラフィプロセスを行
う。予定のゲート電極６９、パッド電極７０および配線
層６２部分から露出したシリコン窒化膜５３をドライエ
ッチングして、予定のゲート電極６９部分のチャネル層
５２を露出し、予定の配線層６２および予定のパッド電
極７０部分のＧａＡｓを露出する。
【００５９】予定のゲート電極６９部分の開口部は０．
５μｍとし微細化されたゲート電極６９を形成できるよ
うにする。第１の工程で述べた如く、従来ではアイソレ
ーションを確保するために必要であった窒化膜を、高濃
度領域６０、６１を設けたことにより除去できるので、
ボンディングワイヤの圧着時の衝撃により、窒化膜およ
び基板が割れることが無くなる。
【００６０】図５では、チャネル層５２および露出した
ＧａＡｓに第２層目の電極としてのゲート金属層６８を
付着しゲート電極６９、配線層６２および第１パッド電
極７０を形成する。
【００６１】すなわち、ＧａＡｓに第２層目の電極とし
てのゲート金属層６８となるＴｉ／Ｐｔ／Ａｕの３層を
順次真空蒸着して積層する。その後レジスト層６７を除
去してリフトオフによりチャネル層５２にコンタクトす
るゲート長０．５μｍのゲート電極６９と、第１パッド
電極７０および配線層６２を形成する。
【００６２】また、本工程の第２の実施の形態として、
図６に示すごとくゲート電極６９の一部をチャネル層５
２に埋め込んでもよい。その場合は、ゲート金属層６８
としてＰｔ／Ｔｉ／Ｐｔ／Ａｕの４層を順次真空蒸着し
て積層する。その後リフトオフにより、ゲート電極６
９、第１パッド電極７０および配線層６２を形成後、Ｐ
ｔを埋め込む熱処理を施す。これにより、図６（ａ）に
示す如く、ゲート電極６９はＧａＡｓとのショットキー
接合を保ったままチャネル層５２に一部が埋設される。
ここで、この場合チャネル層５２の深さは第１の工程の
ｎ型エピタキシャル層４２の積層時に、このゲート電極
６９の埋め込み分を考慮して、所望のＦＥＴ特性を得ら
れるように深く形成しておく。
【００６３】チャネル層５２表面（例えば表面から５０
０Å〜１０００Å程度）は、自然空乏層が発生したり、
結晶が不均一な領域であるなどで電流が流れず、チャネ
ルとしては有効でない。ゲート電極６９の一部をチャネ
ル領域５２に埋め込むことにより、ゲート電極６９直下
の電流の流れる部分がチャネル領域５２表面から下が
る。チャネル領域５２は予め所望のＦＥＴ特性が得られ
るようにゲート電極６９の埋設分を考慮して深く形成さ
れているため、チャネルとして有効活用できる。具体的
には電流密度、チャネル抵抗や高周波歪み特性が大幅に
改善される利点を有する。
【００６４】また、本発明の第１の工程でも述べた通
り、図６（ｂ）の如く、ｎ型エピタキシャル層４２の上
にＧａＡｓまたはＩｎＧＡＰのノンドープエピタキシャ
ル層４３を積層しても良い。実際にＦＥＴとして動作す
る部分はゲート電極６９とチャネル層５２が接触した部
分であるので、ゲート電極６９を埋め込んだ場合にその
側壁は寄生容量の増加部分となってしまう。そのためノ
ンドープエピタキシャル層４３を設けてその下端付近ま
でゲート電極６９を埋め込むことにより、ゲート電極６
９側壁での寄生容量を抑え、ゲート電極６９を埋め込む
効果をより発揮することができるものである。
【００６５】いずれの場合でも、パッド電極７０および
配線層６２下の窒化膜を除去できるので、割れの発生が
なくなる。また、従来は静電破壊の防止やアイソレーシ
ョン確保のためにも必要であったが、パッド電極７０の
下および配線層６２の下に高濃度領域６０、６１を設け
ることにより、空乏層の拡がりを抑制し、所定のアイソ
レーションが確保できる。
【００６６】このように、窒化膜が不必要であれば、そ
の割れを抑制するために設けていた金メッキ工程が不必
要となるので、コストを大幅に削減でき、製造工程も簡
素化できる。
【００６７】本発明の第５の工程は、図７および図８に
示す如く、前記第１ソース電極６５および第１ドレイン
電極６６と前記第１パッド電極７０上に第３層目の電極
としてのパッド金属層７４を付着し第２ソースおよび第
２ドレイン電極７５、７６と第２パッド電極７７を形成
することにある。
【００６８】図７では、第１ソース電極６５および第１
ドレイン電極６６と第１パッド電極７０上のパッシベー
ション膜７２にコンタクト孔を形成する。
【００６９】ゲート電極６９、配線層６２および第１パ
ッド電極７０を形成した後、ゲート電極６９周辺のチャ
ネル層５２を保護するために、基板５１表面はシリコン
窒化膜よりなるパッシベーション膜７２で被覆される。
このパッシベーション膜７２上にフォトリソグラフィプ
ロセスを行い、第１ソース電極６５、第１ドレイン電極
６６、および第１パッド電極７０とのコンタクト部に対
して選択的にレジストの窓開けを行い、その部分のパッ
シベーション膜７２をドライエッチングする。その後、
レジスト層７１は除去される。
【００７０】図８では、第１ソース電極６５および第１
ドレイン電極６６と第１パッド電極７０上に第３層目の
電極としてのパッド金属層７４を付着し第２ソース電極
７５および第２ドレイン電極７６と第２パッド電極７７
を形成する。
【００７１】基板５１全面に新たなレジスト層７３を塗
布してフォトリソグラフィプロセスを行い、予定の第２
ソース電極７５および第２ドレイン電極７６と第２パッ
ド電極７７上のレジストを選択的に窓開けするフォトリ
ソグラフィプロセスを行う。続いて、第３層目の電極と
してのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層
を順次真空蒸着して積層し、第１ソース電極６５、第１
ドレイン電極６６および第１パッド電極７０にコンタク
トする第２ソース電極７５および第２ドレイン電極７６
と第２パッド電極７７が形成される。パッド金属層７４
の他の部分はレジスト層７３上に付着されるので、レジ
スト層７３を除去してリフトオフにより第２ソース電極
７５および第２ドレイン電極７６と第２パッド電極７７
のみを残し、他は除去される。なお、一部の配線部分は
このパッド金属層７４を用いて形成されるので、当然そ
の配線部分のパッド金属層７４は残される。
【００７２】本発明の第６の工程は、図９に示す如く、
前記第２パッド電極７７上にボンディングワイヤ８０を
圧着することにある。図９（ａ）は、本発明の第１の実
施の形態の場合であり、図９（ｂ）（ｃ）は、本発明の
第２の実施の形態の場合である。
【００７３】本工程では、前述の如く高濃度領域６０、
６１により第１パッド電極７０および第２パッド電極７
７下の窒化膜を除去できるので、ボンディングワイヤの
圧着時にクラックが入ることが防止できる。
【００７４】化合物半導体スイッチ回路装置は前工程を
完成すると、組み立てを行う後工程に移される。ウエフ
ァ状の半導体チップはダイシングされて、個別の半導体
チップ分離され、フレーム（図示せず）にこの半導体チ
ップを固着した後、ボンディングワイヤ８０で半導体チ
ップの第２パッド電極７７と所定のリード（図示せず）
とを接続する。ボンディングワイヤ８０としては金細線
を用い、周知のボールボンディングで接続される。その
後、トランスファーモールドされて樹脂パッケージが施
される。
【００７５】また、高濃度領域は、図１０（ａ）（ｂ）
に示す如く、フォトリソグラフィプロセスにより選択的
にレジストに窓開けを行い、予定の配線層６２の周端部
の下および予定のパッド電極７０の周端部の下に一部が
はみ出すように設けら設けられても良い。この場合パッ
ド７０および配線層６２直下は絶縁化層４５となってい
るが、高濃度領域６０、６１によりパッドに印可される
高周波信号が絶縁化層４５を介して配線層６２に伝達す
ることが防止できる。
【００７６】図１０（ｃ）には高濃度領域６０、６１の
配置例を示す。高濃度領域６０、６１はパッド電極７０
および配線層６２の周囲を囲むように設けても良いが、
図１０（ｃ）の如く設けても良い。つまり、パッド電極
７０ａは上辺を除き、３辺に沿って高濃度領域６０を設
け、パッド電極７０ｂはＧａＡｓ基板のコーナー部分を
除き、変則的な五角形の４辺に沿ってＣ字状に高濃度領
域６０を設けられている。高濃度領域６０を設けない部
分はいずれもＧａＡｓ基板の周端に面した部分であり、
空乏層が広がっても隣接するパッドや配線と十分な離間
距離があり、リークが問題とならない部分である。
【００７７】また、高濃度領域６１は、パッド電極７０
ａ、７０ｂに近接した側の配線層６２下に選択的に設け
る。
【００７８】これらの配置例は一例であり、パッド電極
７０に印可される高周波信号を絶縁層４５を介して配線
層６２に伝達することを防止する働きがあればよい。
尚、図１０では省略したが、本発明の第２の実施の形態
の如くゲート電極６９をチャネル層５２表面に埋め込ん
でもよい。
【００７９】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の効果が得られる。
【００８０】第１に、基板に設けた高濃度領域により、
パッド電極および配線層と基板又は絶縁化層との分離が
可能となるので、従来十分なアイソレーションを確保す
るために設けていた窒化膜を除去することができる。窒
化膜が不必要であれば、ボンディングの際に窒化膜の割
れを防止するために行っていた金メッキ工程を省略でき
る。金メッキ工程は工程数も多く、コストも高いので、
この工程が省略できれば低コストでフローを簡素化した
化合物半導体装置の製造方法を実現できる。
【００８１】第２に、高濃度領域により絶縁化層の分離
ができ、絶縁破壊や干渉を防げるため、互いに隣接する
離間距離を大幅に縮小することができる。具体的には２
０ｄＢｍのアイソレーションを確保する場合では４μｍ
までは近接して配置することが可能となり、チップサイ
ズのシュリンクに大きく寄与できる。つまり、低コスト
で高品質な化合物半導体装置を製造することが可能とな
る。
【００８２】第３に、ゲート金属層はＰｔ／Ｔｉ／Ｐｔ
／Ａｕを用い、熱処理によりゲート電極の一部をチャネ
ル層に埋設することにより、ゲート電極直下の電流が流
れる部分をチャネル層表面から下げることができる。チ
ャネル表面は、自然空乏層によりチャネルとして有効で
ない領域であり、ゲート電極を埋設することによりチャ
ネルを有効活用できるので、電流密度、チャネル抵抗や
高周波歪み特性が大幅に改善される化合物半導体装置の
製造方法を提供できる。
【００８３】第４に、ＦＥＴのチャネル層をｎ型エピタ
キシャル層で形成することにより、Idssの増加や、ピン
チオフ電圧を小さくすることができる。これにより例え
ばスイッチ回路に採用するＦＥＴでは最大線型入力パワ
ーの増加や、ゲート幅の縮小によるアイソレーションの
向上が実現する。また、スイッチ用途に限らず、アンプ
に採用する場合でもピンチオフ電圧が低くできればアン
プ特性を向上させることが出きる。
【００８４】第５に、チャネル層のゲート電極が埋設さ
れる部分をノンドープのエピタキシャル層にした２段の
エピタキシャル層からなるチャネル層にすることによ
り、ゲート電極が埋設された場合に側面での寄生容量の
発生を抑制できる。つまり、ＦＥＴとしての特性を向上
できる化合物半導体装置の製造方法を提供できる利点を
有する。
【図面の簡単な説明】
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための（ａ）断面図、
（ｂ）断面図、（ｃ）平面図である。
【図１１】従来例を説明するための（Ａ）断面図、
（Ｂ）回路図である。
【図１２】従来例を説明するための断面図である。
【図１３】従来例を説明するための断面図である。
【図１４】従来例を説明するための断面図である。
【図１５】従来例を説明するための断面図である。
【図１６】従来例を説明するための断面図である。
【図１７】従来例を説明するための断面図である。
【図１８】従来例を説明するための断面図である。
【図１９】従来例を説明するための断面図である。
【図２０】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 GG02 HH07 HH13 HH18 JJ13 KK01 PP19 QQ09 QQ12 QQ37 QQ42 QQ61 RR06 VV06 VV07 XX17 5F102 GB01 GC01 GD01 GJ05 GR04 GR07 GR08 GS02 GS09 GT03 GV03 HC01 HC07 HC11 HC15 HC19

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 一導電型のエピタキシャル層にゲート電
    極を形成するゲート金属層を付着する工程以前に予定の
    パッド領域下のエピタキシャル層表面に一導電型高濃度
    領域を形成する工程と、 前記高濃度領域と隣接する絶縁化層を形成する工程と、 前記高濃度領域上に前記ゲート金属層を付着して第１パ
    ッド電極を形成する工程と、 前記第１パッド電極上にパッド金属層を付着して第２パ
    ッド電極を形成する工程と、 前記第２パッド電極上にボンディングワイヤを圧着する
    工程とを具備することを特徴とする化合物半導体装置の
    製造方法。
  2. 【請求項２】 一導電型のエピタキシャル層にゲート電
    極を形成するゲート金属層を付着する工程以前に予定の
    パッド領域下および予定の配線層下のエピタキシャル層
    表面に一導電型高濃度領域を形成する工程と、 前記隣接する高濃度領域の間に絶縁化層を形成する工程
    と、 前記高濃度領域上に前記ゲート金属層を付着して第１パ
    ッド電極および配線層を形成する工程と、 前記第１パッド電極上にパッド金属層を付着して第２パ
    ッド電極を形成する工程と、 前記第２パッド電極上にボンディングワイヤを圧着する
    工程とを具備することを特徴とする化合物半導体装置の
    製造方法。
  3. 【請求項３】 ＧａＡｓ基板上にバッファ層と一導電型
    エピタキシャル層を積層し、前記一導電型エピタキシャ
    ル層によるチャネル層に隣接したソースおよびドレイン
    領域を設けてＦＥＴのチャネル領域を形成し、同時に予
    定のパッド領域下に高濃度領域を形成する工程と、 前記チャネル領域および前記高濃度領域を除く全面に絶
    縁化層を形成する工程と、 前記ソースおよびドレイン領域に第１層目の電極として
    のオーミック金属層を付着し第１ソースおよび第１ドレ
    イン電極を形成する工程と、 前記チャネル層および前記高濃度領域上に第２層目の電
    極としてのゲート金属層を付着しゲート電極および第１
    パッド電極を形成する工程と、 前記第１ソースおよび第１ドレイン電極と前記第１パッ
    ド電極上に第３層目の電極としてパッド金属層を付着し
    第２ソースおよび第２ドレイン電極と第２パッド電極を
    形成する工程と、 前記第２パッド電極上にボンディングワイヤを圧着する
    工程とを具備することを特徴とする化合物半導体装置の
    製造方法。
  4. 【請求項４】 ＧａＡｓ基板上にバッファ層と一導電型
    エピタキシャル層を積層し、前記一導電型エピタキシャ
    ル層によるチャネル層に隣接したソースおよびドレイン
    領域を設けてＦＥＴのチャネル領域を形成し、同時に予
    定のパッド領域下および予定の配線層下に高濃度領域を
    形成する工程と、 前記チャネル領域および前記高濃度領域を除く全面に絶
    縁化層を形成する工程と、 前記ソースおよびドレイン領域に第１層目の電極として
    のオーミック金属層を付着し第１ソースおよび第１ドレ
    イン電極を形成する工程と、 前記チャネル層および前記高濃度領域上に第２層目の電
    極としてのゲート金属層を付着しゲート電極および第１
    パッド電極および配線層を形成する工程と、 前記第１ソースおよび第１ドレイン電極と前記第１パッ
    ド電極上に第３層目の電極としてのパッド金属層を付着
    し第２ソースおよび第２ドレイン電極と第２パッド電極
    を形成する工程と、 前記第２パッド電極上にボンディングワイヤを圧着する
    工程とを具備することを特徴とする化合物半導体装置の
    製造方法。
  5. 【請求項５】 前記バッファ層はエピタキシャル成長に
    より形成されることを特徴とする請求項３または請求項
    ４に記載の化合物半導体装置の製造方法。
  6. 【請求項６】 前記高濃度領域は前記パッド電極よりは
    み出して設けられることを特徴とする請求項１または請
    求項３に記載の化合物半導体装置の製造方法。
  7. 【請求項７】 前記高濃度領域は前記パッド電極および
    前記配線層よりはみ出して設けられることを特徴とする
    請求項２または請求項４に記載の化合物半導体装置の製
    造方法。
  8. 【請求項８】 前記高濃度領域は前記パッド電極周端部
    の下で一部が前記パッド電極よりはみ出して設けられる
    ことを特徴とする請求項１または請求項３に記載の化合
    物半導体装置の製造方法。
  9. 【請求項９】 前記高濃度領域は前記パッド電極周端部
    および前記配線層周端部の下で一部が前記パッド電極お
    よび前記配線層よりはみ出して設けられることを特徴と
    する請求項２または請求項４に記載の化合物半導体装置
    の製造方法。
  10. 【請求項１０】 前記絶縁化層はイオン注入により設け
    られることを特徴とする請求項１から請求項４のいずれ
    かに記載の化合物半導体装置の製造方法。
  11. 【請求項１１】 前記ゲート金属層は最下層がＰｔとな
    る金属多層膜を蒸着後、熱処理して前記ゲート電極の一
    部を前記一導電型エピタキシャル層表面に埋め込む工程
    を具備することを特徴とする請求項１から請求項４のい
    ずれかに記載の化合物半導体装置の製造方法。
  12. 【請求項１２】 前記一導電型エピタキシャル層表面に
    ノンドープエピタキシャル層を積層し、前記ゲート電極
    は前記ノンドープエピタキシャル層下端付近まで埋め込
    まれることを特徴とする請求項１１に記載の化合物半導
    体装置の製造方法。
  13. 【請求項１３】 前記ノンドープエピタキシャル層はＩ
    ｎＧａＰにより形成されることを特徴とする請求項１２
    に記載の化合物半導体装置の製造方法。
  14. 【請求項１４】 前記高濃度領域はイオン注入によって
    設けられることを特徴とする請求項１から請求項４のい
    ずれかに記載の化合物半導体装置の製造方法。
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