CN1392597A - 化合物半导体装置的制造方法 - Google Patents

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Abstract

在化合物半导体装置中，在接点电极之下，为了安全，在最终工序之前，留有硅氮化膜，但有以下缺点，由于基板和硅氮化膜坚硬，接合时硅氮化膜易开裂。本发明在接点电极及配线层之下或周端部之下，设置高浓度区域，除去接点电极下的氮化膜。即使利用高浓度区域除去氮化膜，也能确保规定的隔离水平，所以，可以省略用于防止开裂的镀金工序。另外，可以缩小各接点和配电层的间隔距离，实现芯片缩小。

Description

化合物半导体装置的制造方法
技术领域
本发明涉及一种化合物半导体装置的制造方法，特别是涉及一种采用GaAs基板的化合物半导体装置的制造方法。
背景技术
在移动电话等移动用通讯设备中，经常使用GHz频带的微波，在天线切换电路和接、发信号的切换电路等中，经常采用用于切换这些高频信号的开关元件(例如，特开平9-181642号)。作为这些元件，由于要处理高频率，经常使用采用镓、砷(GaAs)的场效应晶体管(以下称作FET)，随之推进了将所述开关电路自身集成化的单片微波集成电路(MMIC)的开发。
图11(A)是表示GaAs FET的断面图，在纯GaAs基板31的表面部分，渗透n型杂质，形成n型沟道区域32，在沟道区域32表面配置有肖特基接触的栅极33，栅极33的两边，配置有与GaAs表面进行电阻接触的源极、漏极34、35。该晶体管利用栅极33的电位，在正下方的沟道区域32内形成耗尽层，进而控制源极34及漏极35之间的沟道电流。
图11(B)是表示：采用GaAs FET的称为SPDT(单极双掷)的化合物半导体开关电路装置的原理性电路图。
第一和第二FET1、FET2的源极(或漏极)与共同输入端子IN连接，各FET1、FET2的栅极通过电阻R1、R2与第一和第二控制端子CTL-1、CTL-2连接，而且各FET的漏极(或源极)与第一和第二输出端子OUT1、OUT2连接，在第一和第二控制端子CTL-1、CTL-2施加的信号是互补信号，施加H电位信号的FET接通，使施加于输入端子IN的信号传送到某一方的输出端子。电阻R1、R2是为防止对交流接地的控制端子CTL-1、CTL-2的直流电位，通过栅极泄漏高频信号而设置的。
图12至图20表示化合物半导体开关电路装置的FET、接点及配线的制作方法。
在图12中，在基板1表面形成沟道层2。
即，将基板1整个面，用大约100厚度的直通离子注入用硅氮化膜3覆盖。然后，实施选择性地将预定的沟道层2上的保护层4开窗的光刻程序。之后，将该保护层4作为掩膜，向预定的沟道层2实施为选择工作层而进行授予p-型杂质的离子注入及授予n型杂质的的离子注入。其结果是，在纯基板1形成p-型区域5、和在其上形成n型沟道层2。
图13中，在基板1表面形成与沟道层2的两端邻接的源极区域6及漏极区域7。
除去在前工序使用的保护层4，重新实施光刻程序，选择性地将预定的源极区域6及漏极区域7上的保护层8开窗。然后将保护层8作为掩膜，在预定的源极区域6及漏极区域7，注入授予n型杂质的离子，形成n+型源极区域6及漏极区域7。
图14中，在源极区域6及漏极区域7，附着了作为第一层电极的电阻金属层10，形成第一源极11及第一漏极12。
实施光刻程序，选择性地将预定的形成第一源极11及第一漏极12的部分开窗。利用CF4等离子体将位于预定的第一源极11及第一漏极12上的硅氮化膜3除去，连续地将形成电阻金属层10的3层AnGe/Ni/Au依次真空蒸镀积层。之后除去保护层13，利用剥离，在源极区域6及漏极区域7上保留第一源极11及第一漏极12。接着利用合金化热处理，形成第一源极11及源极区域6，和第一漏极12及漏极区域7的电阻结。
在图15中，实施选择性地将预定栅极16部分开窗的光刻程序。
图16中，在将露出的氮化膜3干蚀刻后，将构成栅格金属层18的Ti/Pt/Au 3层依次真空蒸度积层。之后除去保护层14，通过剥离，形成与沟道层2联接的栅格长0.5μm的栅极16及第一接点电极17。
图17中，形成钝化膜19后，形成第二源极及漏极23、24和配线层25。
形成栅极16之后，为了保护栅极16周边的沟道层2，基板1表面被由硅氮化膜形成的钝化膜19覆盖。在该钝化膜19上实施光刻程序，对于与第一源极及漏极11、12的联接部分及与栅极16的联接部分，选择性地实施保护膜开窗，将这部分的钝化膜19干蚀刻。之后除去保护层。
之后，形成第二源极及漏极23、24和配线层25。在基板1整个面重新实施光刻程序，将第一源极11及第一漏极12部分、和预定的配线层25上的钝化膜19露出，其他的用保护层20覆盖。然后在整个面上，将形成作为第三层电极的配线金属层21的Ti/Pt/Au这三层，依次真空蒸度积层。保护层20直接作为掩膜利用，所以可以形成与第一源极11及第一漏极12联接的第二源极23及第二漏极24和配线层25。配线金属层21的其它部分附着在保护层20上，所以，除去保护层20，通过剥离仅保留第二源极23及第二漏极24和配线层25，其他的除去。另外，局部配线部分利用该配线金属层21形成，所以，其他配线部分的配线金属层21当然被保留。
图18中，形成层间绝缘膜用的氮化膜26，形成电镀用电极27。
为了多层配线化，基板1表面被由硅氮化膜形成的层间绝缘膜26覆盖。在层间绝缘膜26上与实施光刻程序，对与第二源极及漏极23、24的联接部分及配线电极25的联接部分，选择性地实施保护膜开窗，将该部分的钝化膜19进行干蚀刻。之后除去保护膜。
之后，形成电镀用电极27。在整个面将构成电镀用电极27的3层Ti/Pt/Au依次真空蒸度积层。在第二源极及漏极23、24以及配线电极25的规定部分设置有联接孔，联接电镀用电极27。
图19中，进行镀金，形成第三源极及漏极28、29及用于固定接合线的接点电极31。
在基板1上实施光刻程序，将预定的第三源极28、第三漏极29及预定的接点电极31部分的电镀用电极27露出，其他的用保护层30覆盖之后，进行电解镀金。这时，保护层30构成掩膜，只是电镀用电极27露出的部分附着镀金。也就是说，形成与第二源极23及第二漏极24联接的第三源极28及第三漏极29、和固定接合线的接点电极31。
图20中，最终形成接点电极31，在其上压装接合线40。
除去保护层30之后，再除去整个面露出的不要的电镀用电极27。实施了镀金的第三源极28、第三漏极29及接点电极31以外的电镀用电极就不要了。如果利用氩等离子体进行离子蚀刻，则未进行镀金的部分的电镀用电极被削蚀，层间绝缘膜26露出。镀金部分也多少被削，但仍有2-3μm的厚度，所以没有问题。另外一部分配线部分采用该镀金形成，所以，其他配线部分的电镀用电极27及镀金当然被保留。
化合物半导体开关电路装置在完成前道工序后，被移到进行组装的后道工序。片状半导体芯片被切片，被分离为个别的半导体，该半导体芯片被固定在框架(没有图示)之后，用接合线40，将半导体芯片的接点电极31和规定的引线(没有图示)连接。作为接合线40采用细的金线，以周知的球形接合来连接。之后用传递模模装，实施树脂封装。
发明内容
根据化合物半导体开关电路装置的制造方法，利用向GaAs基板注入离子形成沟道层。再者，众所周知，在此之外，还在GaAs基板设置用于防止泄漏的构成缓冲层的外延生长层，而且使n型外延生长层生长。根据这种制造方法，将n型外延生长层用于沟道层，所以有提高FET特性的优点，FET沟道区域以外注入硼之类的杂质，形成绝缘化的区域。
在GaAs基板或沟道形成用外延生长层注入硼等而绝缘化的区域(以下将其称为绝缘层)是半绝缘性的，但是，如果其上直接设置线接合用的接点电极层，那么邻接电极间的相互电气作用依然存在。例如由于绝缘强度弱，产生静电破坏，或者高频信号泄漏，隔离水平(アィソレ-ション)恶化等，品质特性问题增多。因此在目前的制造方法中，配线层与接点电极层之下敷以氮化膜。
但是，由于氮化膜坚硬，故接合时的压力会在接点部分产生形变。为抑制这一点，对应地在氮化膜上的接合电极上进行镀金，但是镀金的工序既增加了工序量，又增加了成本。
另外，在目前的化合物半导体装置中，将接点和配线层与半绝缘性GaAs基板或绝缘层接触形成时，为确保隔离水平，在邻接的图形之间设置20μm以上的距离。这虽然缺乏理论上的佐证，但是迄今为止半绝缘性GaAs基板或绝缘层就叫绝缘性基板这一思考方法看，认为耐压是无限大的。但是如果实测，就知道耐压是有限的。因此，一般认为，在半绝缘性GaAs基板或绝缘层中，耗尽层延伸，利用高频信号对应的耗尽层距离的变化，当耗尽层到达邻接的图形时，就会在此处产生高频信号的泄漏。因此，接点电极层及配线层等要间隔20μm以上的距离配置。
但是，在所述化合物半导体装置中，5个接点占了半导体芯片的近一半，这成为不能减小芯片尺寸的重要原因。
现在，硅半导体的性能提高很惊人，在高频带利用的可能性不断提高。虽然目前硅半芯片在高频带的利用困难，而使用昂贵的化合物半导体芯片，但是，如果硅半导体利用的可能性提高，芯片价格高的化合物半导体在价格竞争中就会失败。因此，必须减小集成片的尺寸，抑制成本，集成片尺寸减小是不可避免的。
本发明是基于上述各种情况而开发的，本发明的目的在于提供一种化合物半导体装置的制造方法，这种方法通过除去接点电极之下的氮化膜，抑制引线接合时压力产生的影响，而且在接点电极之下设置高浓度区域，并且在作为配线用的栅格金属之下设置高浓度区域，不增加工序就实现了缩小邻接的接点电极、配线电极的间隔距离，并且芯片尺寸能够缩小的接点结构、配线电极结构。
其包括以下工序：
在GaAs基板上进行缓冲层和导电型外延生长层的积层，所述一导电型外延生长层作为沟道层，并将邻接的源极及漏极区域设置在该沟道层，形成FET的沟道区域，同时在预定的接点区域下和预定的配线层下，形成高浓度区域的工序；在除去所述沟道区域及所述高浓度区域外的整个面形成绝缘层的工序；将作为第一层电极的电阻金属层附着在所述第一源极及漏极区域，形成第一源极及第一漏极的工序；将作为第二层电极的栅格金属层附着在所述沟道层及所述高浓度区域上，形成栅极及第一接点电极及配线层的工序；将作为第三层电极的接点金属层附着在第一源极及第一漏极和第一接点电极上，形成第二源极及第二漏极、和第二接点电极的工序；将接合线压装在第二接点电极上的工序。
附图说明
图1是用于说明本发明的断面图；
图2是用于说明本发明的断面图；
图3是用于说明本发明的断面图；
图4是用于说明本发明的断面图；
图5是用于说明本发明的断面图；
图6是用于说明本发明的断面图；
图7是用于说明本发明的断面图；
图8是用于说明本发明的断面图；
图9是用于说明本发明的断面图；
图10是用于说明本发明的(a)断面图、(b)断面图、(c)平面图；
图11是用于说明目前例的(A)断面图、(B)电路图；
图12是用于说明目前例的断面图；
图13是用于说明目前例的断面图；
图14是用于说明目前例的断面图；
图15是用于说明目前例的断面图；
图16是用于说明目前例的断面图；
图17是用于说明目前例的断面图；
图18是用于说明目前例的断面图；
图19是用于说明目前例的断面图；
图20是用于说明目前例的断面图。
具体实施方式
以下参照图1到图10说明本发明的实施例。
本发明由以下工序构成：在GaAs基板51上进行缓冲层41和一导电型外延生长层42的积层，将邻接的源极及漏极区域56、57设置在所述一导电型外延生长层42形成的沟道层52，形成FET的沟道区域44，同时在预定的接点区域下和预定的配线层下，形成高浓度区域60、61的工序；在除去所述沟道区域44及所述高浓度区域60、61外的整个面上形成绝缘层45的工序；将作为第一层电极的电阻金属层64附着在所述源极及漏极区域56、57，形成第一源极及第一漏极56、57的工序；将作为第二层电极的栅格金属层68附着在所述沟道层52及所述高浓度域60、61上，形成栅极69及第一接点电极70和配线层62的工序；将作为第三层电极的接点金属层74附着在第一源极及第一漏极65、66和第一接点电极70上，形成第二源极及第二漏极75、76、和第二接点电极77的工序；将接合线80压装在第二接点电极77上的工序。
本发明的第一工序，如图1所示，在纯的GaAs基板51上进行缓冲层41和一导电型外延生长层42的积层，设置源极及漏极区域56、57，与一导电型外延生长层42形成的沟道层52邻接，形成FET的沟道区域44，同时在预定的接点区域下和预定的配线层下，形成高浓度区域60、61。
本工序是构成本发明第一特征的工序，即：如图1(a)所示，在以GaAs等形成的纯的化合物半导体基板51上，设置着用于抑制泄漏的6000的缓冲层41。该缓冲层41就是纯的或导入杂质的外延生长层。在其上边生长n型外延生长层42(2×1017cm-3、1100)。其后将整个面以大约100到200厚的直接离子注入用硅氮化膜53覆盖。
整个面设置保护层54，实施选择性地将预定的源极区域56、漏极区域57、预定的配线层62及接点区域70上的保护层54开窗的光刻程序。然后将该保护层54作为掩膜，在预定的源极区域56及漏极区域57、预定的配线层62及接点区域70之下的n型外延生长层42表面，注入授予n型的杂质(29Si+)的离子，因此，形成n+型的源极区域56、漏极区域57，同时在预定的接点区域70及配线层62之下的n型外延生长层42表面，形成高浓度区域60、61。
源极区域56及漏极区域57与n型外延生长层42形成的沟道层52邻接。图1中表示1组源极、漏极区域56、57及沟导层52，但是在实际中将源极区域56及漏极区域57作为共同的，形成多个邻接的FET沟导区域44。
如果将n型外延生长层42作为沟道层52利用，与利用离子注入而形成FET沟导层的情况比较，具有很大的优点。
即：利用离子注入形成沟道层后，沟道层中杂质浓度的剖面呈山型，但是如果使n型外延生长层生长，则沟道层的浓度均一。例如如果是同一夹断电压、同一栅格宽，那么具有由n型外延生长层构成的沟道层的FET一方Idss就会增加。另外，如果是同一Idss、同一栅格宽，那么具有由n型外延生长层构成的沟道层的FET一方，夹断电压就能变小。例如，在用于开关电路的FET中，其最大线性输入功率，在信号发送侧(ON侧)FET，如果Idss大，功率也增大，在信号接受侧(OFF侧)FET，夹断电压小的形成能承受大功率的FET。
也就是说，与利用离子注入形成的相比，利用n型外延生长层形成沟道的一方，作为在开关电路采用的FET，能使最大线性输入功率增加。
而且，如果是同一夹断电压、同一Idss，则由于栅格宽能变小，所以寄生能量能降低，能抑制高频信号的泄漏，能够提高隔离水平。
另外，并不限于开关用途，例如在用于放大器的FET中，也具有夹断电压小的放大器特性就好的优点。
在此，重要的是，高浓度区域60、61要除去保护层54以从预定的接点电极70及配线层62露出。因此在由后续工序形成的接点电极70及配线层62之下，形成比那些区域大的高浓度区域60、61
基板表面是n型外延生长层，所以必须将沟道层44与其他区域分离，沟道层44以外的基板表面在后续工序设置绝缘层45。该绝缘层45是将硼等杂质离子注入n型外延生长层的外延生长层。所以不是完全的电绝缘层，耐压是有限的。就是说，可以认为，如果在此之上直接设置接点电极或配线层，则由于对应高频信号的耗尽层距离的变化，当耗尽层到达邻接的电极或配线层时，就含在此产生高频信号泄漏。
但是，如果在接点电极70及配线层62之下的GaAs表面设置n+型高浓度区域60、61，那么，杂质浓度增高(离子种类为29Si+，浓度为1-5×108cm-3)。因此，配线层62及接点电极70与绝缘层45分离，耗尽层不向绝缘层45延伸，所以，邻接的接点电极70、配线层62可以相互间的距离大幅接近设置。
具体地说，可以推算出，如果使间隔距离为4μm，就能充分确保20dB以上的隔离水平。另外，我们知道，即使在模拟电磁场中，如果设置4μm的间隔距离，在2.4GHz下也能得到40dB的绝缘电阻。
就是说，在接点电极70及配线层62之下，通过设置高浓度区域60、61使其从这些区域鼓出，可充分确保隔离水平，所以能除去目前为了安全而设置的氮化膜。
如果不需要氮化膜，就不需考虑接合线压装时氮化膜开裂的情况，所以就可省去目前必需的镀金工序。镀金工序是工序数量多、成本高的工序，所以如果省略该工序，就可大幅度简化制造工序、大幅度削减成本。
而且，即使使相互邻接的接点电极70或配线层62的间隔距离接近到4μm，也能充分确保20dB的隔离水平。例如，在5个接点将近占半导体芯片的一半这样的化合物半导体装置中，芯片尺寸可以大幅度减小，可以实现化合物半导体装置的低价格化。
另外，如图1(b)所示，也可以在构成FET部沟道层52的外延生长层表面层积纯外延生长层43至1000左右。如后详述，在栅极形成工序中，将栅极埋入时，将栅极一直埋入到纯外延生长层43的下端附近，因此，能够形成抑制寄生容量的栅极。因此，纯外延生长层43既可以是GaAs，也可以是InGaP。
本发明的第二工序在于：如图2所示，在除去所述沟道区域44及所述高浓度区域60、61的整个面上形成绝缘层45。
如前所述，在n型外延生长层42，选择性地设置n+型高浓度区域，由于设置着沟道区域44及高浓度区域60、61，所以必须将它们分离。就是说，实施光刻工艺，在整个面设置新的保护层58，选择性地将FET的沟道区域44及配线层下、接点电极下的所述高浓度区域60、61上的保护层58开窗。然后将该保护层58作为掩膜，在GaAs表面，以剂量(dose量)1×1013cm-2，加速电压100KeV进行杂质(B+或H+)的离子注入。之后，除去保护层58，进行活性化退火。因此，源极及漏极区域56、57与高浓度区域60、61被活化，形成将沟道区域44与高浓度区域60、61分离的绝缘层45。如前所述，该绝缘层45不是电气绝缘层，而是注入杂质离子的外延生长层。
本发明的第三工序在于，如图3所示，在所述源极区域56及漏极区域57，附着作为第一层电极的电阻金属层64，形成第一源极65及第一漏极66。
首先，实施选择性地将形成预定的第一源极65及第一漏极66的部分开窗的光刻程序。利用CF4等离子体除去位于预定的第一源极65及第一漏极66上的硅氮化膜53，然后将构成电阻金属层64的3层即AnGe/Ni/Au依次真空蒸镀积层。之后除去保护层63，利用剥离，在源极区域56及漏极区域57上保留接触的第一源极65及第一漏极66。接着利用合金化热处理，形成第一源极65和源极区域56、及第一漏极66和漏极区域57的电阻结。
本发明的第四工序在于，如图4到图6所示，在所述沟道层52及所述高浓度区域60、61上，附着作为第二层电极的栅格金属层68，形成栅极69、第一接点电极70及配线层62。
本工序就是作为本发明第二特征的工序。作为第一实施例，首先，在图4中，实施光刻程序，选择性地将预定的栅极69、接点电极70、及配线层62部分开窗。将从预定的栅极69、接点电极70、及配线层62部分露出的硅氮化膜53进行干蚀刻，露出预定的栅极69部分的沟道层52，露出预定的配线层62及预定的接点电极70部分的GaAs。
使预定的栅极69部分的开口部为0.5μm，可形成细小的栅极69。如第一工序所述，利用设置高浓度区域60、61，可以除去目前用于确保隔离水平所必须的氮化膜，所以，就不会由于压装接合线时的冲击，使氮化膜及基板开裂。
在图5中，将作为第二层电极的栅格金属层68附着在沟道层52及露出的GaAs上，形成栅极69、配线层62及第一接点电极70。
即：在GaAs，依次真空蒸镀构成作为第二层电极的栅格金属层68的Ti/Pt/Au这三层，之后除去保护层63，通过剥离，形成与沟道层52接触的栅格长0.5μm的栅极69、和第一接点电极70及配线层62。
另外，作为本工序的第二实施例，如图6所示，将栅极69的一部分埋入沟道52也可以。这时，作为栅格金属层68，将Pt/Ti/Pt/Au这四层依次真空蒸镀积层。之后通过剥离，形成栅极69、第一接点电极70及配线层62，之后，实施将Pt埋入的热处理。因此，如图6(a)所示，栅极69在保持与GaAs的肖特基结的状态下一部分埋入沟道层52。因此，这时的沟道层52的深度，在第一工序的n型外延生长层42积层时，已经考虑了该栅极69的埋入量，能够得到所需的FET特性。
沟道层52表面(例如距离表面500-1000左右)产生自然耗尽层，或由于是结晶不均匀的区域等，电流不流动，沟道是无效的。利用将栅极69的一部分埋入沟道区域52，栅极69正下方电流流动的部分从沟道区域52表面向下下降。沟道区域52为得到所需的FET特性，考虑栅极69的埋设量而较深地形成，因此，作为沟道可以有效活用。具体地说，具有大幅改善电流密度、沟道电阻和高频波畸变特性的优点。
另外，如本发明的第一工序所述，如图6(b)所示，在n型外延生长层42之上，也可以层积GaAs或InGAP的纯外延生长层43。实际上作为FET工作的部分是栅极69与沟道区域52接触的部分，所以，埋入栅极69时，其侧壁构成寄生容量增加部分，因此，通过设置纯外延生长层43，将栅极69埋入到其下端部附近，抑制在栅极69侧壁的寄生容量，能够更好地发挥将栅极69埋入的效果。
无论在何种情况下，由于能除去接点电极70及配线层62下的氮化膜，所以不产生开裂的情况。另外，虽然目前也必须用来防止静电损坏和确保隔离水平，但是利用将高浓度区域60、61设置在接点电极70之下及配线层62之下，可抑制耗尽层的扩展，确保规定的隔离水平。
这样，如果不需要氮化膜，就不必设置用来抑制其开裂的镀金工序，所以能大幅度地降低成本，制造工序也可简化。
本发明的第五工序在于，如图7及图8所示，在所述第一源极65及第一漏极66、和第一接点电极70上，附着作为第三层电极的接点金属层74，形成第二源极及第二漏极75、76、和第二接点电极77。
图7中，在第一源极65及第一漏极66、和第一接点电极70上的钝化膜72，形成联接孔。
栅极69、配线层62及第一接点电极70形成之后，为了保护栅极69周边的沟道层52，基板51表面被由硅氮化膜形成的钝化膜72覆盖。在该钝化膜72上实施光刻程序，选择性地对第一源极65、第一漏极66和与第一接点电极70的联接部，进行保护膜的开窗，将该部分的钝化膜72干蚀刻。之后除去保护层71。
图8中，在第一源极65及第一漏极66、和第一接点电极70上，附着作为第三层电极的接点金属层74，形成第二源极75及第二漏极76、和第二接点电极77。
在基板51整个面，涂敷新的保护层73，实施光刻程序，实施选择性地对予定的第二源极75及第二漏极76、和第二接点电极77上的保护层开窗的光刻程序。然后，将形成作为第三层电极的接点金属层74的Ti/Pt/Au这三层，依次真空蒸镀积层，形成与第一源极65、第一漏极66及与第一接点电极70联接的第二源极75及第二漏极76、和第二接点电极77。接点金属层74的的其它部分附着在保护层73上，所以除去保护层73，通过剥离，只保留第二源极75、第二漏极76及第二接点电极77，其他的除去。另外，局部的配线部分，用该接点金属层74形成，所以当然要保留其配线部分的接点金属层74。
本发明的第六工序在于，如图9所示，在第二接点电极77上压装接合线80。图9(a)是本发明的第一实施例的情况，图9(b)是本发明的第二
实施例的情况。
本工序如前所述，利用高浓度区域60、61可除去第一接点电极70及第二接点电极77下的氮化膜，所以可防止压装接合线时产生裂纹。
化合物半导体开关电路装置完成前工序后，移到进行组装的后工序。片状的半导体芯片被切块，分离为单个的半导体芯片，该半导体芯片固定在框架(没有图示)之后，用接合线80联接半导体芯片的第二接点电极77和规定的引线(没有图示)。作为接合线80采用细金线，以周知的球形接合来连接。之后传递模模装，实施树脂封装。
另外，高浓度区域，如图10(a)、(b)所示，也可以利用光刻程序，选择性地对保护膜开窗，设置为一部分在预定的配线层62周端部之下及预定的接点电极70周端部之下露出。这时，接点电极70及配线层62正下方，构成绝缘层45，但是，利用高浓度区域60、61，可以防止施加在接点的高频信号通过绝缘层45传送到配线层62。
图10(c)表示高浓度区域60、61的配置例。高浓度区域60、61也可以象将接点电极70及配线层62包围那样设置，也可以如图10(c)那样设置。也就是，接点电极70a除上边外，沿3条边设置高浓度区域60，接点电极70b是将GaAs基板的角部除去，沿不规则的五边形的4边，C字形地设置高浓度区域60。没有设置高浓度区域60的部分，都是朝向GaAs基板的周端的部分，即使耗尽层扩展，与邻接的接点或配线也有充分的间隔距离，是泄漏不会成问题的部分。
另外，高浓度区域61，选择性地设置在接近接点电极70a、70b侧的配线层62下。
这是一例配线例，只要能防止施加于接点电极70的高频信号通过绝缘层45传送到配线层62即可。另外，在图10中省略了，但是如本发明的第二实施例那样，也可以将栅极69埋入沟道层52表面。
如以上详述，根据本发明可得到以下效果。
第一，利用设置在基板的高浓度区域，接点电极及配线层与基板或绝缘层能够分离，所以，可以除去目前为充分确保隔离水平而设置的氮化膜。如果不需要氮化膜，就可省略为防止接合时氮化膜的开裂而进行的镀金工序。镀金工序，工序数量多，成本也高，所以如果省略该工序，就能以低成本实现流程简化的化合物半导体装置的制造方法。
第二，利用高浓度区域，能够进行绝缘层分离，防止绝缘破坏和干扰，可以大幅度缩小相互邻接的间隔距离，具体地在确保20dBm的隔离水平时，可以接近到4μm配置，大大有助于芯片尺寸缩小，就是说，可以以低成本制造高品质的化合物半导体装置。
第三，是提供一种化合物半导体装置的制造方法，栅格金属层采用Pt/Ti/Pt/Au，利用热处理，将栅极的一部分埋入沟道层，可使栅极正下方电流流动的部分从沟道层表面下降。沟道表面是利用自然耗尽层作为沟道无效的区域，利用栅极埋入可以使沟道有效活用，所以，可以大幅度改善电流密度、沟道电阻及高频畸变特性。
第四，利用以n型的外延生长层形成FET的沟道层，可以增加Idss、和减小夹断电压。因此，例如在用于开关电路的FET中，可以实现由最大线性输入功率的增加、栅格宽缩小而提高隔离水平。另外，并不限于开关用途，即使用于放大器时，只要能降低夹断电压，就能提高放大器的品质特性。
第五，是提供一种化合物半导体装置的制造方法，具有以下优点，利用将埋设沟道层栅极的部分作为纯的外延生长层，由2段外延生长层构成沟道层，可在埋设栅极时，抑制在侧面的寄生容量的产生。就是说，能够提高作为FET的品质特性。

Claims (14)

1、一种化合物半导体装置的制造方法，其特征在于，包括以下工序：
在向一导电型的外延生长层附着形成栅极的栅格金属层的工序之前，在预定的接点区域下的外延生长层表面，形成一导电型高浓度区域；
形成和所述高浓度区域邻接的绝缘层；
在所述高浓度区域上附着所述栅格金属层，形成第一接点电极；
在所述第一接点电极上附着接点金属层，形成第二接点电极；
在所述第二接点电极上压装接合线。
2、一种化合物半导体装置的制造方法，其特征在于，包括以下工序：
在向一导电型的外延生长层附着形成栅极的栅格金属层的工序之前，在预定的接点区域下及预定的配线层下的外延生长层表面，形成一导电型高浓度区域；
在所述邻接的高浓度区域之间形成绝缘层；
在所述高浓度区域上附着所述栅格金属层，形成第一接点电极及配线层；
在所述第一接点电极上附着接点金属层，形成第二接点电极；
在所述第二接点电极上压装接合线。
3、一种化合物半导体装置的制造方法，其特征在于，包括以下工序：
在GaAs基板上层积缓冲层与一导电型外延生长层，设置源极及漏极区域，与由所述一导电型外延生长层形成的沟道层邻接，形成FET的沟道区域，同时在预定的接点区域下形成高浓度区域；
在除去所述沟道区域及所述高浓度区域的整个面上形成绝缘层；
在所述源极及漏极区域，附着作为第一层电极的电阻金属层，形成第一源极及第一漏极；
在所述沟道层及所述高浓度区域上，附着作为第二层电极的栅格金属层，形成栅极及第一接点电极；
在所述第一源极及第一漏极和第一接点电极上，作为第三层电极附着接点金属层，形成第二源极及第二漏极和第二接点电极；
在所述第二接点电极上压装接合线。
4、一种化合物半导体装置的制造方法，其特征在于，包括以下工序：
在GaAs基板上层积缓冲层与一导电型外延生长层，设置源极及漏极区域，与由所述一导电型外延生长层形成的沟道层邻接，形成FET的沟道区域，同时在预定的接点区域下及预定的配线层下，形成高浓度区域；
在除去所述沟道区域及所述浓高度区域的整个面上形成绝缘层；
在所述源极及漏极区域，附着作为第栅1层电极的电阻金属层，形成第一源极及第一漏极；
在所述沟道层及所述高浓度区域上，附着作为第二层电极的栅格金属层，形成栅极及第一接点电极及配线层；
在所述第一源极及第一漏极和第一接点电极上，附着作为第三层电极的接点金属层，形成第二源极及第二漏极和第二接点电极；
在所述第二接点电极上压装接合线。
5、权利要求书3或4所述的化合物半导体装置的制造方法，其特征在于，所述缓冲层利用外延生长层生长而形成。
6、权利要求书1或3所述的化合物半导体装置的制造方法，其特征在于：所述高浓度区域从所述接点电极露出设置。
7、权利要求书2或4所述的化合物半导体装置的制造方法，其特征在于，所述高浓度区域从所述接点电极及所述配线层露出设置。
8、权利要求书1或3所述的化合物半导体装置的制造方法，其特征在于，所述高浓度区域在所述接点电极周端部之下，一部分从所述接点电极露出设置。
9、权利要求书2或4所述的化合物半导体装置的制造方法，其特征在于，所述高浓度区域在所述接点电极周端部及所述配线层周端部之下，一部分从所述接点电极及所述配电层露出设置。
10、权利要求书1到4任一项所述的化合物半导体装置的制造方法，其特征在于，所述绝缘层利用离子注入设置。
11、权利要求书1到4任一项所述的化合物半导体装置的制造方法，其特征在于，所述栅格金属层包括以下工序，在蒸镀最下层为Pt的金属多层膜之后，进行热处理，将所述栅极的一部分埋入所述一导电型外延生长层表面。
12、权利要求书11所述的化合物半导体装置的制造方法，其特征在于，在所述一导电型外延生长层表面层积无杂质外延生长层，所述栅极埋入到所述无杂质外延生长层下端附近。
13、权利要求书12所述的化合物半导体装置的制造方法，其特征在于，所述无杂质外延生长层由InGaP形成。
14、权利要求书1到4任一项所述的化合物半导体装置的制造方法，其特征在于，所述高浓度区域由离子注入设置。
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