CN1898801A - 纵型栅极半导体装置及其制造方法 - Google Patents

纵型栅极半导体装置及其制造方法 Download PDF

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Abstract

本发明公开了纵型栅极半导体装置及其制造方法。作为晶体管发挥作用的第一区域11，具有：漏极区域111；本体区域112，形成在漏极区域111的上侧；源极区域113A，形成在本体区域112的上侧；以及沟渠，形成在本体区域112且埋入有栅极电极120。在延伸于第二区域12的本体区域112的上侧形成有源极区域113B。

Description

纵型栅极半导体装置及其制造方法
技术领域
本发明涉及具有纵型栅极的半导体装置及其制造方法。
背景技术
近年来，随着电子器械的低耗电化、高功能化及高速化，也要求附属于该器械的半导体装置的低耗电化及高速化等。为了响应这些要求，还要求一般在电子器械的DC-DC转换器中使用的半导体装置具有晶体管的接通电阻较小的特性。作为用以降低晶体管的接通电阻的方法之一，存在有将在每单位面积布置的晶体管密度增大的方法。
具体地说，存在有在纵方向(垂直于衬底主面的方向)上布置半导体装置的栅极电极的方法。应用该方法的半导体装置为纵型栅极半导体装置。在纵型栅极半导体装置中，将栅极电极布置在纵方向上，且与该栅极电极的上部面对面地形成有源极区域。并且，与栅极电极的底部面对面地形成有漏极区域。
而且，在纵型栅极半导体装置中，因将栅极电极布置在纵方向上，所以该纵型栅极电极的最上面与源极区域存在的硅区域表面大致存在于同一平面上。这样一来，当将共用电极连接在源极区域及本体接触区域时，存在有例如必须要用凸形状的绝缘膜覆盖纵型栅极电极上部，藉此方法，来防止源极区域或本体接触区域、与纵型栅极电极导通的问题。
作为解决该问题的以往技术，存在有例如公开在特开2000-252468号公报中的技术。其是通过在彼此并列布置的多个纵型栅极半导体装置中，使各纵型栅极电极的最上面比源极区域存在的硅区域表面后退，且向纵型栅极电极上的凹部填充绝缘膜，来解决上述问题的。
以下，参照附图对专利说明第2662217号公报或特开2000-252468号公报中公开的以往的纵型栅极半导体装置加以说明。
图1(a)为示出了以往的纵型栅极半导体装置，具体地说，N沟道纵型栅极DMOS(双重扩散金属氧化物半导体)晶体管的剖面构造图。
如图1(a)所示，在掺杂有N型(第一导电型)杂质的N+型半导体衬底即硅衬底1800上，利用外延生长法形成有外延层1810。外延层1810由N型漏极区域1811；形成在漏极区域1811上的P型本体区域1812；形成在本体区域1812上的N+型源极区域1813；以及形成为与源极区域1813邻接且杂质浓度高于本体区域1812的P+型本体接触区域1814构成。在外延层1810设置有贯穿源极区域1813及本体区域1812，且到达漏极区域1811上部的沟渠，同时，在该沟渠内部埋入有纵型栅极电极1820。纵型栅极电极1820的最上面低于源极区域1813存在的外延层1810的表面。此外，在上述沟渠内部的纵型栅极电极1820上侧填充有绝缘膜1830。此外，在漏极区域1811及本体区域1812的各自成为上述沟渠的垂直壁面的面与纵型栅极电极1820之间，夹有成为栅极绝缘膜的绝缘物质1840。此外，在外延层1810上设有共用连接在源极区域1813及本体接触区域1814的共用电极1850。
图1(b)为示出了将图1(a)所示的MOSFET作为1个单元(1个单位)，将该MOSFET布置成阵列状的MOSFETs阵列的平面结构图。另外，图1(a)为图1(b)的A-A′线的剖面图。此外，在图1(b)中省略了纵型栅极电极1820、源极区域1813及本体接触区域1814以外的部件的图示。
如上所示，图1(a)及(b)所示的以往的纵型栅极半导体装置的外延层(半导体层)1810，具有：N型漏极区域1811；形成在漏极区域1811上的P型本体区域1812；以及在本体区域1812上相互邻接形成的N+型源极区域1813及P+型本体接触区域1814。此外，源极区域1813及本体接触区域1814的各表面成为半导体层1810的表面。此外，纵型栅极电极1820的上部与源极区域1813面对面，且纵型栅极电极1820的底部与漏极区域1811面对面。
在具有以上结构的纵型栅极半导体装置中，由于绝缘膜1830防止源极区域1813或本体接触区域1814、与纵型栅极电极1820的导通，因此能够省略在将共用电极连接在源极区域1813和本体接触区域1814时所进行的通过绝缘膜覆盖纵型栅极电极1820上表面的工序。
此外，由于绝缘膜1830的最上面、和源极区域1813存在的硅区域(半导体层1810)表面实质上存在于同一个平面上，能够在平坦的表面上实施之后的掩模工序，因此能够很容易地制造纵型栅极半导体装置。
图2(a)及(b)为示出了在特开2000-252468号公报中所公开的其他以往纵型栅极半导体装置，具体地说，N沟道纵型栅极DMOS晶体管的剖面结构图。另外，图2(a)为示出了作为MOS晶体管发挥作用的第一区域的剖面图，图2(b)为示出了用以取得与该晶体管的本体区域电接触的第二区域的剖面图。
如图2(a)所示，在第一区域中，掺杂有N型(第一导电型)杂质的N+型半导体衬底即硅衬底2800上形成有N型漏极区域2811。在漏极区域2811上形成有P型本体区域2812，且在本体区域2812上形成有N+型源极区域2813。在源极区域2813及本体区域2812设置有到达漏极区域2811上部的沟渠，且在该沟渠内部埋入有纵型栅极电极2820。纵型栅极电极2820的最上面低于源极区域2813存在的半导体层的表面。此外，在上述沟渠内部的纵型栅极电极2820上侧填充有绝缘膜2830。此外，在漏极区域2811及本体区域2812的各个成为上述沟渠的垂直壁面的面、与纵型栅极电极2820之间夹有成为栅极绝缘膜的绝缘物质2840。此外，在源极区域2813上设置有连接于源极区域2813的共用电极2850。
另外，如图2(b)所示，第二区域除了设置有P+型本体接触区域2814来代替图2(a)所示的源极区域2813之外，具有与第一区域相同的剖面结构。
图2(c)为示出了将图2(a)所示的第一区域与图2(b)所示的第二区域沿着纵型栅极电极2820，即栅极沟渠延伸的方向，成带状交互排列而成的MOSFETs阵列的平面结构图。另外，图2(c)中，省略了纵型栅极电极2820、源极区域2813及本体接触区域2814以外的部件的图示。
如图2(c)所示，通过沿着各栅极电极2820(即各栅极沟渠)交替布置源极区域2813及本体接触区域2814，来构成带状的多个阵列。此外，各阵列被布置为邻接于栅极沟渠，且通过栅极沟渠而与其他阵列分离开。此外，如图2(c)所示，关于布置在栅极沟渠的侧方的阵列的纵向尺寸(栅极沟渠延伸方向上的尺寸)，源极区域2813具有相对较长的尺寸，本体接触区域2814具有相对较短的尺寸。即，作为晶体管发挥作用的第一区域的面积比作为本体接触发挥作用的第二区域的面积宽。
在图2(a)～(c)所示的具有带状布局的其他以往的纵型栅极半导体装置中，与图1(a)及(b)所示的具有单元状布局的以往的MOSFETs阵列比较，能够进一步缩小栅极沟渠的间距。
另外，在具有单元状布局的以往的MOSFETs阵列中，必须确保源极区域与电极(共用电极)的接触面积，而在栅极沟渠内，使形成在栅极电极上的绝缘膜的最上面低于源极区域存在的半导体层表面的技术，例如公开在特开2001-085685号公报或特开平11-103052号公报中。根据该技术，能够使源极区域与共用电极在栅极沟渠壁面及上述半导体层表面的各自的一部分中接触。
但是，在上述具有单元状布局的以往的纵型栅极半导体装置中，当为了对应于微细化而欲谋求装置的小型化时，会产生源极区域的接触电阻增加的问题。即，当随着纵型栅极半导体装置的小型化，邻接的沟渠栅极电极间的间隔变窄时，源极区域也随之变窄。例如，由于在将宽度为0.25μm的纵型栅极电极以0.25μm的间隔排列的纵型半导体装置中，欲将纵型栅极电极间的间隔缩短0.1μm时，考虑到多晶硅的电阻，无法缩小纵型栅极的宽度，因此必须要将纵型栅极电极间的间隔缩小到0.15μm，造成在该间隔内形成的源极区域变得非常小。这样一来，由于共用电极与源极区域的接触面积变小，因此导致源极区域的接触电阻增大。
另外，因本体接触区域的布置面积与源极区域的布置面积彼此存在折衷(trade off)的关系，所以能够通过缩小共用电极与本体接触区域的接触面积，来增大共用电极与源极区域的接触面积。但是，会产生当共用电极与本体接触区域的接触面积变小时，本体区域无法充分地接地，结果使寄生双极晶体管很容易动作的新问题。
另外，即使在上述具有带状布局的以往的纵型栅极半导体装置中，当为了对应于微细化而欲谋求装置的小型化时，由于邻接的沟渠栅极电极间的间隔变窄，所以源极区域也随之变窄。因此，无法回避由于共用电极与源极区域的接触面积变小，所以源极区域的接触电阻增大的问题。
发明内容
鉴于上述问题，本发明的目的在于：提供一种不增加源极区域的接触电阻，而可谋求小型化的纵型栅极半导体装置及其制造方法。
为了达到上述目的，本发明所涉及的第一纵型栅极半导体装置是将作为晶体管发挥作用的第一区域、和用于取得与上述晶体管的本体区域电接触的第二区域相互邻接布置的纵型栅极半导体装置。第一区域，具有：漏极区域、形成在漏极区域上侧的本体区域、形成在本体区域上侧的第一源极区域、和形成在第一源极区域及本体区域且埋入有栅极电极的沟渠。本体区域延伸于第二区域，且在第二区域的本体区域上侧形成有与第一源极区域电连接的第二源极区域。
根据第一纵型栅极半导体装置，在与本体区域取得电接触用的第二区域中，在本体区域上侧形成有源极区域。因此，即使随着装置的小型化，栅极电极间的距离变短时，也能够在不缩小本体接触区域的布置面积的情况下，充分地确保共用电极与源极区域的接触面积。因而，能够在不增大源极区域的接触电阻的情况下，实现可谋求小型化的纵型栅极半导体装置。
在第一纵型栅极半导体装置中，最好第二源极区域的厚度小于第一源极区域的厚度。
这样一来，即使设置在第二区域的栅极沟渠的深度与设置在第一区域的栅极沟沟渠的深度相同时，也能够在第二区域的沟渠壁面确实地取得与各个源极区域及本体区域的电接触。
在第一纵型栅极半导体装置中，最好第二源极区域覆盖第二区域的整个本体区域。
这样一来，能够通过在沟渠上部保留凹部来形成栅极，使第一区域及第二区域两者在该凹部的壁面与源极区域取得电接触。
在第一纵型栅极半导体装置中，最好第二区域的本体区域中的第二源极区域的附近部分的杂质浓度，高于第二区域的本体区域中的其他部分的杂质浓度。
这样一来，能够更确实地取得与本体区域的电接触。
在第一纵型栅极半导体装置中，最好还将沟渠设置在第二源极区域及第二区域的本体区域内，并在沟渠上部保留凹部来形成栅极电极，第二区域的本体区域露出于凹部的壁面，且在该露出部分取得电接触。
这样一来，由于除了能够使第一区域及第二区域两者取得与源极区域的电接触之外，还能够使第二区域与源极区域和本体区域两方取得电接触，因此能够缩小沟渠栅极电极的间距，藉此方法，能够谋求装置的进一步小型化。
在第一纵型栅极半导体装置中，最好还将沟渠设置在第二源极区域及第二区域的本体区域内，并在沟渠上部保留凹部来形成栅极电极，第一源极区域及第二源极区域分别露出于凹部的壁面，且在该各露出部分及各源极区域的上表面取得电接触。
这样一来，由于能够进一步增大共用电极与源极区域的接触面积，因此能够进一步降低源极区域的接触电阻。
也可以是当第二区域的本体区域露出于栅极沟渠上的凹部壁面，且在该露出部分取得电接触时，第二区域的本体区域在其上部具有杂质浓度相对较高的高浓度区域，高浓度区域露出于凹部的壁面，且在该露出部分取得电接触。或者，也可以是第二源极区域及第二区域的本体区域分别露出于凹部的壁面，且在该各露出部分取得电接触。或者，也可以是在栅极沟渠上的凹部内，在与栅极电极之间夹着绝缘层形成其他电极，其他电极在凹部的壁面与第二源极区域及第二区域的本体区域接触。
本发明的第二纵型栅极半导体装置，是将作为晶体管发挥作用的第一区域、和用于取得与晶体管的本体区域电接触的第二区域相互邻接布置的纵型栅极半导体装置。第一区域，具有：漏极区域，形成在漏极区域上侧的本体区域，形成在本体区域上侧的第一源极区域，和形成在第一源极区域及本体区域且埋入有栅极电极的沟渠。本体区域延伸于第二区域，且沟渠还设置在第二区域的本体区域中。栅极电极以凹部留在沟渠上部的方式形成。第二区域的本体区域露出于凹部的壁面，且在该露出部分中取得电接触。
根据第二纵型栅极半导体装置，由于能够在沟渠内的栅极上的凹部壁面取得与第二区域的本体区域的电接触，因此能够确保共用电极与本体区域的接触面积。这样一来，由于能够抑制晶体管动作时在本体区域内产生电压差的现象，因此能够防止寄生双极晶体管动作的现象。
在第二纵型栅极半导体装置中，最好在第二区域的本体区域上侧形成有与第一源极区域电连接的第二源极区域，在凹部内，与栅极电极之间夹着绝缘层而形成有其他电极，其他电极在凹部的壁面与第二源极区域及第二区域的本体区域接触。
这样一来，能够在第二区域的栅极沟渠壁面中，将源极区域及本体区域分别确实地共同连接在电极上。即，由于除了能够使第一区域及第二区域两者取得与源极区域的电接触之外，还能够使第二区域与源极区域和本体区域两方取得电接触，因此能够缩小沟渠栅极电极的间距，藉此方法，谋求装置的进一步小型化。并且，此时，当其他电极与第一源极区域及第二源极区域的各上表面接触时，能够使第一区域及第二区域两者在源极区域的上表面取得与源极区域的电接触。
在第二纵型栅极半导体装置中，最好在第二区域的本体区域上侧形成有与第一源极区域电连接，且比第一区域的源极区域薄的第二源极区域。
这样一来，即使设置在第二区域的栅极沟渠的深度与设置在第一区域的栅极沟渠的深度相同时，也能够在第二区域的沟渠壁面确实地取得分别与源极区域及本体区域的电接触。
在第二纵型栅极半导体装置中，最好第二区域的本体区域在其上部具有杂质浓度相对较高的高浓度区域，高浓度区域露出于凹部的壁面，且在该露出部分取得电接触。
这样一来，能够更确实地取得与本体区域的电接触。并且，此时，也可以在凹部内，与栅极电极之间夹着绝缘层形成有其他电极，其他电极在凹部壁面与高浓度区域接触。
本发明所涉及的第一纵型栅极半导体装置的制造方法，是将作为晶体管发挥作用的第一区域、和用于取得与晶体管的本体区域电接触的第二区域相互邻接布置的纵型栅极半导体装置的制造方法。该制造方法，包括：第一工序，在成为第一区域及第二区域的各半导体区域内形成漏极区域，且在半导体区域的漏极区域上侧形成本体区域；第二工序，在第一区域的本体区域内形成沟渠；第三工序，在半导体区域的第一区域的本体区域上侧形成第一源极区域；以及第四工序，在半导体区域的第二区域的本体区域上侧形成第二源极区域。第一源极区域与第二源极区域以彼此电连接的方式形成。
根据第一纵型栅极半导体装置的制造方法，在与本体区域取得电接触用的第二区域中，在本体区域上侧形成源极区域。因此，即使随着装置的小型化，栅极电极间的距离缩短时，也能够在不缩小本体接触区域的布置面积的情况下，充分地确保共用电极与源极区域的接触面积。从而，能够在不增大源极区域的接触电阻的情况下，实现可谋求小型化的纵型栅极半导体装置。
并且，根据第一纵型栅极半导体装置的制造方法，通过在沟渠形成(第二工序)之后，进行各源极区域的形成(第三及第四工序)，能够减少源极区域形成后的热处理。从而，能够控制源极区域中的杂质扩散，使得能够确实地进行器件尺寸的控制。
在第一纵型栅极半导体装置的制造方法中，最好第四工序包括向半导体区域的分别成为第一源极区域及第二源极区域的部分同时导入杂质的工序。
这样一来，由于能够在形成第二源极区域时，通过对例如整个半导体区域进行离子注入来将杂质导入半导体区域，因此能够在不追加新的光刻工序的情况下，形成第二源极区域。
在第一纵型栅极半导体装置的制造方法中，最好第二源极区域形成为覆盖第二区域的整个本体区域。
这样一来，能够通过在沟渠上部保留凹部来形成栅极电极，使第一区域及第二区域两者在该凹部壁面取得与源极区域的电接触。
在第一纵型栅极半导体装置的制造方法中，最好还包括在第二区域的本体区域上部形成杂质浓度相对较高的高浓度区域的工序。
这样一来，能够更确实地取得与本体区域的电接触。
在第一纵型栅极半导体装置的制造方法中，最好第二工序包括在第二区域的本体区域还形成沟渠的工序，在第二工序之后，包括以下工序：以在沟渠上部保留凹部，且在该凹部的壁面露出第二区域的本体区域的方式，在沟渠内形成栅极电极的工序；以及在凹部形成与第二区域的本体区域电连接的其他电极的工序。
这样一来，由于除了能够使第一区域及第二区域两者取得与源极区域的电接触之外，还能够使第二区域与源极区域和本体区域两方取得电接触，因此能够缩小沟渠栅极电极的间距，藉此方法，能够谋求装置的进一步小型化。
在第一纵型栅极半导体装置的制造方法中，最好第二工序包含在第二区域的本体区域还形成沟渠的工序，在第二工序及第四工序之后，包括以下工序：以在沟渠上部保留凹部，且在该凹部的壁面露出第二源极区域的方式，在沟渠内形成栅极电极的工序；以及在凹部形成与第二源极区域电连接的其他电极的工序。
这样一来，由于能够进一步增大共用电极(其他电极)与源极区域的接触面积，因此能够进一步降低源极区域的接触电阻。
在第一纵型栅极半导体装置的制造方法中，最好第二工序包含在第二区域的本体区域还形成沟渠的工序，在第二工序及第四工序之后，包括以下工序：以在沟槽上部保留凹部，且在该凹部的壁面露出第二区域的本体区域及第二源极区域的方式，在沟渠内形成栅极电极的工序；以及在凹部形成分别与第二区域的本体区域及第二源极区域电连接的其他电极的工序。
这样一来，由于除了能够使第一区域及第二区域两者取得与源极区域的电接触之外，还能够使第二区域与源极区域和本体区域两方取得电接触，因此能够缩小沟渠栅极电极的间距，藉此方法，能够谋求装置的进一步小型化。并且，由于能够进一步增大共用电极(其他电极)与源极区域的接触面积，因此能够进一步降低源极区域的接触电阻。
本发明所涉及的第二纵型栅极半导体装置的制造方法，是将作为晶体管发挥作用的第一区域、和用于取得与晶体管的本体区域电接触的第二区域相互邻接布置的纵型栅极半导体装置的制造方法。该制造方法，包括以下工序：在分别成为第一区域及第二区域的半导体区域内形成漏极区域，且在半导体区域的漏极区域上侧形成本体区域的工序；在第一区域及第二区域的各本体区域内形成沟渠的工序；以凹部留在沟渠上部，且第二区域的本体区域露出于该凹部的壁面的方式，在沟渠内形成栅极电极的工序；以及在凹部内形成与第二区域的本体区域电连接的其他电极的工序。
根据第二纵型栅极半导体装置的制造方法，由于能够在沟渠内的栅极上的凹部壁面取得与第二区域的本体区域的电接触，因此能够确保共用电极(其他电极)与本体区域的接触面积。从而，由于能够抑制晶体管动作时，在本体区域内产生电压差的现象，因此能够防止寄生双极晶体管动作的现象。
在第二纵型栅极半导体装置的制造方法中，最好还包括在第二区域的本体区域上部形成杂质浓度相对较高的高浓度区域的工序。
这样一来，能够更确实地取得与本体区域的电接触。另外，此时，第二区域的本体区域的高浓度区域露出于栅极上的凹部壁面。
如上所述，根据本发明，能够在不增大源极区域的接触电阻的情况下，实现可谋求小型化的纵型栅极半导体装置。
附图的简单说明
图1(a)及(b)为以往的纵型栅极半导体装置的剖面图及平面图。
图2(a)及(b)为其他以往的纵型栅极半导体装置的剖面图，图2(c)为其他以往的纵型栅极半导体装置的平面图。
图3为本发明的第一实施例所涉及的纵型栅极半导体装置的俯视图。
图4(a)为图3的a-a′线的第一区域的剖面图，图4(b)为图3的b-b′线的第二区域的剖面图，图4(c)为本发明的第一实施例所涉及的纵型栅极半导体装置的平面图。
图5为图4(c)的c-c′线的剖面图。
图6(a)为模式地示出了本发明的第一实施例所涉及的纵型栅极半导体装置中的、作为晶体管发挥作用的第一区域的剖面结构图，图6(b)为模式地示出了本发明的第一实施例所涉及的纵型栅极半导体装置中的、与晶体管的本体区域取得电接触用的第二区域的剖面结构图。
图7(a)～(f)为示出了本发明的第一实施例所涉及的纵型栅极半导体装置的制造方法的各工序的剖面图，其中图7(a)、图7(c)、图7(e)示出了形成作为晶体管发挥作用的第一区域的样子，图7(b)、图7(d)、图7(f)示出了形成与晶体管的本体区域取得电接触用的第二区域的样子。
图8(a)～(f)为示出了本发明的第一实施例所涉及的纵型栅极半导体装置的制造方法的各工序的剖面图，其中图8(a)、图8(c)、图8(e)示出了形成作为晶体管发挥作用的第一区域的样子，图8(b)、图8(d)、图8(f)示出了形成与晶体管的本体区域取得电接触用的第二区域的样子。
图9(a)～(f)为示出了本发明的第一实施例所涉及的纵型栅极半导体装置的制造方法的各工序的剖面图，图9(a)、图9(c)、图9(e)示出了形成作为晶体管发挥作用的第一区域的样子，图9(b)、图9(d)、图9(f)示出了形成与晶体管的本体区域取得电接触用的第二区域的样子。
图10(a)～(f)为示出了本发明的第一实施例所涉及的纵型栅极半导体装置的制造方法的各工序的剖面图，图10(a)、图10(c)、图10(e)示出了形成作为晶体管发挥作用的第一区域的样子，图10(b)、图10(d)、图10(f)示出了形成与晶体管的本体区域取得电接触用的第二区域的样子。
图11(a)～(f)为示出了本发明的第一实施例所涉及的纵型栅极半导体装置的制造方法的各工序的剖面图，图11(a)、图11(c)、图11(e)示出了形成作为晶体管发挥作用的第一区域的样子，图11(b)、图11(d)、图11(f)示出了形成与晶体管的本体区域取得电接触用的第二区域的样子。
图12(a)～(f)为示出了本发明的第二实施例所涉及的纵型栅极半导体装置的制造方法的各工序的剖面图，图12(a)、图12(c)、图12(e)示出了形成作为晶体管发挥作用的第一区域的样子，图12(b)、图12(d)、图12(f)示出了形成与晶体管的本体区域取得电接触用的第二区域的样子。
图13(a)及(b)为示出了本发明的第二实施例所涉及的纵型栅极半导体装置的制造方法的各工序的剖面图，图13(a)示出了形成作为晶体管发挥作用的第一区域的样子，图13(b)示出了形成与晶体管的本体区域取得电接触用的第二区域的样子。
图14(a)为示出了在本发明的第一或第二实施例所涉及的纵型栅极半导体装置中的晶体管部的周边设置有齐纳二极管的样子的剖面图，图14(b)为模式地示出了图14(a)所示的装置的电路结构图。
具体实施方式
(第一实施例)
以下，参照附图对本发明的第一实施例所涉及的纵型栅极半导体装置及其制造方法加以说明。另外，本实施例的纵型栅极半导体装置的目的在于：能够在不增大源极区域的接触电阻的情况下，谋求装置的小型化。
图3为本实施例的纵型栅极半导体装置的俯视图(3-dimensionalview)。如图3所示，在本实施例的纵型栅极半导体装置中，在为第一导电型的半导体衬底的如N+型硅衬底100上，例如利用外延生长法形成有半导体层110。在半导体层110设置有带状延伸的多个沟渠，在该各沟渠内部分别埋入有纵型栅极电极120。此外，在各沟渠内的纵型栅极电极120上形成有埋入绝缘膜130。这里，埋入绝缘膜130的最上面低于半导体层110的表面。并且，在纵型栅极电极120(具体地说，其侧面及下面)与半导体层110之间夹着成为栅极绝缘膜的绝缘物质140。另外，在本实施例中，埋入有纵型栅极电极120的各沟渠宽度均相同，为0.25μm左右，各沟渠间的间距也为0.25μm左右。并且，各沟渠深度均相同，为1.25μm左右。即，各沟渠的纵横尺寸比为5左右。这里，沟渠的深度是指后述的源极区域113的表面到沟渠底部为止的深度。并且，在本实施例中，沟渠数为1500个左右。即，1500个左右的沟渠彼此平行排列，且连续地横跨后述的第一区域11及第二区域12(参照图4(c))而延伸。并且，在包含各沟渠中的埋入绝缘膜130上的凹部的半导体层110上，形成有具有阻挡金属膜160及铝膜150的叠层构造的共用电极(金属布线)170，在此省略了图示(参照图4(a)及(b))。
如图3所示，半导体层110在与带状的栅极沟渠的宽度方向(图3中的x方向)正交的沟渠长度方向(图3中的y方向)上，具有周期性变化的结构。具体地说，在沟渠的长度方向即y方向上，半导体层110具有作为晶体管发挥作用的第一区域11、和与该晶体管的本体区域取得电接触用的第二区域12交替排列的构造(参照图4(c))。换句话说，在半导体层110中，以y方向的规定位置为界，从第一区域11变成第二区域12。
图4(a)为图3的a-a′线的第一区域11的剖面图，图4(b)为图3的b-b′线的第二区域12的剖面图。并且，图4(c)为示出了本实施例的纵型栅极半导体装置的平面构造的模式图，图5为图4(c)的c-c′线的剖面图。另外，图4(a)为图4(c)的a-a′线的剖面图，图4(b)为图4(c)的b-b′线的剖面图。
如图4(a)及(b)所示，在第一区域11及第二区域12的无论哪一个中，半导体层110都具有：为第一导电型(例如，N型)的半导体层的漏极区域111；以及形成在漏极区域111上，且栅极沟渠贯穿的第二导电型(第一导电型的相反极性：例如，P型)的半导体层的本体区域112。即，漏极区域111及本体区域112延伸于包含第一区域11及第二区域12的整个半导体层110。
另外，在本实施例的纵型栅极半导体装置中，第一区域11及第二区域12的各个布置面积的比率，是由可流入该纵型栅极半导体装置的晶体管的允许电流值决定的。具体地说，如图5所示，第一区域11及第二区域12的各个布置面积的比率(在本实施例中，为y方向的长度比)l∶m，在由低电流动作的晶体管构成的装置时，设定成5∶1左右，在由高电流动作的晶体管构成的装置时，设定成3∶1左右。因此，栅极沟渠的长度在y方向上为6μm左右，在由低电流动作的晶体管构成装置时，形成在y方向上具有l＝5μm左右的长度的第一区域11、和在y方向上具有m＝1μm左右的长度的第二区域12。
这里，如图4(a)所示，第一区域11的半导体层110在本体区域112上具有第一导电型(例如，N+型)的半导体层的源极区域113A。
另外，本实施例的特征如图4(b)所示，第二区域12的半导体层110在本体区域112上，具有：第二导电型(例如，P+型)的本体接触区域114及第一导电型(例如，N+型)的源极区域113B。源极区域113B形成为覆盖本体接触区域114的整个上表面，且与第一区域11的源极区域113A电连接。此外，源极区域113B的厚度小于源极区域113A的厚度。另外，本体接触区域114的杂质浓度高于本体区域112的杂质浓度。
即，第一区域11的半导体层110具有在本体区域112上形成源极区域113A，且源极区域113A的表面成为半导体层110的主面的结构。而第二区域12的半导体层110具有在本体区域112上形成本体接触区域114，在本体接触区域114上形成源极区域113B，且源极区域113B的表面成为半导体层110的主面的结构。
图6(a)为模式地示出了本实施例的纵型栅极半导体装置中的、作为晶体管发挥作用的第一区域11的剖面结构图，图6(b)为模式地示出了本实施例的纵型栅极半导体装置中的、与本体区域取得电接触用的第二区域12的剖面结构图。另外，在图6(a)及(b)中，由于对与图4(a)及(b)等相同的构成要素标注相同的符号，因此在此省略详细说明。
以N沟道纵型栅极DMOS晶体管为例来说明本实施例的纵型栅极半导体装置，如图6(a)及(b)所示，本实施例的纵型栅极半导体装置，由硅衬底100，其为掺杂有N型(第一导电型)杂质的N+型半导体衬底；半导体层110，其具有形成在硅衬底100上的N型漏极区域111及P型(第二导电型)本体区域112；纵型栅极电极120，夹着绝缘物质140而被埋入设置在半导体层110的沟渠(栅极沟渠)内；埋入绝缘膜130，覆盖纵型栅极电极120的上表面；以及共用电极170，具有成为布线材料的铝膜150及阻挡金属膜160的叠层结构而构成。
这里，本实施例的特征在于：不管在第一区域11中，还是在第二区域12中，纵型栅极电极120均包含包围其的埋入绝缘膜130及绝缘物质140，并以在栅极沟渠的上部保留凹部(栅极上凹部)的形式被埋入，同时，在包含栅极上凹部的半导体层110上形成有共用电极170。另外，纵型栅极电极120与共用电极170都由埋入绝缘膜130来绝缘。
并且，如图6(a)所示，作为晶体管发挥作用的第一区域11具有与纵型栅极电极120上部面对面而形成在本体区域112上的源极区域113A。源极区域113A设置在半导体层110的上部，源极区域113A的表面成为半导体层110的表面。此外，源极区域113A的一部分露出于栅极上凹部的壁面，该露出部分13和源极区域113A的上表面14，与共用电极170接触。在具有此种结构的本实施例的N沟道纵型栅极DMOS晶体管中，为了实现作为晶体管的作用，源极区域113A与栅极电极120都由埋入绝缘膜130及绝缘物质140电绝缘。这里，当在源极电极(即，共用电极170)和漏极电极(省略图示)之间施加高电压，同时，在栅极电极120和源极区域113A之间施加大于或等于阈值电压的电压时，如图6(a)所示，在成为栅极绝缘膜的绝缘物质140和P型本体区域112间的界面(栅极电极120两侧的两个界面)形成n型的反转层(即，沟道层)，电流17通过该反转层从漏极区域111流入源极区域113A。此外，通过使施加在栅极120的电压小于阈值电压，来使本体区域112的n型反转层消失，使纵型栅极DMOS晶体管的源极·漏极间成为断开状态。
此外，如图6(b)所示，与本体区域112取得电接触用的第二区域12，具有：形成在本体区域112上的本体接触区域114、以及形成在本体接触区域114上的源极区域113B。即，源极区域113B设置在半导体层110的最上部，源极区域113B的表面成为半导体层110的表面，同时，由该源极区域113B覆盖本体接触区域114的上表面。另外，本体区域112与本体接触区域114接触，且本体接触区域114与源极区域113B接触。此外，源极区域113B及本体接触区域114的各自一部分露出于栅极上凹部的壁面，该各露出部分15及16、和源极区域113B的上表面14与共用电极170接触。即，本体接触区域114在栅极上凹部的壁面与共用电极170接触，源极区域113B在栅极上凹部的壁面及半导体层110的表面与共用电极170接触。这样一来，能够通过将共用电极170共同连接在源极区域113B和本体接触区域114，来防止寄生双极晶体管成为接通状态。具体地说，在由低电流动作的晶体管构成的装置中，当第一区域11和第二区域12间的面积比率(l∶m)为5∶1时，设定为在栅极上的凹部的壁面中，本体接触区域114例如以100nm或100nm以上的高度与共用电极170接触。
以下，参照附图以N沟道纵型栅极DMOS晶体管的制造方法为例，对上述本实施例的纵型栅极半导体装置(参照图3等)的制造方法加以说明。
图7(a)～(f)、图8(a)～(f)、图9(a)～(f)、图10(a)～(f)及图11(a)～(f)为示出了本实施例的纵型栅极半导体装置的制造方法的各工序的剖面图。另外图7(a)、(c)、(e)、图8(a)、(c)、(e)、图9(a)、(c)、(e)、图10(a)、(c)、(e)及图11(a)、(c)、(e)示出了形成作为晶体管发挥作用的第一区域11的样子，图7(b)、(d)、(f)、图8(b)、(d)、(f)、图9(b)、(d)、(f)、图10(b)、(d)、(f)及图11(b)、(d)、(f)示出了形成与晶体管的本体区域取得电接触用的第二区域12的样子。如上所述，第一区域11及第二区域12排列成沿着沟渠栅极延伸的方向交替且彼此邻接的样子。此外，在图7(a)～(f)、图8(a)～(f)、图9(a)～(f)、图10(a)～(f)及图11(a)～(f)中，由于对与图3、图4(a)及图4(b)等相同的构成要素标注相同的符号，因此省略详细说明。
首先，如图7(a)及(b)所示，在高杂质浓度的为第一导电型(例如，N+型)的半导体衬底的硅衬底100上，通过例如外延生长法形成低杂质浓度的第一导电型(例如，N型)的半导体层(外延层)110后，对半导体层110的上部注入第二导电型(例如，P型)的杂质。这样一来，不管在第一区域11，还是第二区域12中均形成由第一导电型(例如，N型)的漏极区域111、和形成在其上的第二导电型(例如，P型)的本体区域112构成的半导体层110。接着，在半导体层110的表面上，通过例如热氧化来形成50～500nm左右的氧化硅膜300。另外，在形成本体区域112时，既可以使用离子注入法，或者也可以使用外延生长法。但是，为了使形成沟道层的区域的本体区域112的杂质浓度稳定，最好在形成本体区域112时使用外延生长法。
其次，如图7(c)及(d)所示，将在栅极沟渠形成区域具有开口部的抗蚀图案400形成在氧化硅膜300上。接着，使用抗蚀图案400作为掩模，对氧化硅膜300进行干蚀刻。然后，在除去抗蚀图案400后，如图7(e)及(f)所示，将被图案化的氧化硅膜300作为掩模，对半导体层110进行干蚀刻，藉此方法，形成贯穿本体区域112，到达漏极区域111上部的多个沟渠500。另外，各沟渠500的深度例如为0.8～3.0μm左右，当有3个或3个以上的沟渠500排列时，各沟渠500的间隔相等。此外，沟渠500连续横跨第一区域11及第二区域12的各个本体区域112而延伸。
其次，如图8(a)及(b)所示，为了除去沟渠500的壁部及底部的损伤层，例如通过热氧化，在沟渠500的壁部及底部形成厚度为20～100nm左右的氧化硅膜600。
其次，如图8(c)及(d)所示，例如通过湿蚀刻法除去形成在沟渠500的内壁的氧化硅膜600。此时，虽然半导体层110上的氧化硅膜300也被蚀刻了一些，但是在除去氧化硅膜600后，氧化硅膜300仍具有足够的厚度，存在于半导体层110上。
其次，如图8(e)及(f)所示，分别在沟渠500的壁面及底面，形成例如厚度为8～100nm左右的为氧化膜等的绝缘物质140。绝缘物质140为氧化硅(SiO2)，作为栅极绝缘膜发挥作用。
其次，如图9(a)及(b)所示，在包含沟渠500内部的氧化硅膜300的表面上，沉积成为栅极电极材料的导电膜，例如沉积多晶硅膜900后，对该多晶硅膜900注入栅极电极用杂质，然后，实施热处理。此时，在氧化硅膜300的表面上，沉积例如厚度为300～800nm的多晶硅膜900。另外，也可以例如使用CVD(化学汽相沉积)法，在氧化硅膜300上直接沉积预先掺杂有栅极电极用杂质(例如，磷)的多晶硅膜，来代替在沉积多晶硅膜900后另外实施杂质注入的方法。
其次，如图9(c)及(d)所示，通过对整个多晶硅膜900进行蚀刻，来除去多晶硅膜900中的高于氧化硅膜300的表面的部分、及位于沟渠500上部的部分，藉此方法，在沟渠500的内部形成纵型栅极电极120。这里，将对沟渠500内的多晶硅膜900进行的干蚀刻从氧化硅膜300的表面进行到例如200～800nm左右下方。即，在沟槽500内的纵型栅极电极120上侧保留凹部500a。
其次，如图9(e)及(f)所示，在包含凹部500a的氧化硅膜300的表面上，沉积例如厚度为400～800nm左右的氧化硅膜1100来埋入凹部500a。
其次，如图10(a)及(b)所示，依次对氧化硅膜1100及氧化硅膜300进行使用了抗蚀剂的平坦化回蚀，以凹部500a中的纵型栅极电极120上的氧化硅膜1100的最上面、和半导体层110的表面一致的形式，除去氧化硅膜300及氧化硅膜1100。藉此方法，由氧化硅膜1100和纵型栅极电极120来填充沟渠500的内部。
其次，如图10(c)及(d)所示，将覆盖第一区域11的半导体层110的抗蚀图案1300作为掩模，对第二区域12的半导体层110的表面部离子注入第二导电型的杂质(例如，P型硼)1350。藉此方法，在第二区域12的半导体层110的表面部，换句话说，在第二区域12的本体区域112上侧形成杂质浓度高于本体区域112的第二导电型(例如，P+型)的本体接触区域114。
其次，在除去抗蚀图案1300后，如图10(e)及(f)所示，将覆盖第二区域12的半导体层110的抗蚀图案1400作为掩模，对第一区域11的半导体层110的表面部离子注入第一导电型杂质(例如，N型磷)1450。藉此方法，在第一区域11的半导体层110的表面部，换句话说，在第一区域11的本体区域112上侧形成第一导电型(例如，N+型)的源极区域113A。
其次，在除去抗蚀图案1400后，如图11(a)及(b)所示，对半导体层110的整个表面部离子注入第一导电型杂质(例如，N型磷)1500。藉此方法，在第二区域12的半导体层110的表面部形成第一导电型(例如，N+型)的源极区域113B。另外，在第二区域12的半导体层110中，源极区域113B的深度比本体接触区域114的深度浅。即，以N+型源极区域113B形成在P+型本体接触区域114上部的形式，来进行离子注入。此外，第二区域12的源极区域113B的厚度小于第一区域11的源极区域113A的厚度。即，是因为注入与本体接触区域114的P型相反的导电型的N型杂质(磷)的缘故。此外，在本实施例中，源极区域113B形成为覆盖第二区域12的整个本体接触区域114。另外，源极区域113A的杂质浓度为离子注入后的杂质1450和杂质1500的合计。
其次，如图11(c)及(d)所示，例如使用干蚀刻，除去沟渠500内的纵型栅极电极120上的氧化硅膜1100及绝缘物质140的各自的一部分。藉此方法，在沟渠500内的纵型栅极电极120上形成凹部500b，并且，为了使纵型栅极电极120和共用电极170(参照图11(e)及(f))电绝缘，能够将氧化硅膜1100作为埋入绝缘膜130残留在纵型栅极电极120上。
另外，对于图11(c)及(d)所示的纵型栅极电极120上的氧化硅膜1100及绝缘物质140进行的蚀刻，是使在第一区域11的凹部500b的壁面露出源极区域113A，且在第二区域12的凹部500b的壁面露出本体接触区域114及源极区域113B的蚀刻。具体地说，对于沟渠500内的氧化硅膜1100及绝缘物质140进行的干蚀刻，是从半导体层110的表面进行到例如100～300nm左右下方的蚀刻。
其次，如图11(e)及(f)所示，在包含凹部500b内的埋入绝缘膜130上的半导体层110的表面上，依次沉积阻挡金属膜160及布线用导电膜(例如，铝膜)150后，将铝膜150及阻挡金属膜160图案化来形成共用电极170。藉此方法，在第一区域11的凹部500b的壁面，使源极区域113A和共用电极170电连接。此外，不用说，源极区域113A也在其上表面与共用电极170电连接。此外，在第二区域12的凹部500b的壁面，本体接触区域114及源极区域113B分别与共用电极170电连接。即，能够在第二区域12的栅极沟渠500的壁面，分别使源极区域113B及本体接触区域114确实地共同连接在电极170上。此外，不用说，源极区域113B也在其上表面与共用电极170电连接。
根据上述第一实施例，在与本体区域112取得电接触用的第二区域12中，在本体区域112(准确地说，本体区域112上部的本体接触区域114)的上侧，形成有与作为晶体管发挥作用的第一区域11的源极区域113A电连接的源极区域113B。即，即使在沟渠500的附近，本体接触区域114的表面也不成为半导体层110的表面，源极区域113B的表面成为半导体层110的表面。因此，即使在随着装置的小型化，各栅极电极120间的距离变短时，也能够在不缩小本体接触区域114的布置面积的情况下，充分确保共用电极170和源极区域的接触面积。从而，能够在不增大源极区域的接触电阻的情况下，实现可谋求小型化的纵型栅极半导体装置。
此外，根据第一实施例，由于能够在沟渠500内的栅极电极120上的凹部500b(参照图11(d)及(f))的壁面取得与第二区域12的本体区域112(准确地说，本体区域112上部的本体接触区域114)的电接触，因此能够充分确保共用电极170和本体接触区域114的接触面积。从而，能够抑制晶体管动作时在本体区域112内产生电位差的现象，因此能够防止寄生双极晶体管动作的现象。
此外，根据第一实施例，将源极区域113A及113B形成在半导体层110的整个表面部及各沟渠500的壁部。换句话说，如图5所示，源极区域113A及113B的各个表面成为半导体层110的表面，并且，源极区域113A及113B分别露出于栅极电极120上的凹部500b的壁面。因此，该各露出部分、和源极区域113A及113B的各个表面(上表面)与共用电极170接触，进一步增大了共用电极170和源极区域的接触面积，从而，能够进一步降低源极区域的接触电阻。具体地说，与以往技术那样的源极区域未形成在半导体层110的整个表面部时相比，即与在第二区域12的本体接触区域114上侧未形成源极区域时相比，能够降低晶体管的接通电阻。
此外，根据第一实施例，由于除了能够使第一区域11及第二区域12两者取得与源极区域113A及113B的电接触之外，还能够使第二区域12与源极区域113B共同取得与本体区域112(本体接触区域114)的电接触，因此能够缩小栅极电极120的间距，从而，能够谋求装置的进一步小型化。
此外，根据第一实施例，由于第二区域12的源极区域113B的厚度小于第一区域11的源极区域113A的厚度，因此即使在第二区域12中的栅极沟渠500的深度与第一区域11中的栅极沟渠500的深度相同时，也能够在第二区域12的沟渠500(准确地说，凹部500b)的壁面分别与源极区域113B及本体接触区域114确实地取得电接触。
此外，根据第一实施例，由于源极区域113B覆盖第二区域的整个本体接触区域114，所以能够通过在沟渠500上部保留凹部500b来形成栅极电极120，在第一区域11及第二区域12两者的凹部500b的壁面取得与源极区域113A及113B的电接触。
此外，根据第一实施例，由于在第二区域12的本体区域112上部形成杂质浓度高于本体区域112的其他部分的本体接触区域114，因此能够更确实地取得与本体区域112的电接触。
此外，根据第一实施例，由于在形成沟渠500后形成源极区域113A及113B，因此能够减少源极区域形成后的热处理工序。所以，能够控制源极区域113A及113B中的杂质扩散，使得能够确实地控制装置尺寸，从而能够很容易地获得如设计一样的晶体管特性。
此外，根据第一实施例，在形成第二区域12的源极区域113B时，对半导体层110中的成为源极区域113A及113B的部分使用离子注入同时导入杂质。即，由于对整个半导体层110进行离子注入，因此能够在不追加新的光刻工序的情况下，形成源极区域113B。
另外，在第一实施例中，在图10(c)及(d)所示的本体接触区域114的形成工序后，实施了图10(e)及(f)所示的第一区域11的源极区域113A的形成工序。但是，不用说也可以代替它，在第一区域11的源极区域113A的形成工序后，实施本体接触区域114的形成工序。
(第二实施例)
以下，参照附图对本发明的第二实施例所涉及的纵型栅极半导体装置及其制造方法加以说明。另外，本实施例的纵型栅极半导体装置与第一实施例一样，其目的在于：能够在不增大源极区域的接触电阻的情况下，谋求装置的小型化。
本实施例与第一实施例的不同之处在于：在第二区域12中，具有杂质浓度相对较低(例如，1017个/cm3级别)的本体区域112上部，不形成具有杂质浓度相对较高(例如，5×1019～1×1020个/cm3)的区域(第一实施例的本体接触区域114)(参照图11(b)及图13(b))。但是，本实施例的第二区域12的本体区域112具有可与共用电极170充分欧姆接触的杂质浓度(例如，1018个/cm3级别)。
本实施例的纵型栅极半导体装置的制造方法，到图10(a)及(b)所示的工序为止均与第一实施例的工序相同。即，在本实施例中，首先，实施与图7(a)～(f)、图8(a)～(f)、图9(a)～(f)和图10(a)及(b)分别所示的第一实施例相同的各工序。此外，以下将要说明的图12(a)～(f)及图13(a)、(b)为示出了本实施例的纵型栅极半导体装置的制造方法中的图10(a)及(b)所示的工序以后的各工序的剖面图。另外，图12(a)、(c)、(e)及图13(a)示出了形成作为晶体管发挥作用的第一区域11的样子，图12(b)、(d)、(f)及图13(b)示出了形成与晶体管的本体区域取得电接触用的第二区域12的样子。如上所述，第一区域11及第二区域12排列成沿着沟渠栅极延伸的方向交互且彼此邻接的样子。此外，在图12(a)～(f)及图13(a)、(b)中，由于对与图3、图4(a)及图4(b)等相同的结构要素标注相同的符号，因此省略详细说明。
具体地说，在本实施例中，在实施图10(a)及(b)所示的工序之后，不进行本体接触区域形成用的杂质注入(第一实施例的图10(c)及(d)所示的工序)，而是将覆盖第二区域12的半导体层110的抗蚀图案1400作为掩模，对第一区域11的半导体层110的表面部离子注入第一导电型的杂质(例如，N型磷)1450。藉此方法，在第一区域11的半导体层110表面部，换句话说，在第一区域11的本体区域112上侧形成第一导电型(例如，N+型)的源极区域113A。
其次，在除去抗蚀图案1400后，如图12(c)及(d)所示，在半导体层110的整个表面部离子注入第一导电型的杂质(例如，N型磷)1500。藉此方法，在第二区域12的半导体层110表面部，换句话说，在第二区域12的本体区域112上侧形成第一导电型(例如，N+型)的源极区域113B。另外，第二区域12的源极区域113B的厚度小于第一区域11的源极区域113A的厚度。此外，在本实施例中，源极区域113B形成为覆盖第二区域12的整个本体区域112。
其次，如图12(e)及(f)所示，例如使用干蚀刻除去沟渠500内的纵型栅极电极120上的氧化硅膜1100及绝缘物质140的各自的一部分。藉此方法，在沟渠500内的纵型栅极电极120上形成凹部500b，并且，为了使纵型栅极电极120和共用电极170(参照图13(a)及(b))电绝缘，能够使氧化硅膜1100作为埋入绝缘膜130残留在纵型栅极电极120上。
另外，对图12(e)及(f)所示的纵型栅极电极120上的氧化硅膜1100及绝缘物质140进行的蚀刻，是在第一区域11的凹部500b的壁面露出源极区域113A，且在第二区域12的凹部500b的壁面露出本体区域112及源极区域113B进行的。具体地说，对沟渠500内的氧化硅膜1100及绝缘物质140进行的干蚀刻，是从半导体层110的表面进行到例如100～300nm左右下方。
其次，如图13(a)及(b)所示，在包含凹部500b内的埋入绝缘膜130上的半导体层110表面上依序沉积阻挡金属膜160及布线用导电膜(例如，铝膜)150后，将铝膜150及阻挡金属膜160图案化，形成共用电极170。这样一来，在第一区域11的凹部500b的壁面，源极区域113A与共用电极170电连接。此外，在第二区域12的凹部500b的壁面，本体区域112及源极区域113B分别与共用电极170电连接。即，能够在第二区域12的栅极沟渠500的壁面，确实地使源极区域113B及本体区域112共同连接在电极170。
根据上述第二实施例，由于不仅能够获得与第一实施例相同的效果，还能够不要本体接触区域形成工序，因此能够简化工序。
另外，虽然在第一或第二实施例中，以纵型栅极半导体装置为N沟道纵型栅极DMOS晶体管为例加以了说明，但是不用说纵型栅极半导体装置也可以为P沟道纵型栅极DMOS晶体管。当以P沟道纵型栅极DMOS晶体管为对象时，由于上述第一导电型及第二导电型分别为P型及N型，因此不用说源极区域、漏极区域及半导体衬底成为P型，本体区域及本体接触区域成为N型。
此外，在第一或第二实施例中，将第二区域12的源极区域113B的厚度设定得小于第一区域11的源极区域113A的厚度。但是，也可以代替它，例如通过将第一区域11的沟渠500的深度设定得与第二区域12的沟渠500的深度不同(但是，在第二区域12的沟渠500的壁面露出本体区域112或本体接触区域114)，来将源极区域113A的厚度设定得与源极区域113B的厚度相同。
此外，虽然在第一或第二实施例中，在第二区域12的本体区域112或本体接触区域114上全面形成源极区域113B，但是也可以代替它，形成局部覆盖本体区域112或本体接触区域114的表面(上表面)的源极区域113B。此时，不仅在第二区域12的沟渠500(准确地说，凹部500b)的壁面取得本体区域112或本体接触区域114与共用电极170的电接触，还可以让本体区域112或本体接触区域114中的未形成源极区域113B的部分的表面(成为第二区域12的半导体层110的表面)与共用电极170电接触。
此外，即使在第一及第二实施例的无论哪一个中，都将埋入栅极电极120的沟渠宽度及该沟渠间间距设定为0.25μm，并且将该沟渠的深度设定为1.25μm。但是，由于各实施例的沟渠MOS适于微细结构，因此也可以将沟渠宽度及沟渠间间距设定为小于或等于0.25μm，且将沟渠的纵横尺寸比设定为大于或等于5。象这样，能够通过使沟渠宽度等微细化，来设定1500或1500个以上的沟渠数。
此外，在第一或第二实施例中，如图14(a)所示，也可以在由数条各实施例的N沟道纵型栅极DMOS晶体管的沟渠沟所构成的晶体管部的周边，在硅外延衬底100的上侧设置通过氧化硅膜210绝缘分离形成的、由例如多晶硅构成的N/P/N结构的齐纳二极管200。这里，图14(a)为纵型栅极半导体装置的剖面图，除了示出了例如图3所示的晶体管部分之外，还示出了其横方向(对栅极延伸方向正交的方向)的部分。此外，如图14(b)所示，齐纳二极管200作为保护用二极管，连接在N沟道纵型栅极DMOS晶体管的栅极·源极电极间。藉此方法，能够提高晶体管的静电破坏强度。
另外，埋入栅极电极120的沟渠实际上设置有1500个左右。此外，如图14(a)所示，在晶体管部分上形成有铝膜(准确地说，阻挡金属膜160及铝膜150的叠层膜)作为共用电极170。共用电极170连接在由N型多晶硅构成的为半导体层的源极区域113上。此外，源极区域113连接在由P型多晶硅构成的为半导体层的本体区域112上。此外，本体区域112连接在由N型多晶硅构成的为半导体层的漏极区域111上。而且，漏极区域111电连接在漏极电极。另外，齐纳二极管200的各N型半导体区域通过设置在齐纳二极管200上的层间绝缘膜220中的接触孔而电连接在共用电极170上。
此外，能够通过在形成栅极电极120的同时，形成非掺杂多晶硅，且对该多晶硅的规定区域注入杂质，来制作由多晶硅构成的齐纳二极管200。
(实用性)
本发明涉及纵型栅极半导体装置，特别是当将其应用于DC-DC转换器等电子器械等中时，能够获得在不增大源极区域的接触电阻的情况下，可谋求装置小型化的效果，实用价值极高。

Claims (32)

1、一种纵型栅极半导体装置，作为晶体管发挥作用的第一区域、和用于取得与上述晶体管的本体区域电接触的第二区域相互邻接布置，其特征在于：
上述第一区域，具有：漏极区域，形成在上述漏极区域上侧的上述本体区域，形成在上述本体区域上侧的第一源极区域，和形成在上述第一源极区域及上述本体区域且埋入有栅极电极的沟渠；
上述本体区域延伸于上述第二区域，并且在上述第二区域的上述本体区域上侧形成有与上述第一源极区域电连接的第二源极区域。
2、根据权利要求1所述的纵型栅极半导体装置，其特征在于：
上述第二源极区域的厚度比上述第一源极区域的厚度小。
3、根据权利要求1所述的纵型栅极半导体装置，其特征在于：
上述第二源极区域覆盖整个上述第二区域的上述本体区域。
4、根据权利要求1所述的纵型栅极半导体装置，其特征在于：
上述第二区域的上述本体区域中的上述第二源极区域附近的部分的杂质浓度比上述第二区域的上述本体区域的其他部分的杂质浓度高。
5、根据权利要求1所述的纵型栅极半导体装置，其特征在于：
上述沟渠还设置在上述第二源极区域及上述第二区域的上述本体区域中；
上述栅极电极以凹部留在上述沟渠上部的方式形成；
上述第二区域的上述本体区域露出于上述凹部的壁面，且在该露出部分中取得电接触。
6、根据权利要求1所述的纵型栅极半导体装置，其特征在于：
上述沟渠还设置在上述第二源极区域及上述第二区域的上述本体区域中；
上述栅极电极以凹部留在上述沟渠上部的方式形成；
上述第一源极区域及上述第二源极区域分别露出于上述凹部的壁面，且在该各露出部分及上述各源极区域的上表面取得电接触。
7、根据权利要求5所述的纵型栅极半导体装置，其特征在于：
上述第二区域的上述本体区域，在上部具有杂质浓度相对较高的高浓度区域；
上述高浓度区域露出于上述凹部的壁面，且在该露出部分中取得电接触。
8、根据权利要求5所述的纵型栅极半导体装置，其特征在于：
上述第二源极区域及上述第二区域的上述本体区域分别露出于上述凹部的壁面，且在该各露出部分中取得电接触。
9、根据权利要求5所述的纵型栅极半导体装置，其特征在于：
在上述凹部内，在与上述栅极电极之间夹着绝缘层形成有其他电极；
上述其他电极在上述凹部的壁面与上述第二源极区域及上述第二区域的上述本体区域接触。
10、一种纵型栅极半导体装置，将作为晶体管发挥作用的第一区域、和用于取得与上述晶体管的本体区域电接触的第二区域相互邻接布置，其特征在于：
上述第一区域，具有：漏极区域，形成在上述漏极区域上侧的上述本体区域，形成在上述本体区域上侧的第一源极区域，和形成在上述第一源极区域及上述本体区域且埋入有栅极电极的沟渠；
上述本体区域延伸于上述第二区域，且上述沟渠还设置在上述第二区域的上述本体区域中；
上述栅极电极以凹部留在上述沟渠上部的方式形成；
上述第二区域的上述本体区域露出于上述凹部的壁面，且在该露出部分中取得电接触。
11、根据权利要求10所述的纵型栅极半导体装置，其特征在于：
在上述第二区域的上述本体区域上侧形成有与上述第一源极区域电连接的第二源极区域；
在上述凹部内，在与上述栅极电极之间夹着绝缘层而形成有其他电极；
上述其他电极在上述凹部的壁面与上述第二源极区域及上述第二区域的上述本体区域接触。
12、根据权利要求11所述的纵型栅极半导体装置，其特征在于：
上述其他电极与上述第一源极区域及上述第二源极区域的各个上表面接触。
13、根据权利要求10所述的纵型栅极半导体装置，其特征在于：
在上述第二区域的上述本体区域上侧形成有与上述第一源极区域电连接，且厚度比上述第一源极区域薄的第二源极区域。
14、根据权利要求10所述的纵型栅极半导体装置，其特征在于：
上述第二区域的上述本体区域，在上部具有杂质浓度相对较高的高浓度区域；
上述高浓度区域露出于上述凹部的壁面，且在该露出部分取得电接触。
15、根据权利要求14所述的纵型栅极半导体装置，其特征在于：
在上述凹部，在与上述栅极电极之间夹着绝缘层而形成有其他电极；
上述其他电极在上述凹部的壁面与上述高浓度区域接触。
16、一种纵型栅极半导体装置的制造方法，该纵型栅极半导体装置将作为晶体管发挥作用的第一区域、和用于取得与上述晶体管的本体区域电接触的第二区域相互邻接布置，其特征在于：
包括：第一工序，在成为上述第一区域及上述第二区域的各半导体区域内形成漏极区域，且在上述半导体区域的上述漏极区域上侧形成本体区域，
第二工序，在上述第一区域的上述本体区域内形成沟渠，
第三工序，在上述半导体区域的上述第一区域的上述本体区域上侧形成第一源极区域，以及
第四工序，在上述半导体区域的上述第二区域的上述本体区域上侧形成第二源极区域；
上述第一源极区域与上述第二源极区域以彼此电连接的方式形成。
17、根据权利要求16所述的纵型栅极半导体装置的制造方法，其特征在于：
上述第四工序包含对上述半导体区域中的成为上述第一源极区域及上述第二源极区域的各个区域的部分同时导入杂质的工序。
18、根据权利要求16所述的纵型栅极半导体装置的制造方法，其特征在于：
上述第二源极区域是以覆盖整个上述第二区域的上述本体区域的方式形成的。
19、根据权利要求16所述的纵型栅极半导体装置的制造方法，其特征在于：
还包括在上述第二区域的上述本体区域上部形成杂质浓度相对较高的高浓度区域的工序。
20、根据权利要求16所述的纵型栅极半导体装置的制造方法，其特征在于：
上述第二工序包含还在上述第二区域的上述本体区域形成上述沟渠的工序；
在上述第二工序之后，包括以下工序：
以凹部留在上述沟渠的上部，且上述第二区域的上述本体区域露出于该凹部的壁面的方式在上述沟渠内形成栅极电极的工序，以及
在上述凹部形成与上述第二区域的上述本体区域电连接的其他电极的工序。
21、根据权利要求16所述的纵型栅极半导体装置的制造方法，其特征在于：
上述第二工序包含还在上述第二区域的上述本体区域形成上述沟渠的工序；
在上述第二工序及上述第四工序之后，包括以下工序：
以凹部留在上述沟渠的上部，且上述第二源极区域露出于该凹部的壁面的方式在上述沟渠内形成栅极电极的工序，以及
在上述凹部，形成与上述第二源极区域电连接的其他电极的工序。
22、根据权利要求16所述的纵型栅极半导体装置的制造方法，其特征在于：
上述第二工序包含还在上述第二区域的上述本体区域形成上述沟渠的工序；
在上述第二工序及上述第四工序之后，包括以下工序：
以凹部留在上述沟渠的上部，且上述第二区域的上述本体区域及上述第二源极区域露出于该凹部的壁面的方式在上述沟渠内形成栅极电极的工序，以及
在上述凹部内形成分别与上述第二区域的上述本体区域及上述第二源极区域电连接的其他电极的工序。
23、一种纵型栅极半导体装置的制造方法，该纵型栅极半导体装置将作为晶体管发挥作用的第一区域、和用于取得与上述晶体管的本体区域电接触的第二区域相互邻接布置，其特征在于：
包括：在成为上述第一区域及上述第二区域的各区域的半导体区域内形成漏极区域，并且在上述半导体区域的上述漏极区域上侧形成本体区域的工序；
在上述第一区域及上述第二区域的上述本体区域内形成沟渠的工序；
以凹部留在上述沟渠上部，且上述第二区域的上述本体区域露出于该凹部的壁面的方式，在上述沟渠内形成栅极电极的工序；以及
在上述凹部内形成与上述第二区域的上述本体区域电连接的其他电极的工序。
24、根据权利要求23所述的纵型栅极半导体装置的制造方法，其特征在于：
还包括在上述第二区域的上述本体区域上部形成杂质浓度相对较高的高浓度区域的工序。
25、根据权利要求24所述的纵型栅极半导体装置的制造方法，其特征在于：
上述高浓度区域露出于上述凹部的壁面。
26、根据权利要求1或10所述的纵型栅极半导体装置，其特征在于：
上述沟渠的宽度小于或等于0.25μm；
上述沟渠的纵横尺寸比大于或等于5。
27、根据权利要求26所述的纵型栅极半导体装置，其特征在于：
上述沟渠数大于或等于1500。
28、一种纵型栅极半导体装置，其特征在于：
包括：第一导电型的第一半导体层，成为漏极区域，
第二导电型的第二半导体层，形成在上述第一半导体层上，成为本体区域，
第一导电型的第三半导体层，形成在上述第二半导体层上，成为源极区域，
沟渠，形成在上述第二半导体层及上述第三半导体层，
栅极电极，被埋入上述沟渠内，以及
电极，形成在上述第三半导体层上；
在沿着上述栅极电极延伸的方向所设置的上述第三半导体层的一部分，形成有未到达上述第三半导体层表面，且露出于上述沟渠的壁面的第二导电型的第四半导体层；
上述第四半导体层与上述栅极电极电分离，且在上述沟渠的上部与上述电极电连接。
29、一种纵型栅极半导体装置，其特征在于：
包括：第一导电型的第一半导体层，成为漏极区域，
第二导电型的第二半导体层，形成在上述第一半导体层上，成为本体区域，
第一导电型的第三半导体层，形成在上述第二半导体层上，成为源极区域，
沟渠，形成在上述第二半导体层及上述第三半导体层，
栅极电极，被埋入上述沟渠内，
埋入绝缘膜，形成在上述沟渠内的上述栅极电极上，以及
电极，形成在上述第三半导体层上及上述埋入绝缘膜上；
在沿着上述栅极电极延伸的方向所设置的上述第三半导体层的一部分，形成有未到达上述第三半导体层表面，且露出于上述沟渠的壁面的第二导电型的第四半导体层；
上述第四半导体层在上述沟渠的上部与上述电极电连接。
30、根据权利要求28或29所述的纵型栅极半导体装置，其特征在于：
在上述第三半导体层，沿着上述沟渠延伸的方向周期性形成有上述第四半导体层。
31、根据权利要求28或29所述的纵型栅极半导体装置，其特征在于：
上述沟渠形成有多个；
上述各沟渠的宽度小于或等于0.25μm；
上述各沟渠间的间距小于或等于0.25μm。
32、根据权利要求31所述的纵型栅极半导体装置，其特征在于：
上述各沟渠的纵横尺寸比大于或等于5。
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