CN1557022A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种半导体装置及其制造方法。用旋转离子注入法将As及B注入槽(3)的侧面中，通过利用扩散系数的不同，将被槽(3)夹在中间的n－型外延Si层变成由沿横向排列的n型柱层(5)/p型柱层(4)/n型柱层(5)构成的、实际上具有与超结型结构相同的作用的半导体结构。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及包括功率MOSFET(金属氧化物半导体场效应晶体管)的半导体装置及其制造方法的改进。
背景技术
图21表示现有的具有代表性的功率MOSFET的剖面图。图中，81表示作为n+型漏层的杂质浓度高的n+型Si衬底，在该n+型Si衬底81上形成杂质浓度低的n-型外延Si层82。
在该n-型外延Si层82的表面上有选择地形成p型基层83，再在该p型基层83的表面上有选择地形成杂质浓度高的n+型源扩散层84。
在被该n+型源扩散层84和n-型外延Si层82夹在中间的p型基层83上，夹着栅绝缘膜85设置栅极86。
在这种功率MOSFET、即平面型功率MOSFET中，构成从n+型Si衬底81的背面经过n-型外延Si层82至MOS部件的电流路径，所以部件导通时的电阻(导通电阻)与n-型外延Si层82的厚度(外延厚度)有关。
另外，由于耗尽层延伸到n-型外延Si层82内，所以由外延厚度决定耐压维持。导通电阻及耐压的代表性的值分别为1.52Ω及746V。
这样，图21中所示的现有的功率MOSFET由于电流路径和维持耐压的区域是相同的，所以为了高耐压化，如果使外延层厚，则导通电阻增大，反之，如果使外延层薄，降低导通电阻，则耐压也下降，存在上述这样的相反的关系，难以满足两者。
特别是在确保200V以上的漏-源之间反向耐压的情况下，有必要使n-型外延Si层82高电阻化，所以n-型外延Si层82的电阻REpi增大，导通电阻的降低有极限。另外，电阻Rch、电阻RJFET分别是沟道电阻、结FET电阻。
可是最近，设计出了一种能满足这些条件的被称为超结型(SuperJunction)结构的新结构的功率MOSFET。图22中示出了新结构的功率MOSFET的剖面图。另外，与图21对应的部分标以与图21相同的标记，详细说明从略。
该功率MOSFET是平面型的，但在MOS的中央有比n-型外延Si层82杂质浓度更高的n型外延Si层87(871～876)、以及在其两侧有p型柱层88，该p型柱层88构成连接p型基层83的结构。即，成为将电流路径和维持耐压的地方分开的结构。
如果是这样的结构，则由于主电流通过n型外延Si层87，所以导通电阻的大小与n型外延Si层87的杂质浓度有关，另一方面，由于耐压维持使耗尽层沿横向延伸，所以由n型外延Si层87及p型柱层88各自的杂质浓度及幅度决定，低导通电阻化及高耐压化成为可能。关于低导通电阻化，例如如果是600V系列的情况，则能达到图21中的平面型元件的1/3以下。
可是，在现有的超结型结构的功率MOSFET中有以下的缺点。
即，为了形成图22所示的新结构，如图23A～图23D所示，有必要反复地执行由薄的n-型外延Si层82的生长、作为n型杂质的砷(As)离子的注入、p型杂质注入用的掩模90的形成、作为p型杂质的硼(B)离子注入构成的一系列工序。
具体地说，在600V系列的元件中，由于n型外延Si层87的厚度为50微米左右，n-型外延Si层82的厚度为8.3微米左右，所以有必要将上述一系列工序执行5次或6次。
在此情况下，需要5次或6次外延生长工序、10次或12次掩模形成工序、10次或12次离子注入工序。此后，进行退火，将进行了离子注入的n型或p型杂质激活，完成n型外延Si层87、p型柱层88。
由于这样制作现有的超结型结构的功率MOSFET，所以与平面型的功率MOSFET相比，工序数大幅度增加，其结果存在制造价格上升的缺点。具体地说，芯片价格与平面型的大面积芯片(低导通电阻型)等同。
另外，为了连接上下p型层(通过图23D中的B离子注入形成的层)，形成p型柱层88，有必要使离子注入的B在整个n-型外延Si层82的厚度中沿纵向(厚度方向)扩散。
这时，B也沿横向扩散。因此，存在由于B的横向扩散而妨碍元件的单元的横向尺寸(沟道长度方向的尺寸)的微细化。
具体地说，在600V系列的元件中，由于n型外延Si层89的厚度为5～8微米左右，所以如果考虑横向扩散，则元件的单元宽度为30微米左右。
在图24中示出了现有的超结型结构的功率MOSFET中用的终端结构。图中，91表示源极，92表示绝缘膜。
通过反复形成n型外延Si层87、p型柱层88，来形成终端结构。为了缓和n-型外延Si层82中的电场，有必要从源向漏逐渐地提高电位。
具体地说，在600V系列的元件中，在单元(unit cell)宽度为30微米的情况下，作为单元数需要10～20个，因此终端结构需要从300微米至600微米左右的长度。这样长的终端结构会妨碍装置总体的微细化。
如上所述，现有的超结型结构的功率MOSFET与平面型的功率MOSFET不同，低导通电阻化及高耐压化两者能兼得，但与平面型的功率MOSFET相比，存在工序数大幅度增加的问题。
发明内容
本发明就是考虑了上述的情况而完成的，其目的在于提供一种低导通电阻化及高耐压化能两者兼得，而且不会导致工序数大幅度增加这样制造的包括功率MOSFET的半导体装置及其制造方法。
在本申请公开的发明中具有代表性的方案可简单地说明如下。
即，为了达到上述目的，本发明的半导体装置包括：第一导电类型半导体衬底；将该第一导电类型半导体衬底作为第一导电类型漏层的纵型功率MOSFET；以及使该功率MOSFET与其他元件分离、在上述第一导电类型半导体衬底上形成的分离构件，上述功率MOSFET包含：有选择地在上述第一导电类型半导体衬底的主面上形成的由三个半导体层构成的半导体结构，其中上述三个半导体层由第二导电类型半导体层、以及夹着该第二导电类型半导体层的侧面形成的两个第一导电类型半导体层构成，且上述第二导电类型半导体层和上述第一导电类型半导体层的pn结面相对于上述第一导电类型半导体衬底的主面大致垂直；在上述第二导电类型半导体层的上部表面上形成的杂质浓度比上述第二导电类型半导体层高的第二导电类型基层；在该第二导电类型基层的表面上有选择地形成的第一导电类型源扩散层；在用该第一导电类型源扩散层和上述第一导电类型半导体层夹在中间的上述第二导电类型基层上形成的栅绝缘膜；以及在该栅绝缘膜上形成的栅极。上述另一元件是与上述功率MOSFET相同的功率MOSFET、与上述功率MOSFET不同的元件、或它们两者。
如果是这样的结构，则由上述三个半导体层构成的半导体结构实际上具有与超结型结构相同的作用，所以低导通电阻化及高耐压化两者能兼得。
另外，如果如上构成，则利用如下记载的本发明的半导体装置的制造方法，能不导致工序数大幅度增加地进行制造。
本发明的半导体装置的制造方法包括：在杂质浓度高的第一导电类型半导体衬底上，使杂质浓度低的第一导电类型外延半导体层生长的工序；在该第一导电类型外延半导体层上开通多条到达上述第一导电类型半导体衬底的槽的工序；用离子注入法，将第一导电类型杂质及扩散系数比它小的第二导电类型杂质注入上述槽的侧面中，利用扩散系数的不同将被上述槽夹在中间的区域的上述第一导电类型外延层变成，由第二导电类型半导体层和夹着该第二导电类型半导体层的侧面形成的两个第一导电类型半导体层构成、且上述第二导电类型半导体层和上述第一导电类型半导体层的pn结面相对于上述第一导电类型半导体衬底的主面大致垂直的半导体结构的工序；在上述槽的至少底面及侧面上形成第一绝缘膜的工序；在上述第二导电类型半导体层的上部表面上形成杂质浓度比上述第二导电类型半导体层高的第二导电类型基层的工序；在该第二导电类型基层的表面上有选择地形成第一导电类型源层的工序；以及在被该第一导电类型源扩散层和上述第一导电类型半导体层夹在中间的上述第二导电类型基层上形成栅绝缘膜及栅极的工序。
如果是这样的结构，则将第一导电类型及第二导电类型杂质只分别一次注入第一导电类型外延层中，形成使第一导电类型外延层的导电类型的分布具有与超结型结构相同的作用的半导体结构，所以能变成必要的分布。
其结果，不导致工序数大幅度增加，就能制造具有能起到与超结型结构相同的作用的半导体结构的功率MOSFET。
根据本说明书及附图，本发明的上述及其他目的和新的特征将显而易见。
附图说明
图1是表示本发明的第一实施例的功率MOSFET(DTMOS)的制造方法的剖面图。
图2A及图2B是表示继图1之后的同一制造方法的剖面图。
图3是表示继图2B之后的同一制造方法的剖面图。
图4是表示继图3之后的同一制造方法的剖面图。
图5是表示继图4之后的同一制造方法的剖面图。
图6是表示继图5之后的同一制造方法的剖面图。
图7是表示继图6之后的同一制造方法的剖面图。
图8是表示直至形成了n+型源扩散层为止的阶段的剖面斜视图。
图9A～图9C是说明本发明的DTMOS的npn柱结构的平面图形呈条状时的问题用的图。
图10A～图10C是说明图9A～图9C中的DTMOS的问题的解决方法用的图。
图11是表示本发明的DTMOS的栅布线结构的代表例的平面图。
图12是说明解决采用了图11所示的栅布线结构时的问题的方法用的平面图。
图13是表示图12中的DTMOS的栅布线结构的基底结构的平面图。
图14是沿图13中的箭头A-A’的剖面图。
图15是沿图13中的箭头B-B’的剖面图。
图16是表示本发明的DTMOS的终端结构的图。
图17是表示本发明的第二实施例的功率MOSFET的剖面斜视图。
图18是表示本发明的第三实施例的功率MOSFET的剖面斜视图。
图19是表示本发明的第四实施例的功率MOSFET的剖面斜视图。
图20是表示该实施例的变形例的剖面图。
图21是表示现有的功率MOSFET的剖面图。
图22是表示现有的另一功率MOSFET的剖面图。
图23A～图23D是说明图22中的功率MOSFET的制造方法用的剖面图。
图24是表示现有的终端结构的图。
图25是表示本发明的另一DTMOS的终端结构的图。
图26是表示距离D1(源极露出量)和耐压的关系曲线图。
具体实施方式
以下，参照附图说明本发明的实施例。
(第一实施例)
图1至图7是表示本发明的第一实施例的功率MOSFET的制造方法的剖面图。这里，说明有能确保200V以上的中高耐压程度的新的耐压结构的纵型功率MOSFET(DTMOS：Deep Trench MOSFET)。
首先，如图1所示，在作为n+型漏层的杂质浓度高的n+型Si衬底1上，使杂质浓度低(高电阻)的n-型外延Si层2生长。
n+型Si衬底1的杂质浓度例如为1×1019原子/cm3以上，电阻率例如为0.006Ω·cm以下。n-型外延Si层2的厚度例如为50微米。
其次如图2A所示，用光刻法及RIE(反应离子蚀刻)，在n-型外延Si层2上开通达到n+型Si衬底1的深槽3。
槽3的深度例如为51～55微米左右，槽3的宽度W例如为8微米，槽3的间隔L例如为15微米。为了获得600V系列的耐压，槽3的深度例如为50微米以上。另外，在图中，槽3虽然呈宽度相同的形状，但在采用RIE的情况下，实际的形状为前端细的形状。即，呈相对于衬底表面大致垂直的形状。
另外，实际上，为了进行过刻蚀，以便槽3可靠地达到n+型Si衬底1，如图2B所示，槽3的底的位置处于比n-型外延Si层2下面的n+型Si衬底1的表面还低的位置。
其次如图3所示，用旋转离子注入法，以5°至7°的注入角度向槽3的侧壁注入As及B。
此后，用1150℃进行24小时的退火，使As及B从被槽3夹在中间的呈台面结构的n-型外延Si层2的两侧同时扩散。
这时，1150℃时的As的扩散系数为9×10-3μm2/h，B的扩散系数为5.5×10-2μm2/h左右，由于B的扩散系数大一位，所以As扩散约2.5微米，B扩散约7.5微米。
其结果，如图4所示，通过上述退火，在被槽3夹着的呈台面结构的n-型外延Si层2的中央部上，从左侧扩散的B和从右侧扩散的B重叠，形成长方形的p型柱层4，在其左右外侧自行匹配地形成长方形的n型柱层5。
p型柱层4的横向尺寸为10微米左右，n型柱层5的横向尺寸为2.5微米左右。因此，单元宽度为15微米左右，大约为现有的一半。因此，容易谋求元件的微细化。
沿横向有意地扩散B及As，形成本实施例的npn柱结构，所以与现有的超结型结构不同，B的横向扩散不妨碍元件的微细化。
由这些沿横向排列的n型柱层5/p型柱层4/n型柱层5构成的半导体结构、即本发明的新的耐压结构(npn柱结构)实际上具有与现有的超结型结构相同的作用。因此，低导通电阻化(图21中的平面型元件的1/3以下)及高耐压化两者能兼得。
另外，通过只向柱侧面注入As、B离子就能实现。在p型柱层4中的B的总量为NB，将p型柱层4的两侧夹在中间的两个n型柱层5中的As的总量为NAs的情况下，能有100×|NB-NAs|/NB≤5。
通过只进行As、B离子向槽侧面的注入，能实现这样的高精度的杂质量的控制。因此，能充分地抑制p型柱层4及n型柱层5中的杂质浓度的离散，其结果，能有效地抑制元件特性的离散的增加。
图中，n型柱层5/p型柱层4的pn结面相对于n+型Si衬底1的表面垂直，但实际上由于通过RIE加工形成槽3，所以只是对应于槽3的侧壁的倾斜的部分偏离垂直状态。即，n型柱层5/p型柱层4的pn结面相对于衬底表面几乎呈垂直状态。
其次如图5所示，在全部表面上形成绝缘膜6，以便将槽3埋入。例如通过热氧化，在槽3的侧面上形成SiO2膜，此后用CVD(化学汽相淀积)法，在全部表面上淀积SiO2膜或SiN膜，形成绝缘膜6。其结果，形成用绝缘膜6包围了npn柱结构的结构。
其次，如图6所示，用CMP(化学机械抛光)法使表面平坦化，同时通过将槽3外部的不需要的绝缘膜6除去，进行元件分离(深槽分离)。也可以用刻蚀法代替CMP。另外，如图2B所示，在进行了过刻蚀的情况下，绝缘膜6的底处于比npn柱结构下面的n+型Si衬底1的表面还低的位置。
此后的工序与众所周知的平面型的功率MOSFET的工序相同。具体地说，如图7所示，接下来的是在p型柱层4的表面上形成p+型基层7的工序、在p+型基层7的表面上有选择地形成n+型源扩散层8的工序、在被n+型源扩散层8和n型柱层5夹在中间的p+型基层7上形成栅绝缘膜9及栅极10的工序、形成源极11及漏极12的工序。图7中示出了3个单元。另外，图中，形成了栅极10后，覆盖栅极10的、在其上面开通源极11等用的接触孔的层间绝缘膜，也用与栅绝缘膜相同的附图标记9表示。
图8中示出了形成了直至n+型源扩散层8的台阶的剖面斜视图。从上面看到的(npn柱结构)的图形如图所示呈条形。栅极10是例如多晶硅栅、多边栅或金属栅。
在图21中的现有的平面型功率MOSFET的制造方法中只增加5个工序，就能形成本实施例的功率MOSFET。具体地说，这5个工序是：深的槽3的形成工序、注入As及B离子的工序、通过退火将进行了离子注入的As及B激活的工序、形成作为元件分离绝缘膜的绝缘膜6的工序、以及用CMP法将不需要的绝缘膜6除去的工序。
与此不同，为了制造图21所示的超结型结构的平面型功率MOSFET，在图21中的现有的平面型功率MOSFET的制造工序中需要增加：5次或6次外延生长工序、10次或12次掩模形成工序、10次或12次离子注入工序。
即，如果采用本实施例，则能用工序数比以往大幅度减少了的制造方法，获得基本上与图22的结构相同的平面型功率MOSFET。
以下，说明本实施例的DTMOS的改良技术及终端结构。首先说明离子注入量的均匀化技术。
图9A是表示用旋转离子注入法形成的npn柱结构的平面图形呈条状时的最外周单元角部(包括多个DTMOS的元件区域的角部)的平面图形的平面图。另外，图9B是表示沿图9A中的箭头A-A’的剖面图，图9C是表示沿图9A中的箭头B-B’的剖面图的平面图。
从图9A至图9C可知，呈条状npn柱结构的角部的n型柱层5的宽度t1比呈条状npn柱结构的纵向直线部的宽度t2窄。
该宽度t1、t2不同，意味着角部中离子注入的杂质的总量和纵向直线部中离子注入的杂质的总量不同。这样的杂质的总量的不同成为导致漏-源之间反向耐压下降的原因。
如果采用如下的方法，则能解决这样的不良现象。即，如图10A至图10C所示，使最外周单元角部的npn柱结构及与其接触的部分的绝缘膜6的平面图形的角部的形状呈圆形，使t1＝t2即可。
因此，能消除杂质总量的失衡，能确保稳定的漏-源之间的反向耐压。由于由槽3的形状决定npn柱结构的形状，所以为了使角部的形状呈圆形，改变槽3的形状即可。
这里，虽然使角部的形状呈半圆形，但也可以呈多边形。即，如果作成在角部不存在90度的边的形状，就能改善杂质的总量的失衡，能抑制漏-源之间反向耐压下降。
图11中示出了集成形成的多个DTMOS的栅极的栅布线结构的代表例。图中，13表示由多个DTMOS构成的MOSFET单元部(包括多个DTMOS的元件区域)，14表示芯片(包括多个DTMOS的元件区域的周边部)的栅布线(第一栅布线)，15表示栅焊接区。
在这样构成的栅布线结构的情况下，进行开关工作的通/断时的栅极的充电/放电，在MOSFET单元部13的中央部(芯片中央部)引起延迟。这样的延迟会妨碍开关工作的高速化。
如下处理，能解决这样的不良现象。即，如图12所示，追加从芯片外周的栅布线14延伸到MOSFET单元部13的中央部的栅布线(第二栅布线)16即可。因此，能降低栅电阻，能消除MOSFET单元部13的中央部(芯片中央部)的延迟，能容易地进行开关工作的高速化。
另外，在栅布线14的同一个工序中能形成栅布线16，所以不需要增加工序。因此，即使采用图12中的栅布线结构，仍能保持DTMOS的制造成本低的优点。
图13表示栅布线结构的基底结构。另外，图14及图15分别表示沿图13中的箭头A-A’的剖面图及箭头B-B’的剖面图。栅布线16下面的元件区域(栅布线区域)和进行MOSFET工作的形成了多个DTMOS的元件区域(MOSFET区域)利用绝缘膜6互相物理性地分离。在栅布线区域中与MOSFET区域同样地形成npn柱结构。
MOSFET区域的p+型基层7和栅布线区域的p+型基层7利用源极11互相导电性地连接。可是，在栅布线区域的p+型基层7由于不形成n+型源极扩散层8，所以在栅布线区域中不引起MOSFET工作。
图16表示本发明的DTMOS的终端结构。能与DTMOS同时形成该终端结构。具体地说，在用图2说明的槽3的开通工序中，在n-型外延Si层2中同时在终端区域中开通10～30微米左右的槽，在图5所示的绝缘膜6的形成工序中，用绝缘膜6同时将终端区域的槽埋入，在图6所示的CMP工序中，使上述终端区域的表面平坦化，同时将终端区域的槽上的不需要的绝缘膜6除去就能形成。
在600V系列的情况下，图24中的终端结构的的长度有必要为200～600微米，与此不同，本发明的终端结构的长度为100～20微米左右、即1/4左右就可以了。其理由是因为以往用n型外延Si层89来缓和电场，与此不同，在本实施例中用在终端区域中形成的绝缘膜6来缓和电场。
这样如果采用本实施例，则几乎没有无用的终端区域，从Si晶片取得的晶片数量增加，其结果能谋求制造成本的降低。
图25中示出了本发明的另一终端结构。
在将FET工作区域的最外周的DTMOS和终端部区域分离的绝缘膜6’的外侧(终端部区域侧)，必然形成与FET工作区域同样的n型柱层4和p型柱层5。在与形成绝缘膜6的同一工序中形成绝缘膜6’。
这里，在施加漏-源间反向电压时，在n型柱层4的表面(衬底表面)上出现与衬底背面的漏电位相同的电位。因此，源极11被配置在能耐所施加的电压的层间绝缘膜9上。源极11与FET工作区域的各DTMOS的源扩散层8接触。
另外，为了获得例如600V的漏-源间反向耐压，将源极11的终端部区域侧的端部和高电压的n型柱层5的终端部区域侧的端部(p型柱层4和n型柱层5的界面)之间的距离(源极露出量)D1设定为10微米。将距离D1设定为10微米的理由，如图26所示，可知是因为D1≥2微米以上能获得必要的耐压。
因此，能使加在源极11的端上的电场充分地缓和，其结果能确保稳定的漏-源间反向耐压。另外，虽然距离D1可以为10微米以上，但如果考虑微细化，则最好不超过必要以上的长度。具体地说，最好在15微米以下。
然后，在终端部区域上形成以下说明的栅布线结构。该栅布线结构由栅极10和栅布线14(最好是前面说明过的栅布线16)构成，而且设定栅极10和栅布线14之间的距离D2为约5微米。
通过采用这样的栅布线结构，例如，为了确保600V的漏-源间反向耐压，必需的终端部区域的尺寸Lend为约155微米左右即可。该值为现有的平面型绝缘栅场效应晶体管的终端部区域的尺寸的约1/4左右。即，通过在终端部区域设置简单的栅布线结构，能大幅度地缩小终端部区域的尺寸Lend。
以上，说明的DTMOS的改良技术(注入量的均匀化技术、延迟防止技术)及终端结构能适当地组合，而且在以下说明的第二至第四实施例中也同样能适用。
(第二实施例)
图17是表示本发明的第二实施例的功率MOSFET的剖面斜视图。另外，与图1至图16对应的部分标以同一标记，详细的说明从略(第三实施例及其以后也一样)。
本实施例与第一实施例的不同点在于从上面看到的npn柱结构的图形(平面图形)呈所谓的偏置网孔状。如果采用这样的结构，则能根据元件尺寸提高沟道密度。另外，也可以使从上面看到的npn柱结构的图形(平面图形)呈所谓的网孔状(在图17中上下两个npn柱结构呈沿横向不偏移的形状)。
(第三实施例)
图18是表示本发明的第三实施例的功率MOSFET的剖面斜视图。
本实施例与第一实施例的不同点在于在n型柱层5的表面上形成杂质浓度高的n+型扩散层17。
在没有n+型扩散层17的情况下，将电压加在源和漏之间时，耗尽层在n型柱层5的表面上扩展。因此，如果Na离子等的电荷附着在n型柱层5的表面上，则局部地妨碍耗尽，电场集中在妨碍该耗尽的部分上，有引起击穿的可能性。
与此不同，如本实施例所示，如果在n型柱层5的表面上形成n+型扩散层17，则能防止耗尽层在n型柱层5的表面上扩展，能避免上述的不良现象。另外，由于通过离子注入及退火形成n+型源扩散层8时能同时形成n+型扩散层17，所以不增加工序。另外，由于通过同样的离子注入及退火来形成，所以n+型扩散层17的杂质浓度和n+型源扩散层8的杂质浓度几乎相同。
(第四实施例)
图19是表示本发明的第四实施例的功率MOSFET的剖面图。
本实施例与第一实施例的不同点在于不用绝缘膜6将全部深的槽3埋入，而是兼用多晶硅层18进行埋入。
更详细地说，用淀积法或热氧化法，在宽度为8微米左右的槽3的底面及侧面上形成厚度为1～2微米左右的SiO2膜等绝缘膜6(第一绝缘膜)，其次在全部表面上淀积多晶硅层18，通过CMP或刻蚀，将槽3外部的不需要的多晶硅层18除去，同时将槽3开口面下面的多晶硅层18除去，其次用绝缘膜(盖顶绝缘膜)6c(第三绝缘膜)将槽3的开口面下面的多晶硅层18埋入，使多晶硅层18的上面有间隙。绝缘膜6、6c将在n+型Si衬底1上形成的多晶硅层18的底面、侧面及上面覆盖起来。
为了在槽3内优先形成多晶硅层18，在n-型外延Si层2的表面上形成图中未示出的硅氧化膜(第二绝缘膜)，然后开通槽3，用硅氧化膜(第一绝缘膜)覆盖槽3的底面及侧面，然后用CVD法使多晶硅层18生长即可。
多晶硅层18不是电流路径，所以没有必要完全埋入。因此，用绝缘膜6也能迅速地形成多晶硅层18。例如，能用1微米/min左右的速度形成。
Si从槽3的两侧开始生长，所以在上述成膜速度的情况下，能在2.5分钟的成膜时间内将槽宽度为5微米的槽3埋入。这样，如果采用本实施例，则能在短时间内将深的槽3埋入，能谋求缩短工序时间。
另外，多晶硅层18的热膨胀系数与n型柱层5及p型柱层4相等。因此，与用绝缘膜将槽3的内部全部埋入的情况相比，元件分离后即使经过热工序，也没有大的热应力加在槽3下面的Si部分上。因此，能防止在上述Si部分上发生结晶缺陷、漏电流增大等不良现象。
另外，由于能使多晶硅层18上面的绝缘膜6c及多晶硅层18的底面的绝缘膜6分担电压，所以与用绝缘膜6及多晶硅层18将槽3埋入的情况相比，能提高耐压程度。
另外，绝缘膜6c未必是必要的。在图20中，示出了没有绝缘膜6c的元件结构。在此情况下，不需要将槽3的开口面下面的多晶硅层18除去。
在该元件结构中，在n型柱层5中的n型杂质浓度峰值为12×1015原子/cm3、p型柱层4中的p型杂质浓度峰值为4×1015原子/cm3的情况下，与图21中的现有的平面型耐压相同(Vdss＝720V)，对导通电阻进行比较时，确认了能降低到24％左右(Ron＝0.36Ω)。
杂质的浓度不限定于上述值，例如如果n型柱层5中的n型杂质的浓度为3～18×1015原子/cm3左右、p型柱层4中的p型杂质浓度为0.2～8×1015原子/cm3左右，则确认了能获得同样的效果。另外，n-型外延Si层2中的n型杂质的浓度为5×1013～3×1014原子/cm3左右即可。
另外，本发明不限定于上述各实施例，例如沟道型也可以不是n型，而是p型。另外也可以在同一芯片内形成功率MOS晶体管及其控制电路或保护电路等其他电路。
另外，在上述实施例中包括各种阶段的发明，通过公开的多个结构要件的适当的组合，能抽出各种发明。例如，即使在从实施例所示的全部构成要件中削除几个构成要件，也能解决本发明要解决的问题的情况下，削除了该构成要件的结构能作为发明抽出。另外，在不脱离本发明的总构思的范围内，能作出种种变形。
工业上利用的可能性
如果采用本发明，则低导通电阻及高耐压化能两者兼得，而且能获得不会导致工序数大幅度增加这样制造的包括功率MOSFET的半导体装置及其制造方法。

Claims (22)

1.一种半导体装置，其特征在于包括：
第一导电类型半导体衬底；
将该第一导电类型半导体衬底作为第一导电类型漏层的纵型的功率MOSFET；以及
使该功率MOSFET与其他元件分离、在上述第一导电类型半导体衬底上形成的分离构件，
上述功率MOSFET包含：
有选择地在上述第一导电类型半导体衬底的主面上形成的由三个半导体层构成的半导体结构，其中上述三个半导体层由第二导电类型半导体层、以及夹着该第二导电类型半导体层的侧面形成的两个第一导电类型半导体层构成，且上述第二导电类型半导体层和上述第一导电类型半导体层的pn结面相对于上述第一导电类型半导体衬底的主面大致垂直；
在上述第二导电类型半导体层的上部表面上形成的杂质浓度比上述第二导电类型半导体层高的第二导电类型基层；
在该第二导电类型基层的表面上有选择地形成的第一导电类型源扩散层；
在由该第一导电类型源扩散层和上述第一导电类型半导体层夹在中间的上述第二导电类型基层上形成的栅绝缘膜；以及
在该栅绝缘膜上形成的栅极。
2.根据权利要求1所述的半导体装置，其特征在于：上述第一导电类型半导体层中的第一导电类型杂质的浓度为3～18×1015原子/cm3，上述第二导电类型半导体层中的第二导电类型杂质的浓度为0.2～8×1015原子/cm3。
3.根据权利要求1所述的半导体装置，其特征在于：上述第一导电类型半导体层中的第一导电类型杂质是砷，上述第二导电类型半导体层中的第二导电类型杂质是硼。
4.根据权利要求1所述的半导体装置，其特征在于：在上述第二导电类型半导体层中的第二导电类型杂质的总量为A，夹着上述第二导电类型半导体层的两侧的上述两个第一导电类型半导体层中的第一导电类型杂质的总量为B的情况下，满足不等式100×|A-B|/B≤5。
5.根据权利要求1所述的半导体装置，其特征在于：在上述第一导电类型半导体层的上部表面上形成杂质浓度比上述第一导电类型半导体层高的第一导电类型扩散层。
6.根据权利要求5所述的半导体装置，其特征在于：上述第一导电类型扩散层中的第一导电类型杂质的浓度和第一导电类型源扩散层中的第一导电类型杂质的浓度大致相同。
7.根据权利要求1所述的半导体装置，其特征在于：上述分离构件由在上述第一导电类型半导体衬底上形成的半导体层，以及覆盖该半导体层的底面、侧面及上面的绝缘膜构成。
8.根据权利要求1所述的半导体装置，其特征在于：上述分离构件由在上述第一导电类型半导体衬底上形成的半导体层，以及覆盖该半导体层的底面及侧面的绝缘膜构成。
9.根据权利要求1至8中的任意一项所述的半导体装置，其特征在于：
上述第一导电类型半导体衬底作为公用的第一导电类型漏层，形成有多个上述功率MOSFET，且
还具有上述第一导电类型半导体衬底的终端部上的第一导电类型或第二导电类型半导体层，夹着在上述第一导电类型半导体衬底上形成的绝缘膜，连接在与上述终端部最近的上述功率MOSFET上的终端结构。
10.根据权利要求1至8中的任意一项所述的半导体装置，其特征在于：上述第一导电类型半导体衬底作为公用的第一导电类型漏层，形成有多个上述功率MOSFET，且
包含这些多个功率MOSFET的元件区域的角部形成为呈圆状或多边形状。
11.根据权利要求10所述的半导体装置，其特征在于：与上述元件区域接触的上述分离构件的角部也形成为呈圆状或多边形状。
12.根据权利要求1至8中的任意一项所述的半导体装置，其特征在于：上述第一导电类型半导体衬底作为公用的第一导电类型漏层，形成有多个上述功率MOSFET，且
在包含这些多个功率MOSFET的元件区域的周边部上设有针对上述多个功率MOSFET的栅极的第一栅布线，
从上述元件区域的周边部向上述元件区域的内部延伸的针对上述多个功率MOSFET的栅极的第二栅布线连接在上述第一栅布线上。
13.根据权利要求12所述的半导体装置，其特征在于：在上述第二栅布线下面的上述元件区域内，不存在上述功率MOSFET。
14.根据权利要求13所述的半导体装置，其特征在于：在上述第二栅布线下面的上述元件区域内，形成利用上述分离构件物理性地与上述功率MOSFET分离的上述半导体结构。
15.根据权利要求1至8中的任意一项所述的半导体装置，其特征在于：
上述第一导电类型半导体衬底作为公用的第一导电类型漏层，形成有多个上述功率MOSFET，
包含这些多个功率MOSFET的元件区域的终端部区域利用上述分离构件与上述元件区域分离，
在上述分离构件的上述终端部区域一侧的侧面上还依次形成上述第一导电类型半导体层、上述第二导电类型半导体层，
形成与上述多个功率MOSFET的第一导电类型源扩散层分别接触的源极，
该源极的上述终端部区域侧的端部和在上述分离构件的上述终端部区域侧的侧面上进一步形成的上述第一导电类型半导体层的上述终端部区域侧的端部之间的距离为10微米以上。
16.根据权利要求15所述的半导体装置，其特征在于：在上述终端部区域上形成栅布线结构。
17.一种半导体装置的制造方法，其特征在于包括：
在杂质浓度高的第一导电类型半导体衬底上，生长杂质浓度低的第一导电类型外延半导体层的工序；
在该第一导电类型外延半导体层上开通多条到达上述第一导电类型半导体衬底的槽的工序；
用离子注入法，将第一导电类型杂质及扩散系数比它小的第二导电类型杂质注入到上述槽的侧面中，利用扩散系数的不同将被上述槽夹在中间的区域上的上述第一导电类型外延层变成，由第二导电类型半导体层和夹着该第二导电类型半导体层的侧面形成的两个第一导电类型半导体层构成、且上述第二导电类型半导体层和上述第一导电类型半导体层的pn结面相对于上述第一导电类型半导体衬底的主面大致垂直的半导体结构的工序；
在上述槽的至少底面及侧面上形成第一绝缘膜的工序；
在上述第二导电类型半导体层的上部表面上形成杂质浓度比上述第二导电类型半导体层高的第二导电类型基层的工序；
在该第二导电类型基层的表面上有选择地形成第一导电类型源扩散层的工序；以及
在被该第一导电类型源扩散层和上述第一导电类型半导体层夹在中间的上述第二导电类型基层上形成栅绝缘膜及栅极的工序。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于：作为上述第一导电类型杂质使用砷，作为上述第二导电类型杂质使用硼。
19.根据权利要求17所述的半导体装置的制造方法，其特征在于：上述第一导电类型外延半导体层中的第一导电类型杂质的浓度为5×1013～3×1014原子/cm3，上述第一导电类型半导体层中的第一导电类型杂质的浓度为3～8×1015原子/cm3，上述第二导电类型半导体层中的第二导电类型杂质的浓度为0.2～8×1015原子/cm3。
20.根据权利要求17所述的半导体装置的制造方法，其特征在于：夹着上述第一绝缘膜利用半导体层埋入上述槽的内部。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于：在上述第一导电类型外延半导体层的表面上形成了其材料与上述第一绝缘膜不同的第二绝缘膜后，对上述第二绝缘膜及上述第一导电类型外延半导体层进行刻蚀，开通上述槽，此后形成上述第一绝缘膜，由此在上述槽的内部使上述半导体膜优先生长。
22.根据权利要求17所述的半导体装置的制造方法，其特征在于：夹着上述第一绝缘膜利用半导体层埋入上述槽的内部直至上述槽的中途深度，然后用第三绝缘膜埋入上述槽的未填充部分。
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