JP3150443B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、主として電力用に使用
されるＭＯＳ型トランジスタ等の半導体装置に関し、特
に、より少ない工程で製造可能で、より安定した耐圧を
備えた半導体装置に関する。
されるＭＯＳ型トランジスタ等の半導体装置に関し、特
に、より少ない工程で製造可能で、より安定した耐圧を
備えた半導体装置に関する。
【０００２】
【従来の技術】図５に、従来の半導体装置として、一般
的な電力用ＭＯＳＦＥＴの構造図を示す。図５（１）は
ゲートＡｌ配線周辺の平面図であり、図５（２）はＡ−
Ａ’で切断した時の（ソース領域を含む）断面図、図５
（３）はＢ−Ｂ’で切断した時の（ゲート領域を含む）
断面図である。尚、通常、半導体表面に配列されるゲー
トＡｌ配線周辺部は同じ構造を持つため、任意の部分で
代表させている。
的な電力用ＭＯＳＦＥＴの構造図を示す。図５（１）は
ゲートＡｌ配線周辺の平面図であり、図５（２）はＡ−
Ａ’で切断した時の（ソース領域を含む）断面図、図５
（３）はＢ−Ｂ’で切断した時の（ゲート領域を含む）
断面図である。尚、通常、半導体表面に配列されるゲー
トＡｌ配線周辺部は同じ構造を持つため、任意の部分で
代表させている。
【０００３】高濃度シリコン基板１及び低濃度シリコン
基板２をドレインとしたＭＯＳＦＥＴにおいて、その表
面に先ず、ゲートＡｌ配線３の直下に位置するゲート配
線下部Ｐ型領域４（以下、Ｐ型領域と呼ぶ）を専用工程
にて形成する。このゲートＡｌ配線直下のシリコン基板
２の表面上に設けられるＰ型領域４は、半導体表面にお
いて連続しており、ゲート配線の配線方向に沿って形成
されている（図５（１）及び（２）参照）。また、この
Ｐ型領域４は、ソースＡｌ配線１１と半導体装置の外周
部で接続されており、ソース電位と等しくなっている。
基板２をドレインとしたＭＯＳＦＥＴにおいて、その表
面に先ず、ゲートＡｌ配線３の直下に位置するゲート配
線下部Ｐ型領域４（以下、Ｐ型領域と呼ぶ）を専用工程
にて形成する。このゲートＡｌ配線直下のシリコン基板
２の表面上に設けられるＰ型領域４は、半導体表面にお
いて連続しており、ゲート配線の配線方向に沿って形成
されている（図５（１）及び（２）参照）。また、この
Ｐ型領域４は、ソースＡｌ配線１１と半導体装置の外周
部で接続されており、ソース電位と等しくなっている。
【０００４】次に、絶縁酸化膜として絶縁ゲート酸化膜
５を形成した後、シリコンゲート６を形成し、所望のパ
ターニングを行なった後、ユニットセル部分のシリコン
ゲートがエッチングにより穿孔される。
５を形成した後、シリコンゲート６を形成し、所望のパ
ターニングを行なった後、ユニットセル部分のシリコン
ゲートがエッチングにより穿孔される。
【０００５】更に、上記開口部のシリコンゲート６をマ
スクとしたセルフアライン方式により、Ｐ型ベース領域
７及びソース領域８が構成される。
スクとしたセルフアライン方式により、Ｐ型ベース領域
７及びソース領域８が構成される。
【０００６】最後に、絶縁層間膜９上に開口された孔、
即ちコンタクトホール１０及び１２によって、Ａｌ配線
と各要素が接続される。コンタクトホール１０は、ソー
スＡｌ配線１１と各ユニットセルのソース領域８及びＰ
型ベース領域７を接続し、またコンタクトホール１２
は、ゲートＡｌ配線３とシリコンゲート６を接続する。
このような従来の半導体装置のゲート配線下部構造で
は、Ｐ型領域４の表面上部に絶縁ゲート酸化膜５が形成
された後に、各種の熱工程を経るため、絶縁ゲート酸化
膜５中にＰ型領域４の不純物が取り込まれることとな
り、絶縁ゲート酸化膜５の絶縁耐量を低下させる問題を
内在させている。通常この問題は、絶縁ゲート酸化膜５
の膜厚を他に比べて充分厚く形成することで回避してい
るが、選択的に膜厚を増加させる専用の工程を必要とし
ている。
即ちコンタクトホール１０及び１２によって、Ａｌ配線
と各要素が接続される。コンタクトホール１０は、ソー
スＡｌ配線１１と各ユニットセルのソース領域８及びＰ
型ベース領域７を接続し、またコンタクトホール１２
は、ゲートＡｌ配線３とシリコンゲート６を接続する。
このような従来の半導体装置のゲート配線下部構造で
は、Ｐ型領域４の表面上部に絶縁ゲート酸化膜５が形成
された後に、各種の熱工程を経るため、絶縁ゲート酸化
膜５中にＰ型領域４の不純物が取り込まれることとな
り、絶縁ゲート酸化膜５の絶縁耐量を低下させる問題を
内在させている。通常この問題は、絶縁ゲート酸化膜５
の膜厚を他に比べて充分厚く形成することで回避してい
るが、選択的に膜厚を増加させる専用の工程を必要とし
ている。
【０００７】一方、このＰ型領域４が無ければ、図５
（２）に示すように、Ｐ型領域４の下部が、Ｐ型領域４
の両側で形成される空乏層１３の連結部分となっている
ために、空乏層１３の急激な曲率変化を招き、電界集中
による局部的なブレークダウンを誘発して耐圧を低下さ
せることになる。
（２）に示すように、Ｐ型領域４の下部が、Ｐ型領域４
の両側で形成される空乏層１３の連結部分となっている
ために、空乏層１３の急激な曲率変化を招き、電界集中
による局部的なブレークダウンを誘発して耐圧を低下さ
せることになる。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
半導体装置では、絶縁ゲート酸化膜の絶縁耐圧が低下す
るという問題を内在しており、絶縁ゲート酸化膜の膜厚
を他に比べて充分厚く形成することで回避できるが、そ
のために選択的に膜厚を増加させる専用工程が必要とな
るという問題があった。
半導体装置では、絶縁ゲート酸化膜の絶縁耐圧が低下す
るという問題を内在しており、絶縁ゲート酸化膜の膜厚
を他に比べて充分厚く形成することで回避できるが、そ
のために選択的に膜厚を増加させる専用工程が必要とな
るという問題があった。
【０００９】また、ゲートＡｌ配線直下のＰ型領域が無
い場合には、空乏層の急激な曲率変化を招き、耐圧を低
下させるという問題が生じる。
い場合には、空乏層の急激な曲率変化を招き、耐圧を低
下させるという問題が生じる。
【００１０】本発明は、上記問題点を解決するもので、
その目的は、ゲートＡｌ配線直下のＰ型領域を分割形成
し、しかもユニットセル部分のＰ型領域との同一工程に
よって形成することにより、絶縁膜を高品質化させ、よ
り安定した耐圧特性を備えた半導体装置を提供すること
である。
その目的は、ゲートＡｌ配線直下のＰ型領域を分割形成
し、しかもユニットセル部分のＰ型領域との同一工程に
よって形成することにより、絶縁膜を高品質化させ、よ
り安定した耐圧特性を備えた半導体装置を提供すること
である。
【００１１】
【課題を解決するため手段】上記課題を解決するため
に、本発明の第１の特徴は、主表面を有する第１導電型
半導体基板と、前記半導体基板の主表面に埋め込み形成
された、複数の第２導電型第一半導体領域と、個々の前
記第２導電型第一半導体領域内に埋め込み形成された、
複数の第１導電型高濃度拡散第二半導体領域と、前記第
２導電型第一半導体領域と前記半導体基板との上に形成
された第一絶縁膜と、前記第１導電型高濃度拡散第二半
導体領域と、前記第２導電型第一半導体領域が形成され
ていない前記第１導電型半導体基板表面との上に、前記
第一絶縁膜を挟んで形成されたゲート電極材と、前記ゲ
ート電極材を覆う第二絶縁膜と、前記第１導電型高濃度
拡散第二半導体領域及び前記第２導電型第一半導体領域
に接続されるソース金属配線と、前記半導体基板表面に
埋め込み形成された複数の第２導電型第三半導体領域で
あって、前記第２導電型第三半導体領域の深さが前記第
２導電型第一半導体領域の深さと実質的に等しく、前記
第二絶縁膜が前記第２導電型第三半導体領域の一部と各
々隣接する前記第２導電型第三半導体領域間の主表面の
一部を覆い、前記ソース金属配線と電気的に接続される
第２導電型第三半導体領域と、前記第２導電型第三半導
体領域上を覆い、前記第二絶縁膜上に形成されるゲート
金属配線であって、隣接する前記第２導電型第三半導体
領域間の前記半導体基板の主表面上の前記第二絶縁膜に
設けられた開口部を介して前記ゲート電極材と接続され
るゲート金属配線とを有し、前記第２導電型第三半導体
領域の拡散深さが、前記第２導電型第一半導体領域の拡
散深さと実質的に等しく、前記第１導電型高濃度拡散第
二半導体領域が前記第２導電型第三半導体領域内に形成
されていないことである。
に、本発明の第１の特徴は、主表面を有する第１導電型
半導体基板と、前記半導体基板の主表面に埋め込み形成
された、複数の第２導電型第一半導体領域と、個々の前
記第２導電型第一半導体領域内に埋め込み形成された、
複数の第１導電型高濃度拡散第二半導体領域と、前記第
２導電型第一半導体領域と前記半導体基板との上に形成
された第一絶縁膜と、前記第１導電型高濃度拡散第二半
導体領域と、前記第２導電型第一半導体領域が形成され
ていない前記第１導電型半導体基板表面との上に、前記
第一絶縁膜を挟んで形成されたゲート電極材と、前記ゲ
ート電極材を覆う第二絶縁膜と、前記第１導電型高濃度
拡散第二半導体領域及び前記第２導電型第一半導体領域
に接続されるソース金属配線と、前記半導体基板表面に
埋め込み形成された複数の第２導電型第三半導体領域で
あって、前記第２導電型第三半導体領域の深さが前記第
２導電型第一半導体領域の深さと実質的に等しく、前記
第二絶縁膜が前記第２導電型第三半導体領域の一部と各
々隣接する前記第２導電型第三半導体領域間の主表面の
一部を覆い、前記ソース金属配線と電気的に接続される
第２導電型第三半導体領域と、前記第２導電型第三半導
体領域上を覆い、前記第二絶縁膜上に形成されるゲート
金属配線であって、隣接する前記第２導電型第三半導体
領域間の前記半導体基板の主表面上の前記第二絶縁膜に
設けられた開口部を介して前記ゲート電極材と接続され
るゲート金属配線とを有し、前記第２導電型第三半導体
領域の拡散深さが、前記第２導電型第一半導体領域の拡
散深さと実質的に等しく、前記第１導電型高濃度拡散第
二半導体領域が前記第２導電型第三半導体領域内に形成
されていないことである。
【００１２】本発明の第２の特徴は、上記第１の特徴を
有する半導体装置において、前記ゲート金属配線が、前
記半導体基板上の個々の第２導電型第三半導体領域の間
の前記第二絶縁膜に設けられた開口を介して電気的に前
記ゲート電極材に接続されていることである。
有する半導体装置において、前記ゲート金属配線が、前
記半導体基板上の個々の第２導電型第三半導体領域の間
の前記第二絶縁膜に設けられた開口を介して電気的に前
記ゲート電極材に接続されていることである。
【００１３】本発明の第３の特徴は、上記第１の特徴を
有する半導体装置において、前記第２導電型第三半導体
領域と前記第２導電型第一半導体領域との間隔が、隣接
しあう第２導電型第一半導体領域相互の間隔に等しいこ
とである。本発明の第４の特徴は、上記第１の特徴を有
する半導体装置において、前記第２導電型第三半導体領
域の巾が、前記第２導電型第一半導体領域の巾と実質的
に等しいことである。
有する半導体装置において、前記第２導電型第三半導体
領域と前記第２導電型第一半導体領域との間隔が、隣接
しあう第２導電型第一半導体領域相互の間隔に等しいこ
とである。本発明の第４の特徴は、上記第１の特徴を有
する半導体装置において、前記第２導電型第三半導体領
域の巾が、前記第２導電型第一半導体領域の巾と実質的
に等しいことである。
【００１４】本発明の第５の特徴は、上記第１の特徴を
有する半導体装置において、隣接する前記開口間相互の
距離をＬｇ、前記開口の巾をＬｓ、前記ゲート電極材の
巾をＬｇ、整数をＭとしたとき、前記第２導電型第三半
導体領域上の前記第二絶縁膜に形成される開口の長手方
向の巾が、（（Ｌｓ＋Ｌｇ）×Ｍ＋Ｌｓ）で示されるこ
とである。
有する半導体装置において、隣接する前記開口間相互の
距離をＬｇ、前記開口の巾をＬｓ、前記ゲート電極材の
巾をＬｇ、整数をＭとしたとき、前記第２導電型第三半
導体領域上の前記第二絶縁膜に形成される開口の長手方
向の巾が、（（Ｌｓ＋Ｌｇ）×Ｍ＋Ｌｓ）で示されるこ
とである。
【００１５】本発明の第６の特徴は、空乏層が前記半導
体基板内に一定の深さで形成されるように、前記第２導
電型第三半導体領域が前記半導体基板の主表面領域に配
置されることである。
体基板内に一定の深さで形成されるように、前記第２導
電型第三半導体領域が前記半導体基板の主表面領域に配
置されることである。
【００１６】本発明の第７の特徴は、主表面を有する第
１導電型半導体基板と、前記半導体基板の主表面に埋め
込み形成された複数の第２導電型第一半導体領域であっ
て、半導体基板中に形成される空乏層がどの第２導電型
第一半導体領域の間においても一定となるように、互い
に近接して配置される複数の第２導電型第一半導体領域
と、それぞれの前記第２導電型第一半導体領域中に埋め
込み形成された複数の第１導電型高濃度拡散第二半導体
領域と、前記半導体基板の主表面に埋め込み形成された
複数の一方に長く伸びた第２導電型第三半導体領域であ
って、各第２導電型第三半導体領域は長手方向である縦
軸とその両端部を有し、各第２導電型第三半導体領域の
縦軸は互いに平行であり、前記第２導電型第一半導体領
域が前記両端部に近接して配置される、第２導電型第三
半導体領域と、前記半導体基板の主表面上に形成され、
各前記第１導電型高濃度拡散第二半導体領域とは絶縁さ
れたゲート電極材と、前記半導体基板の主表面上に配置
された一方向に長く伸びた絶縁膜であって、前記一方向
が各前記第２導電型第三半導体領域の前記縦軸に対して
も垂直で、各前記第２導電型第三半導体領域の一部を覆
う連続した層である絶縁膜と、前記第１導電型高濃度拡
散第二半導体領域、および前記第２導電型第三半導体領
域の前記両端部に接続されたソース金属配線と、前記絶
縁膜上に形成され、ゲート金属配線がゲート電極材と接
続される領域のゲート金属配線下には前記第２導電型第
三半導体領域が存在しないように、前記絶縁膜に形成さ
れた開口を介してゲート電極材に接続されたゲート金属
配線とを有し、前記第三半導体領域の拡散深さが、前記
第２導電型第一半導体領域の拡散深さと実質的に同じで
あり、前記半導体基板中で空乏層が一定深さを有するよ
うに前記第２導電型第一半導体領域と前記第三半導体領
域とが配置されており、前記第二半導体領域が前記第三
半導体領域内に形成されないことである。
１導電型半導体基板と、前記半導体基板の主表面に埋め
込み形成された複数の第２導電型第一半導体領域であっ
て、半導体基板中に形成される空乏層がどの第２導電型
第一半導体領域の間においても一定となるように、互い
に近接して配置される複数の第２導電型第一半導体領域
と、それぞれの前記第２導電型第一半導体領域中に埋め
込み形成された複数の第１導電型高濃度拡散第二半導体
領域と、前記半導体基板の主表面に埋め込み形成された
複数の一方に長く伸びた第２導電型第三半導体領域であ
って、各第２導電型第三半導体領域は長手方向である縦
軸とその両端部を有し、各第２導電型第三半導体領域の
縦軸は互いに平行であり、前記第２導電型第一半導体領
域が前記両端部に近接して配置される、第２導電型第三
半導体領域と、前記半導体基板の主表面上に形成され、
各前記第１導電型高濃度拡散第二半導体領域とは絶縁さ
れたゲート電極材と、前記半導体基板の主表面上に配置
された一方向に長く伸びた絶縁膜であって、前記一方向
が各前記第２導電型第三半導体領域の前記縦軸に対して
も垂直で、各前記第２導電型第三半導体領域の一部を覆
う連続した層である絶縁膜と、前記第１導電型高濃度拡
散第二半導体領域、および前記第２導電型第三半導体領
域の前記両端部に接続されたソース金属配線と、前記絶
縁膜上に形成され、ゲート金属配線がゲート電極材と接
続される領域のゲート金属配線下には前記第２導電型第
三半導体領域が存在しないように、前記絶縁膜に形成さ
れた開口を介してゲート電極材に接続されたゲート金属
配線とを有し、前記第三半導体領域の拡散深さが、前記
第２導電型第一半導体領域の拡散深さと実質的に同じで
あり、前記半導体基板中で空乏層が一定深さを有するよ
うに前記第２導電型第一半導体領域と前記第三半導体領
域とが配置されており、前記第二半導体領域が前記第三
半導体領域内に形成されないことである。
【００１７】
【作用】本発明の第１の特徴の半導体装置では、図１に
示すごとく、ゲート金属配線下部の第１導電型半導体基
板１および２の表面上に、第２導電型第三半導体領域４
を複数個分割して形成している。この構造では、ゲート
金属配線３下部の第２導電型第三半導体領域４の形成に
際し、絶縁膜５上に形成されたゲート電極材６を格子状
に開口した拡散窓から第２導電型第三半導体領域４を形
成することとなり、絶縁膜５の膜質を向上させ、その結
果ゲート耐量を向上させることができる。又、第２導電
型第三半導体領域４をソース金属配線１１と接続させて
いるので、チャネル領域が形成されていない第２導電型
第三半導体領域４をソース電位にすることとなり、ドレ
イン−ソース間に形成される接合ダイオードを積極的に
使用する用途、例えば、リカバリー時に生じる破壊モー
ドに対して有利な構造を得ることができる。さらに、第
２導電型第三半導体領域４の拡散深さが、第２導電型第
一半導体領域の拡散深さと実質的に等しいので、両半導
体領域を、イオン注入等を用いた同一の工程で形成する
ことができる。同時に、第２導電型第三半導体領域４の
下部における空乏層１３の曲率変化をより小さくするこ
とができ、より安定した耐熱特性を実現できる。
示すごとく、ゲート金属配線下部の第１導電型半導体基
板１および２の表面上に、第２導電型第三半導体領域４
を複数個分割して形成している。この構造では、ゲート
金属配線３下部の第２導電型第三半導体領域４の形成に
際し、絶縁膜５上に形成されたゲート電極材６を格子状
に開口した拡散窓から第２導電型第三半導体領域４を形
成することとなり、絶縁膜５の膜質を向上させ、その結
果ゲート耐量を向上させることができる。又、第２導電
型第三半導体領域４をソース金属配線１１と接続させて
いるので、チャネル領域が形成されていない第２導電型
第三半導体領域４をソース電位にすることとなり、ドレ
イン−ソース間に形成される接合ダイオードを積極的に
使用する用途、例えば、リカバリー時に生じる破壊モー
ドに対して有利な構造を得ることができる。さらに、第
２導電型第三半導体領域４の拡散深さが、第２導電型第
一半導体領域の拡散深さと実質的に等しいので、両半導
体領域を、イオン注入等を用いた同一の工程で形成する
ことができる。同時に、第２導電型第三半導体領域４の
下部における空乏層１３の曲率変化をより小さくするこ
とができ、より安定した耐熱特性を実現できる。
【００１８】本発明の第２の特徴の半導体装置では、ゲ
ート電極材６に接続されるゲート金属配線３を、第２導
電型第三半導体領域４に挟まれた部分に設けられた絶縁
膜９の開口部１２で接続するようにしている。例えば、
図１（１）に示すごとく、ユニットセル部におけるシリ
コンゲート開口部１０の幅をＬｓ、ユニットセル間のシ
リコンゲート幅をＬｇとする時、開口部１２の中心間隔
をＬｓ＋Ｌｇと均等に配置すれば、装置構造を均等にす
ることができ、製造プロセスを容易にすると共に、より
安定した耐圧特性を実現できる。
ート電極材６に接続されるゲート金属配線３を、第２導
電型第三半導体領域４に挟まれた部分に設けられた絶縁
膜９の開口部１２で接続するようにしている。例えば、
図１（１）に示すごとく、ユニットセル部におけるシリ
コンゲート開口部１０の幅をＬｓ、ユニットセル間のシ
リコンゲート幅をＬｇとする時、開口部１２の中心間隔
をＬｓ＋Ｌｇと均等に配置すれば、装置構造を均等にす
ることができ、製造プロセスを容易にすると共に、より
安定した耐圧特性を実現できる。
【００１９】本発明の第３の特徴の半導体装置では、第
２導電型第三半導体領域４とそれに近接する第２導電型
第一半導体領域７との間隔を他の第２導電型第一半導体
領域７相互の間隔に等しくしている。これにより、装置
構造を均等にすることができ、製造プロセスを容易にす
ると共に、より安定した耐圧特性を実現できる。
２導電型第三半導体領域４とそれに近接する第２導電型
第一半導体領域７との間隔を他の第２導電型第一半導体
領域７相互の間隔に等しくしている。これにより、装置
構造を均等にすることができ、製造プロセスを容易にす
ると共に、より安定した耐圧特性を実現できる。
【００２０】本発明の第４の特徴の半導体装置では、第
２導電型第三半導体領域４の巾が、前記第２導電型第一
半導体領域７の巾と実質的に等しくしている。これによ
り、装置構造を均等にすることができ、製造プロセスを
容易にすると共に、より安定した耐圧特性を実現でき
る。
２導電型第三半導体領域４の巾が、前記第２導電型第一
半導体領域７の巾と実質的に等しくしている。これによ
り、装置構造を均等にすることができ、製造プロセスを
容易にすると共に、より安定した耐圧特性を実現でき
る。
【００２１】本発明の第５の特徴の半導体装置では、隣
接する前記開口部１０間の距離をＬｇ、前記開口部１０
の巾をＬｓ、前記ゲート電極材６の巾をＬｇ、整数をＭ
としたとき、前記第２導電型第三半導体領域上の前記第
二絶縁膜に形成される開口である拡散窓１４の長手方向
の巾を（（Ｌｓ＋Ｌｇ）×Ｍ＋Ｌｓ）としている。他の
ＦＥＴ部分の配列を乱さないため、最大限の効果が得ら
れる。
接する前記開口部１０間の距離をＬｇ、前記開口部１０
の巾をＬｓ、前記ゲート電極材６の巾をＬｇ、整数をＭ
としたとき、前記第２導電型第三半導体領域上の前記第
二絶縁膜に形成される開口である拡散窓１４の長手方向
の巾を（（Ｌｓ＋Ｌｇ）×Ｍ＋Ｌｓ）としている。他の
ＦＥＴ部分の配列を乱さないため、最大限の効果が得ら
れる。
【００２２】本発明の第６の特徴の半導体装置では、空
乏層１３が前記半導体基板２内に一定の深さで形成され
るように、前記第２導電型第三半導体領域４を前記半導
体基板の主表面領域に配置している。空乏層の曲率変化
が小さいため、より安定した耐圧特性を実現できる。
乏層１３が前記半導体基板２内に一定の深さで形成され
るように、前記第２導電型第三半導体領域４を前記半導
体基板の主表面領域に配置している。空乏層の曲率変化
が小さいため、より安定した耐圧特性を実現できる。
【００２３】本発明の第７の特徴の半導体装置では、図
１に示すごとく、ゲート金属配線下部の第１導電型半導
体基板１および２の表面上に、短冊状の複数の第２導電
型第三半導体領域４を互いに平行に並ぶように形成して
いる。この構造では、ゲート金属配線３下部の第２導電
型第三半導体領域４の形成に際し、絶縁膜５上に形成さ
れたゲート電極材６を格子状に開口した拡散窓から第２
導電型第三半導体領域４を形成することとなり、絶縁膜
５の膜質を向上させ、その結果ゲート耐量を向上させる
ことができる。又、各第２導電型第三半導体領域４の両
端部と第１導電型高濃度拡散第二半導体領域８をソース
金属配線１１と接続させているので、チャネル領域が形
成されていない第２導電型第三半導体領域４をソース電
位にすることとなり、ドレイン−ソース間に形成される
接合ダイオードを積極的に使用する用途、例えば、リカ
バリー時に生じる破壊モードに対して有利な構造を得る
ことができる。さらに、第２導電型第三半導体領域４の
拡散深さが、第２導電型第一半導体領域７の拡散深さと
実質的に等しいので、両半導体領域を、イオン注入等を
用いた同一の工程で形成することができる。又、半導体
基板中で空乏層１３が一定の深さを有するように第２導
電型第一半導体領域７と第２導電型第三半導体領域４を
配置しているので、安定した耐熱特性を実現できる。
１に示すごとく、ゲート金属配線下部の第１導電型半導
体基板１および２の表面上に、短冊状の複数の第２導電
型第三半導体領域４を互いに平行に並ぶように形成して
いる。この構造では、ゲート金属配線３下部の第２導電
型第三半導体領域４の形成に際し、絶縁膜５上に形成さ
れたゲート電極材６を格子状に開口した拡散窓から第２
導電型第三半導体領域４を形成することとなり、絶縁膜
５の膜質を向上させ、その結果ゲート耐量を向上させる
ことができる。又、各第２導電型第三半導体領域４の両
端部と第１導電型高濃度拡散第二半導体領域８をソース
金属配線１１と接続させているので、チャネル領域が形
成されていない第２導電型第三半導体領域４をソース電
位にすることとなり、ドレイン−ソース間に形成される
接合ダイオードを積極的に使用する用途、例えば、リカ
バリー時に生じる破壊モードに対して有利な構造を得る
ことができる。さらに、第２導電型第三半導体領域４の
拡散深さが、第２導電型第一半導体領域７の拡散深さと
実質的に等しいので、両半導体領域を、イオン注入等を
用いた同一の工程で形成することができる。又、半導体
基板中で空乏層１３が一定の深さを有するように第２導
電型第一半導体領域７と第２導電型第三半導体領域４を
配置しているので、安定した耐熱特性を実現できる。
【００２４】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００２５】図１及び図２に本発明の一実施例に係る半
導体装置の構造図を示す。同図において、図５（従来
例）と重複する部分には同一の符号を附する。
導体装置の構造図を示す。同図において、図５（従来
例）と重複する部分には同一の符号を附する。
【００２６】図１（１）は半導体装置の平面図、図１
（２）及び（３）はＡ−Ａ’で切断した時の（ソース領
域上の）断面図であり、図１（２）はＰ型ベース領域形
成工程、図１（３）はＡｌ配線形成工程をそれぞれ説明
する図である。また、図２（１）は半導体装置の平面
図、図２（２）及び（３）はＢ−Ｂ’で切断した時の
（ゲートコンタクトホール上の）断面図であり、図２
（２）はＰ型ベース領域形成工程、図２（３）はＡｌ配
線形成工程をそれぞれ説明する図である。
（２）及び（３）はＡ−Ａ’で切断した時の（ソース領
域上の）断面図であり、図１（２）はＰ型ベース領域形
成工程、図１（３）はＡｌ配線形成工程をそれぞれ説明
する図である。また、図２（１）は半導体装置の平面
図、図２（２）及び（３）はＢ−Ｂ’で切断した時の
（ゲートコンタクトホール上の）断面図であり、図２
（２）はＰ型ベース領域形成工程、図２（３）はＡｌ配
線形成工程をそれぞれ説明する図である。
【００２７】尚、本実施例では、説明の便宜上Ｎチャネ
ルＭＯＳＦＥＴに関して記述する。また、シリコンゲー
ト６は、通常ポリシリコンが使用されるため、本実施例
でもこれを使用する。
ルＭＯＳＦＥＴに関して記述する。また、シリコンゲー
ト６は、通常ポリシリコンが使用されるため、本実施例
でもこれを使用する。
【００２８】高濃度シリコン基板１及び低濃度シリコン
基板２をＭＯＳＦＥＴのドレインとし、その表面に先
ず、絶縁ゲート酸化膜５及びポリシリコンゲート６を形
成する。そして、Ｐ型領域４形成用の拡散窓１０及び１
４をポリシリコンエッチングにて形成する。この時、配
線下部Ｐ型領域拡散窓１４は、配線方向に連続するので
はなく、梯子上に複数個形成される（図１（１）参
照）。また、配線下部Ｐ型領域拡散窓１４の好ましい形
状と配置間隔は、ユニットセル部におけるシリコンゲー
ト開口幅をＬｓ、ユニットセル間のシリコンゲート幅を
Ｌｇとする時、幅Ｌｓ、長さ（Ｌｓ＋Ｌｇ）の整数倍＋
Ｌｓの拡散窓形状と、間隔Ｌｓ＋Ｌｇでの配置である。
これにより、他のＦＥＴ部分の配列を乱さないため、最
大限の効果が得られる。
基板２をＭＯＳＦＥＴのドレインとし、その表面に先
ず、絶縁ゲート酸化膜５及びポリシリコンゲート６を形
成する。そして、Ｐ型領域４形成用の拡散窓１０及び１
４をポリシリコンエッチングにて形成する。この時、配
線下部Ｐ型領域拡散窓１４は、配線方向に連続するので
はなく、梯子上に複数個形成される（図１（１）参
照）。また、配線下部Ｐ型領域拡散窓１４の好ましい形
状と配置間隔は、ユニットセル部におけるシリコンゲー
ト開口幅をＬｓ、ユニットセル間のシリコンゲート幅を
Ｌｇとする時、幅Ｌｓ、長さ（Ｌｓ＋Ｌｇ）の整数倍＋
Ｌｓの拡散窓形状と、間隔Ｌｓ＋Ｌｇでの配置である。
これにより、他のＦＥＴ部分の配列を乱さないため、最
大限の効果が得られる。
【００２９】次に、ポリシリコンゲート６をマスクとし
たセルフアライン方式により、図１（２）に示すような
Ｐ型領域４及び７を形成する。つまり、Ｐ型領域４とＰ
型領域７を同一の拡散工程で、同じ拡散深さとなるよう
に形成する。
たセルフアライン方式により、図１（２）に示すような
Ｐ型領域４及び７を形成する。つまり、Ｐ型領域４とＰ
型領域７を同一の拡散工程で、同じ拡散深さとなるよう
に形成する。
【００３０】更に、Ｐ型領域４を除く各ユニットセル内
に、ソース領域８を従来技術により形成する。ここで、
Ｐ型領域４内にはチャネル領域は形成されない。
に、ソース領域８を従来技術により形成する。ここで、
Ｐ型領域４内にはチャネル領域は形成されない。
【００３１】最後に、ポリシリコンゲート６上に絶縁層
間膜９を形成し、各Ａｌ配線と接続させるためのコンタ
クトホールを開口し、配線を行なう。つまり、Ｐ型領域
４の両端はソースＡｌ配線１１と接続され、ソース電極
に接続される（図１（３）参照）。また、ゲートＡｌ配
線３は、ポリシリコンゲート６と配線下部Ｐ型領域拡散
窓１４に挟まれるＢ−Ｂ’断面上のコンタクトホール１
２において接続されている（図２（３）参照）。ここ
で、好ましくは、ゲートコンタクトホール１２をＬｓ＋
Ｌｇの間隔で配線下部Ｐ型領域拡散窓１４の間に配置す
る。
間膜９を形成し、各Ａｌ配線と接続させるためのコンタ
クトホールを開口し、配線を行なう。つまり、Ｐ型領域
４の両端はソースＡｌ配線１１と接続され、ソース電極
に接続される（図１（３）参照）。また、ゲートＡｌ配
線３は、ポリシリコンゲート６と配線下部Ｐ型領域拡散
窓１４に挟まれるＢ−Ｂ’断面上のコンタクトホール１
２において接続されている（図２（３）参照）。ここ
で、好ましくは、ゲートコンタクトホール１２をＬｓ＋
Ｌｇの間隔で配線下部Ｐ型領域拡散窓１４の間に配置す
る。
【００３２】本実施例の半導体装置の耐圧特性が良好で
あることを図３及び図４を参照して説明する。図３は、
絶縁ゲート膜厚が１２００［Å］の時のゲート耐量分布
のゲート配線下部構造による影響を示したものであり、
ゲート−ソース間に、或いはドレイン−ソース間を短絡
した時のゲート−ソース間に電圧を印加した場合の絶縁
ゲート膜破壊電圧［Ｖ］に対する個数の分布である。ま
た図４は、耐圧分布（１００［Ｖ］系）のゲート配線下
部構造による影響を示したものであり、ドレイン−ソー
ス間に電圧を印加した時のブレークダウン電圧［Ｖ］に
対する個数の分布である。尚、両図とも、（１）が従来
例、（２）が本実施例である。
あることを図３及び図４を参照して説明する。図３は、
絶縁ゲート膜厚が１２００［Å］の時のゲート耐量分布
のゲート配線下部構造による影響を示したものであり、
ゲート−ソース間に、或いはドレイン−ソース間を短絡
した時のゲート−ソース間に電圧を印加した場合の絶縁
ゲート膜破壊電圧［Ｖ］に対する個数の分布である。ま
た図４は、耐圧分布（１００［Ｖ］系）のゲート配線下
部構造による影響を示したものであり、ドレイン−ソー
ス間に電圧を印加した時のブレークダウン電圧［Ｖ］に
対する個数の分布である。尚、両図とも、（１）が従来
例、（２）が本実施例である。
【００３３】図３及び図４に示すように、本実施例は従
来例に比べて、絶縁ゲート膜破壊電圧及びブレークダウ
ン電圧共に向上しており、また、より安定した耐圧特性
を得ている。
来例に比べて、絶縁ゲート膜破壊電圧及びブレークダウ
ン電圧共に向上しており、また、より安定した耐圧特性
を得ている。
【００３４】以上、本実施例ではＮチャネルＭＯＳＦＥ
Ｔに関して説明したが、ＰチャネルＭＯＳＦＥＴ、或い
はＩＧＢＴ（絶縁ゲートトランジスタ）等の他のＭＯＳ
型トランジスタ全般についても同様に適用できることは
言うまでもない。更に、上記説明に使用したポリシリコ
ンは、あくまで便宜上の構成要素名であり、発明の適用
を限定するものではなく、全てのシリコンゲートにおい
て適用されるものであることを再度付記する。
Ｔに関して説明したが、ＰチャネルＭＯＳＦＥＴ、或い
はＩＧＢＴ（絶縁ゲートトランジスタ）等の他のＭＯＳ
型トランジスタ全般についても同様に適用できることは
言うまでもない。更に、上記説明に使用したポリシリコ
ンは、あくまで便宜上の構成要素名であり、発明の適用
を限定するものではなく、全てのシリコンゲートにおい
て適用されるものであることを再度付記する。
【００３５】
【発明の効果】以上のように本発明によれば、ゲート金
属配線下部の第２導電型第三半導体領域の形成に際し、
絶縁膜上に形成されたゲート電極材を格子状に開口した
拡散窓から第２導電型第三半導体領域を形成することし
たので、絶縁膜の膜質を向上させ、ゲート耐量を向上さ
せることができ、また、第２導電型第三半導体領域の下
部における空乏層の曲率変化をより小さくすることがで
き、より安定した耐圧特性を実現し得る半導体装置を提
供することができる。
属配線下部の第２導電型第三半導体領域の形成に際し、
絶縁膜上に形成されたゲート電極材を格子状に開口した
拡散窓から第２導電型第三半導体領域を形成することし
たので、絶縁膜の膜質を向上させ、ゲート耐量を向上さ
せることができ、また、第２導電型第三半導体領域の下
部における空乏層の曲率変化をより小さくすることがで
き、より安定した耐圧特性を実現し得る半導体装置を提
供することができる。
【００３６】また本発明によれば、ゲート電極材に接続
されるゲート金属配線を、第２導電型第三半導体領域に
挟まれた部分に設けられた絶縁膜の開口部で接続するよ
うにし、開口部の中心間隔を均等に配置することとした
ので、装置構造を均等にすることができ、製造プロセス
を容易にすると共に、より安定した耐圧特性を実現し得
る半導体装置を提供することができる。
されるゲート金属配線を、第２導電型第三半導体領域に
挟まれた部分に設けられた絶縁膜の開口部で接続するよ
うにし、開口部の中心間隔を均等に配置することとした
ので、装置構造を均等にすることができ、製造プロセス
を容易にすると共に、より安定した耐圧特性を実現し得
る半導体装置を提供することができる。
【００３７】また本発明によれば、第２導電型第三半導
体領域の拡散深さを、第２導電型第一半導体領域の拡散
深さと等しくなるように形成することとしたので、第２
導電型第三半導体領域の下部における空乏層の曲率変化
をより小さくすることができ、より安定した耐圧特性を
実現し得る半導体装置を提供することができる。
体領域の拡散深さを、第２導電型第一半導体領域の拡散
深さと等しくなるように形成することとしたので、第２
導電型第三半導体領域の下部における空乏層の曲率変化
をより小さくすることができ、より安定した耐圧特性を
実現し得る半導体装置を提供することができる。
【００３８】また本発明によれば、第２導電型第三半導
体領域とそれに近接する第２導電型第一半導体領域との
間隔を、他の第２導電型第一半導体領域相互の間隔に等
しくしたので、装置構造を均等にすることができ、製造
プロセスを容易にすると共に、より安定した耐圧特性を
実現し得る半導体装置を提供することができる。
体領域とそれに近接する第２導電型第一半導体領域との
間隔を、他の第２導電型第一半導体領域相互の間隔に等
しくしたので、装置構造を均等にすることができ、製造
プロセスを容易にすると共に、より安定した耐圧特性を
実現し得る半導体装置を提供することができる。
【００３９】また本発明によれば、第２導電型第三半導
体領域をソース金属配線と接続させ、チャネル領域が形
成されていない第２導電型第三半導体領域をソース電位
にしたので、ドレイン−ソース間に形成される接合ダイ
オードを積極的に使用する用途、例えばリカバリー時に
生じる破壊モードに対して有利な構造とした半導体装置
を提供することができる。
体領域をソース金属配線と接続させ、チャネル領域が形
成されていない第２導電型第三半導体領域をソース電位
にしたので、ドレイン−ソース間に形成される接合ダイ
オードを積極的に使用する用途、例えばリカバリー時に
生じる破壊モードに対して有利な構造とした半導体装置
を提供することができる。
【００４０】更に、本発明によれば、第２導電型第三半
導体領域及び第２導電型第一半導体領域を同一工程で形
成する。例えば、同一の拡散工程で同一の拡散深さの領
域を形成することとなり、より短縮された工程で、より
安定した耐圧特性を実現し得る半導体装置を提供するこ
とができる。
導体領域及び第２導電型第一半導体領域を同一工程で形
成する。例えば、同一の拡散工程で同一の拡散深さの領
域を形成することとなり、より短縮された工程で、より
安定した耐圧特性を実現し得る半導体装置を提供するこ
とができる。
【図１】図１（１）は本発明の半導体装置の平面図、図
１（２）及び（３）はＡ−Ａ’で切断した時の（ソース
領域上の）断面図であり、図１（２）はＰ型ベース領域
形成工程、図１（３）はＡｌ配線形成工程をそれぞれ説
明する図である。
１（２）及び（３）はＡ−Ａ’で切断した時の（ソース
領域上の）断面図であり、図１（２）はＰ型ベース領域
形成工程、図１（３）はＡｌ配線形成工程をそれぞれ説
明する図である。
【図２】図２（１）は本発明の半導体装置の平面図、図
２（２）及び（３）はＢ−Ｂ’で切断した時の（ゲート
コンタクトホール上の）断面図であり、図２（２）はＰ
型ベース領域形成工程、図２（３）はＡｌ配線形成工程
をそれぞれ説明する図である。
２（２）及び（３）はＢ−Ｂ’で切断した時の（ゲート
コンタクトホール上の）断面図であり、図２（２）はＰ
型ベース領域形成工程、図２（３）はＡｌ配線形成工程
をそれぞれ説明する図である。
【図３】ゲート耐量分布のゲート配線下部構造による影
響を説明する図であり、図３（１）は従来例、図３
（２）は実施例である。
響を説明する図であり、図３（１）は従来例、図３
（２）は実施例である。
【図４】耐圧分布（１００［Ｖ］系）のゲート配線下部
構造による影響を説明する図であり、図４（１）は従来
例、図４（２）は実施例である。
構造による影響を説明する図であり、図４（１）は従来
例、図４（２）は実施例である。
【図５】図５（１）は従来の半導体装置のゲートＡｌ配
線周辺の平面図であり、図５（２）はＡ−Ａ’で切断し
た時の（ソース領域を含む）断面図、図５（３）はＢ−
Ｂ’で切断した時の（ゲート領域を含む）断面図であ
る。
線周辺の平面図であり、図５（２）はＡ−Ａ’で切断し
た時の（ソース領域を含む）断面図、図５（３）はＢ−
Ｂ’で切断した時の（ゲート領域を含む）断面図であ
る。
１ … 高濃度シリコン基板（第１導電型半導体基板） ２ … 低濃度シリコン基板（第１導電型半導体基板） ３ … ゲートＡｌ配線（ゲート金属配線） ４ … ゲート配線下部Ｐ型領域（第２導電型第三半導
体領域） ５ … 絶縁ゲート酸化膜（絶縁膜） ６ … （ポリ）シリコンゲート（ゲート電極材） ７ … Ｐ型ベース領域（第２導電型第一半導体領域） ８ … ソース領域（第１導電型高濃度拡散第二半導体
領域） ９ … 絶縁層間膜（絶縁膜） １０ … ソースコンタクトホール（開口部） １１ … ソースＡｌ配線（ソース金属配線） １２ … ゲートコンタクトホール（開口部） １３ … 空乏層 １４ … 配線下部Ｐ型領域拡散窓 Ｌｓ … ユニットセル部におけるシリコンゲート開口
幅 Ｌｇ … ユニットセル間のシリコンゲート幅
体領域） ５ … 絶縁ゲート酸化膜（絶縁膜） ６ … （ポリ）シリコンゲート（ゲート電極材） ７ … Ｐ型ベース領域（第２導電型第一半導体領域） ８ … ソース領域（第１導電型高濃度拡散第二半導体
領域） ９ … 絶縁層間膜（絶縁膜） １０ … ソースコンタクトホール（開口部） １１ … ソースＡｌ配線（ソース金属配線） １２ … ゲートコンタクトホール（開口部） １３ … 空乏層 １４ … 配線下部Ｐ型領域拡散窓 Ｌｓ … ユニットセル部におけるシリコンゲート開口
幅 Ｌｇ … ユニットセル間のシリコンゲート幅
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (7)
- 【請求項１】 主表面を有する第１導電型半導体基板
と、 前記半導体基板の主表面に埋め込み形成された、複数の
第２導電型第一半導体領域と、 個々の前記第２導電型第一半導体領域内に埋め込み形成
された、複数の第１導電型高濃度拡散第二半導体領域
と、 前記第２導電型第一半導体領域と前記半導体基板との上
に形成された第一絶縁膜と、 前記第１導電型高濃度拡散第二半導体領域と、前記第２
導電型第一半導体領域が形成されていない前記第１導電
型半導体基板表面との上に、前記第一絶縁膜を挟んで形
成されたゲート電極材と、 前記ゲート電極材を覆う第二絶縁膜と、 前記第１導電型高濃度拡散第二半導体領域及び前記第２
導電型第一半導体領域に接続されるソース金属配線と、 前記半導体基板表面に埋め込み形成された複数の第２導
電型第三半導体領域であって、前記第二絶縁膜が前記第
２導電型第三半導体領域の一部と各々隣接する前記第２
導電型第三半導体領域間の主表面の一部を覆い、前記ソ
ース金属配線と電気的に接続される第２導電型第三半導
体領域と、 前記第２導電型第三半導体領域上を覆い、前記第二絶縁
膜上に形成されるゲート金属配線であって、隣接する前
記第２導電型第三半導体領域間の前記半導体基板の主表
面上の前記第二絶縁膜に設けられた開口部を介して前記
ゲート電極材と接続されるゲート金属配線とを有し、 前記第２導電型第三半導体領域の拡散深さが、前記第２
導電型第一半導体領域の拡散深さと実質的に等しく、前
記第１導電型高濃度拡散第二半導体領域が前記第２導電
型第三半導体領域内に形成されていない半導体装置。 - 【請求項２】 前記ゲート金属配線が、 前記半導体基板上の個々の第２導電型第三半導体領域の
間の前記第二絶縁膜に設けられた開口を介して電気的に
前記ゲート電極材に接続されている請求項１に記載の半
導体装置。 - 【請求項３】 前記第２導電型第三半導体領域と前記第
２導電型第一半導体領域との間隔が、隣接しあう第２導
電型第一半導体領域相互の間隔に等しい請求項１に記載
の半導体装置。 - 【請求項４】 前記第２導電型第三半導体領域の巾が、
前記第２導電型第一半導体領域の巾と実質的に等しい請
求項１に記載の半導体装置。 - 【請求項５】 隣接する前記開口間相互の距離をＬｇ、
前記開口の巾をＬｓ、前記ゲート電極材の巾をＬｇ、整
数をＭとしたとき、 前記第２導電型第三半導体領域上の前記第二絶縁膜に形
成される開口の長手方向の巾が、（（Ｌｓ＋Ｌｇ）×Ｍ
＋Ｌｓ）で示される請求項１に記載の半導体装置。 - 【請求項６】 空乏層が前記半導体基板内に一定の深さ
で形成されるように、前記第２導電型第三半導体領域が
前記半導体基板の主表面領域に配置される請求項１に記
載の半導体装置。 - 【請求項７】 主表面を有する第１導電型半導体基板
と、 前記半導体基板の主表面に埋め込み形成された複数の第
２導電型第一半導体領域であって、半導体基板中に形成
される空乏層がどの第２導電型第一半導体領域の間にお
いても一定となるように、互いに近接して配置される複
数の第２導電型第一半導体領域と、 それぞれの前記第２導電型第一半導体領域中に埋め込み
形成された複数の第１導電型高濃度拡散第二半導体領域
と、 前記半導体基板の主表面に埋め込み形成され、一方に長
く伸びた複数の第２導電型第三半導体領域であって、各
第２導電型第三半導体領域は長手方向である縦軸とその
両端部を有し、各第２導電型第三半導体領域の縦軸は互
いに平行であり、前記第２導電型第一半導体領域が前記
両端部に近接して配置される、第２導電型第三半導体領
域と、 前記半導体基板の主表面上に形成され、各前記第１導電
型高濃度拡散第二半導体領域とは絶縁されたゲート電極
材と、 前記半導体基板の主表面上に配置された一方向に長く伸
びた絶縁膜であって、前記一方向が各前記第２導電型第
三半導体領域の前記縦軸に対しても垂直で、各前記第２
導電型第三半導体領域の一部を覆う連続した層である絶
縁膜と、 前記第１導電型高濃度拡散第二半導体領域、および前記
第２導電型第三半導体領域の前記両端部に接続されたソ
ース金属配線と、 前記絶縁膜上に形成され、ゲート金属配線がゲート電極
材と接続される領域のゲート金属配線下には前記第２導
電型第三半導体領域が存在しないように、前記絶縁膜に
形成された開口を介してゲート電極材に接続されたゲー
ト金属配線とを有し、 前記第２導電型第三半導体領域の拡散深さが、前記第２
導電型第一半導体領域の拡散深さと実質的に同じであ
り、前記半導体基板中で空乏層が一定深さを有するよう
に前記第２導電型第一半導体領域と前記第２導電型第三
半導体領域とが配置されており、前記第１導電型高濃度
拡散第二半導体領域が前記第２導電型第三半導体領域内
に形成されないことを特徴とする半導体装置。
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| JP24164792A JP3150443B2 (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
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