JPH1131816A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＭＯＳＦＥＴを有する半導体装置におい
て、ＤＭＯＳＦＥＴのオン抵抗のばらつきを減少させ
る。 【解決手段】 Ｐ型シリコンよりなる半導体基板１１に
は、ＤＭＯＳＦＥＴ１とＭＯＳＦＥＴ２とが形成されて
いる。ＤＭＯＳＦＥＴ１のＮ型のドレイン領域１３の上
には、互いに間隔をおいて第１の絶縁ゲート電極１４Ａ
及びドレインコンタクト領域位置規制部材としてのダミ
ーの第２の絶縁ゲート電極１４Ｂが形成されている。ド
レイン領域１３において、第１の絶縁ゲート電極１４Ａ
の反第２の絶縁ゲート電極側の領域にはＰ型のボディ領
域１６が第１の絶縁ゲート電極１４Ａに対して自己整合
的に形成され、第２の絶縁ゲート電極１４Ｂの反第１の
絶縁ゲート電極側の領域にはＮ型のドレインコンタクト
領域２０Ｂが第２の絶縁ゲート電極１４Ｂに対して自己
整合的に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、大電流を制御するＤＭＯＳＦ
ＥＴ及びその製造方法に関する。

【０００２】

【従来の技術】近年、様々な機器の駆動用デバイスであ
るＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ
ＭＯＳＦＥＴ）が他のデバイスと共に集積化された半導
体集積装置に関する提案が数多くなされている。

【０００３】以下、特開平３−２０５８３２号公報等に
開示されているＤＭＯＳＦＥＴの従来の製造方法につい
て図面を参照しながら説明する。

【０００４】図１０（ａ）〜（ｃ）は従来のＤＭＯＳＦ
ＥＴの製造方法の工程順の断面構成を示し、図１０
（ａ）に示すように、まず、ドレイン領域となるｎ型の
半導体基板１００の主面に、例えば、多結晶シリコン等
よりなる絶縁ゲート電極１０１を形成する。次に、図１
０（ｂ）に示すように、半導体基板１００の上部におけ
る絶縁ゲート電極１０１に対するゲート長方向の一方の
領域に、絶縁ゲート電極１０１をマスクとしてＰ型の不
純物をドープすることによりＰ型のボディ領域１０２を
形成する。その後、図１０（ｃ）に示すように、半導体
基板１００のボディ領域１０２に、絶縁ゲート電極１０
１をマスクの一部としてソース領域１０３を形成すると
共に、フォトリソグラフィを用いて、半導体基板１００
におけるボディ領域１０２と反対側の領域に、絶縁ゲー
ト電極１０１の反ボディ領域側の端部から所定の長さを
持つレジストパターン（図示せず）を形成した後、該レ
ジストパターンをマスクとしてドレインコンタクト領域
１０４を形成する。その後、ソース領域１０３及びドレ
インコンタクト領域１０４にそれぞれ電極を形成すれば
素子が完成する。

【０００５】このように、ＤＭＯＳＦＥＴは、絶縁ゲー
ト電極１０１とドレインコンタクト領域１０４との間に
所定の間隔を設けることにより素子の耐圧の向上を図る
と共に、ボディ領域１０２における絶縁ゲート電極１０
１の下側の領域において、このボディ領域１０２が反転
してなるチャネル領域の実効的なチャネル長を絶縁ゲー
ト電極１０１のゲート長と独立に最適化できるという効
果を有している。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来のＤＭＯＳＦＥＴを含む半導体装置の製造方法は、オ
ン抵抗のばらつきが生じるという問題を有している。す
なわち、ＤＭＯＳＦＥＴの導通時のソース・ドレインコ
ンタクト間抵抗であるオン抵抗は絶縁ゲート電極１０１
とドレインコンタクト領域１０４との間の距離に大きく
依存している。この距離はフォトリソグラフィ工程の位
置合わせにより決定されるため、該位置合わせにはマス
クパターンのサイズにマージンを見込む必要があり、そ
のため、必然的にばらつきが生じてしまう。

【０００７】本発明は、前記従来の問題を解決し、ＤＭ
ＯＳＦＥＴを有する半導体装置及びその製造方法におい
て、オン抵抗のばらつきを減少させることを目的とす
る。

【０００８】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体基板上に絶縁ゲート電極と間隔を
おいて形成され、ドレインコンタクト領域の位置を自己
整合的に規制するドレインコンタクト領域位置規制部材
を設けるものである。

【０００９】本発明に係る半導体装置は、半導体基板に
形成され、第１導電型の低濃度不純物がドープされてな
るドレイン領域と、ドレイン領域の上に半導体基板と絶
縁されて形成された絶縁ゲート電極と、ドレイン領域の
上に絶縁ゲート電極と間隔をおいて形成され、少なくと
も半導体基板と接する部分が絶縁体よりなるドレインコ
ンタクト領域位置規制部材と、ドレイン領域における絶
縁ゲート電極に対するドレインコンタクト領域位置規制
部材の反対側の領域に形成され、第２導電型の不純物が
ドープされてなるボディ領域と、ボディ領域に該ボディ
領域の周辺部と間隔をおいて形成され、第１導電型の高
濃度不純物がドープされてなるソース領域と、ドレイン
領域におけるドレインコンタクト領域位置規制部材に対
する絶縁ゲート電極の反対側の領域に形成され、第１導
電型の高濃度不純物がドープされてなるドレインコンタ
クト領域とを備え、ドレインコンタクト領域におけるソ
ース領域側の端部の位置は、ドレインコンタクト領域位
置規制部材の反ソース領域側の側面により自己整合的に
規制されている。

【００１０】本発明の半導体装置によると、半導体基板
の上におけるドレイン領域に絶縁ゲート電極と互いに間
隔をおいて形成され、少なくとも半導体基板と接する部
分が絶縁体よりなるドレインコンタクト領域位置規制部
材を備えており、ドレインコンタクト領域におけるソー
ス領域側の端部の位置は、ドレインコンタクト領域位置
規制部材の反ソース領域側の側面によって自己整合的に
規制されているため、ソース・ドレインコンタクト間の
距離のばらつきを抑えることができる。

【００１１】本発明の半導体装置は、半導体基板におけ
る絶縁ゲート電極とドレインコンタクト領域位置規制部
材との間の領域に形成され、第１導電型の不純物がその
不純物濃度がドレイン領域よりも大きく且つソース領域
又はドレインコンタクト領域よりも小さくドープされて
なる低抵抗領域をさらに備えていることが好ましい。

【００１２】本発明の半導体装置において、絶縁ゲート
電極が第１の絶縁ゲート電極であり、ドレインコンタク
ト領域位置規制部材は、半導体基板と絶縁されて形成さ
れた第２の絶縁ゲート電極であることが好ましい。

【００１３】本発明の半導体装置において、第１の絶縁
ゲート電極と第２の絶縁ゲート電極とは電気的に接続さ
れていることが好ましい。

【００１４】本発明の半導体装置は、半導体基板の上に
おける絶縁ゲート電極とドレインコンタクト領域位置規
制部材との間の領域に絶縁ゲート電極及びドレインコン
タクト領域とそれぞれ間隔をおいて形成され、少なくと
も半導体基板と接する部分が絶縁体よりなるソース・ド
レイン間拡張部材と、半導体基板における絶縁ゲート電
極とソース・ドレイン間拡張部材との間の領域及びソー
ス・ドレイン間拡張部材とドレインコンタクト領域位置
規制部材との間の領域にそれぞれ形成され、第１導電型
の不純物がその不純物濃度がドレイン領域よりも大きく
且つソース領域又はドレインコンタクト領域よりも小さ
くドープされてなる低抵抗領域とをさらに備えているこ
とが好ましい。

【００１５】本発明の半導体装置において、絶縁ゲート
電極が第１の絶縁ゲート電極であり、ドレインコンタク
ト領域位置規制部材は、半導体基板と絶縁されて形成さ
れた第２の絶縁ゲート電極であり、ソース・ドレイン間
拡張部材は、半導体基板と絶縁されて形成された第３の
絶縁ゲート電極であることが好ましい。

【００１６】本発明の半導体装置において、第１の絶縁
ゲート電極と第２の絶縁ゲート電極と第３の絶縁ゲート
電極とは電気的に接続されていることが好ましい。

【００１７】本発明の半導体装置は、半導体基板におけ
るボディ領域の上端部側とソース領域の下端部側との間
の領域に形成され、低抵抗領域と同様の不純物濃度プロ
ファイルを有するソース側不純物拡散領域と、半導体基
板におけるドレイン領域とドレインコンタクト領域の下
端部側との間の領域に形成され、低抵抗領域と同様の不
純物濃度プロファイルを有するドレインコンタクト側不
純物拡散領域とをさらに備えていることが好ましい。

【００１８】本発明の半導体装置において、絶縁ゲート
電極及びドレインコンタクト領域位置規制部材のゲート
長方向の両側面には、それぞれ絶縁膜よりなる側壁が密
着して形成されており、ソース領域におけるドレインコ
ンタクト領域側の端部の位置は、絶縁ゲート電極の反ド
レインコンタクト領域側の側壁により自己整合的に規制
されていると共に、ドレインコンタクト領域におけるソ
ース領域側の端部の位置は、ドレインコンタクト領域位
置規制部材の反ソース領域側の側壁により自己整合的に
規制されていることが好ましい。

【００１９】本発明に係る第１の半導体装置の製造方法
は、半導体基板に第１導電型の不純物を低濃度にドープ
することによりドレイン領域を形成するドレイン領域形
成工程と、ドレイン領域の上に、該ドレイン領域とそれ
ぞれ絶縁される第１の絶縁ゲート電極と第２の絶縁ゲー
ト電極とを互いに間隔をおいて形成する絶縁ゲート電極
形成工程と、第１の絶縁ゲート電極をマスクとしてドレ
イン領域における第１の絶縁ゲート電極の反第２の絶縁
ゲート電極側の第１の領域に第２導電型の不純物をドー
プすることにより、ボディ領域を第１の領域に自己整合
的に形成するボディ領域形成工程と、第１の絶縁ゲート
電極をマスクとしてボディ領域に第１導電型の不純物を
高濃度にドープすることにより、ソース領域をボディ領
域に自己整合的に且つボディ領域の周辺部と間隔をおく
ように形成するソース領域形成工程と、第２の絶縁ゲー
ト電極をマスクとしてドレイン領域における第２の絶縁
ゲート電極の反第１の絶縁ゲート電極側の第２の領域に
第１導電型の不純物を高濃度にドープすることにより、
ドレインコンタクト領域を第２の領域に自己整合的に形
成するドレインコンタクト領域形成工程とを備えてい
る。

【００２０】第１の半導体装置の製造方法によると、ド
レイン領域の上に、該ドレイン領域とそれぞれ絶縁され
る第１の絶縁ゲート電極と第２の絶縁ゲート電極とを互
いに間隔をおいて形成する絶縁ゲート電極形成工程と、
第２の絶縁ゲート電極をマスクとしてドレイン領域にお
ける第２の絶縁ゲート電極の反第１の絶縁ゲート電極側
の領域に第１導電型の不純物を高濃度にドープすること
により、ドレインコンタクト領域を自己整合的に形成す
るドレインコンタクト領域形成工程とを備えているた
め、ドレインコンタクト領域におけるソース領域側の端
部の位置は、第２の絶縁ゲート電極の反ソース領域側の
側面によって規制されるので、ソース・ドレインコンタ
クト間の距離のばらつきを抑えることができる。

【００２１】本発明に係る第２の半導体装置の製造方法
は、半導体基板に第１導電型の不純物を低濃度にドープ
することによりドレイン領域を形成するドレイン領域形
成工程と、ドレイン領域の上に、該ドレイン領域とそれ
ぞれ絶縁される第１の絶縁ゲート電極と第２の絶縁ゲー
ト電極とを互いに間隔をおいて形成する絶縁ゲート電極
形成工程と、半導体基板の上に全面にわたって絶縁膜を
堆積した後、該絶縁膜に対してエッチバックを行なうこ
とにより、第１の絶縁ゲート電極のゲート長方向側の両
側面に絶縁膜よりなる第１の側壁を形成すると共に、第
２の絶縁ゲート電極のゲート長方向側の両側面に絶縁膜
よりなる第２の側壁を形成する側壁形成工程と、第１の
絶縁ゲート電極及び第１の側壁をマスクとしてドレイン
領域における第１の絶縁ゲート電極の反第２の絶縁ゲー
ト電極側の第１の領域に第２導電型の不純物をドープす
ることにより、ボディ領域を第１の領域に自己整合的に
形成するボディ領域形成工程と、第１の絶縁ゲート電極
及び第１の側壁をマスクとしてボディ領域に第１導電型
の不純物を高濃度にドープすることにより、ソース領域
をボディ領域に自己整合的に且つボディ領域の周辺部と
間隔をおくように形成するソース領域形成工程と、第２
の絶縁ゲート電極及び第２の側壁をマスクとしてドレイ
ン領域における第２の絶縁ゲート電極の反第１の絶縁ゲ
ート電極側の第２の領域に第１導電型の不純物を高濃度
にドープすることにより、ドレインコンタクト領域を第
２の領域に自己整合的に形成するドレインコンタクト領
域形成工程とを備えている。

【００２２】第２の半導体装置の製造方法によると、ド
レイン領域の上に、該ドレイン領域とそれぞれ絶縁され
る第１の絶縁ゲート電極と第２の絶縁ゲート電極とを互
いに間隔をおいて形成する絶縁ゲート電極形成工程と、
第１及び第２の絶縁ゲート電極のゲート長方向側の各側
面に絶縁膜よりなる第１及び第２の側壁をそれぞれ形成
する側壁形成工程と、第２の絶縁ゲート電極及び第２の
側壁をマスクとしてドレイン領域における第２の絶縁ゲ
ート電極の反第１の絶縁ゲート電極側の領域に第１導電
型の不純物を高濃度にドープすることにより、ドレイン
コンタクト領域を自己整合的に形成するドレインコンタ
クト領域形成工程とを備えているため、ドレインコンタ
クト領域におけるソース領域側の端部の位置は、第２の
絶縁ゲート電極の反ソース領域側の第２の側壁によって
規制されるので、ソース・ドレインコンタクト間の距離
のばらつきを抑えることができる。

【００２３】第１又は第２の半導体装置の製造方法は、
半導体基板における第１の絶縁ゲート電極と第２の絶縁
ゲート電極との間の領域に、不純物濃度がドレイン領域
よりも大きく且つソース領域又はドレインコンタクト領
域よりも小さい第１導電型の不純物をドープすることに
より、不純物拡散領域を第１の絶縁ゲート電極と第２の
絶縁ゲート電極との間の領域に形成する不純物拡散領域
形成工程をさらに備えていることが好ましい。

【００２４】第１又は第２の半導体装置の製造方法にお
いて、不純物拡散領域形成工程は、半導体基板における
ボディ領域の上端部とソース領域の下端部との間の領域
と、ドレイン領域とドレインコンタクト領域の下端部と
の間の領域とに、不純物濃度がドレイン領域よりも大き
く且つソース領域又はドレインコンタクト領域よりも小
さい第１導電型の不純物をドープすることにより、不純
物拡散領域をボディ領域の上端部とソース領域の下端部
との間及びドレイン領域とドレインコンタクト領域の下
端部との間の各領域にそれぞれ形成する工程を含むこと
が好ましい。

【００２５】本発明に係る第３の半導体装置の製造方法
は、一の半導体基板に第１導電型の不純物を低濃度にド
ープすることにより、ＤＭＯＳＦＥＴ用のドレイン領域
を形成するドレイン領域形成工程と、ドレイン領域の上
に、該ドレイン領域とそれぞれ絶縁されるＤＭＯＳＦＥ
Ｔ用の第１の絶縁ゲート電極と第２の絶縁ゲート電極と
を互いに間隔をおいて形成すると共に、一の半導体基板
の上にドレイン領域と間隔をおき且つ半導体基板と絶縁
されるＭＯＳＦＥＴ用の第３の絶縁ゲート電極を形成す
る絶縁ゲート電極形成工程と、第１の絶縁ゲート電極を
マスクとしてドレイン領域における第１の絶縁ゲート電
極の反第２の絶縁ゲート電極側の第１の領域に第２導電
型の不純物をドープすることにより、ボディ領域を第２
の領域に自己整合的に形成するボディ領域形成工程と、
第１の絶縁ゲート電極をマスクとしてボディ領域に第１
導電型の不純物を高濃度にドープすることにより、ソー
ス領域をボディ領域に自己整合的に且つボディ領域の周
辺部と間隔をおくように形成するソース領域形成工程
と、第２の絶縁ゲート電極をマスクとしてドレイン領域
における第２の絶縁ゲート電極の反第１の絶縁ゲート電
極側の第２の領域に第１導電型の不純物を高濃度にドー
プすることにより、ドレインコンタクト領域を第２の領
域に自己整合的に形成するドレインコンタクト領域形成
工程と、第３の絶縁ゲート電極をマスクとして一の半導
体基板における第３の絶縁ゲート電極の第２の絶縁ゲー
ト電極側の第３領域に第１導電型の不純物を高濃度にド
ープすることにより、第１のソース・ドレイン領域を第
３の領域に自己整合的に且つドレイン領域と間隔をおく
ように形成すると共に、一の半導体基板における第３の
絶縁ゲート電極の反第２の絶縁ゲート電極側の第４の領
域に第１導電型の不純物を高濃度にドープすることによ
り、第２のソース・ドレイン領域を第４の領域に自己整
合的に形成するソース・ドレイン領域形成工程とを備え
ている。

【００２６】第３の半導体装置の製造方法によると、ド
レイン領域の上に、該ドレイン領域とそれぞれ絶縁され
るＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極と第２の絶
縁ゲート電極とを互いに間隔をおいて形成すると共に、
一の半導体基板の上にドレイン領域と間隔をおき且つ半
導体基板と絶縁されるＭＯＳＦＥＴ用の第３の絶縁ゲー
ト電極を形成する絶縁ゲート電極形成工程と、第２の絶
縁ゲート電極をマスクとしてドレイン領域における第２
の絶縁ゲート電極の反第１の絶縁ゲート電極側の領域に
第１導電型の不純物を高濃度にドープすることにより、
ドレインコンタクト領域を自己整合的に形成するドレイ
ンコンタクト領域形成工程とを備えているため、ＤＭＯ
ＳＦＥＴ用のドレインコンタクト領域におけるソース領
域側の端部の位置は、第２の絶縁ゲート電極の反ソース
領域側の側面によって規制されるので、ソース・ドレイ
ンコンタクト間の距離のばらつきを抑えることができ
る。

【００２７】さらに、ＤＭＯＳＦＥＴとＭＯＳＦＥＴと
を一の半導体基板上に形成する際に、ＤＭＯＳＦＥＴ用
の第１の絶縁ゲート電極及び第２の絶縁ゲート電極並び
にＭＯＳＦＥＴ用の第３の絶縁ゲート電極とを一の工程
で形成するため、半導体装置の製造に要するコストを増
すことなく、オン抵抗のばらつきが減少したＤＭＯＳＦ
ＥＴを製造でき、且つ、第２の絶縁ゲート電極はＭＯＳ
ＦＥＴの電気特性に影響を与えることはない。

【００２８】本発明に係る第４の半導体装置の製造方法
は、一の半導体基板に第１導電型の不純物を低濃度にド
ープすることにより、ＤＭＯＳＦＥＴ用のドレイン領域
を形成するドレイン領域形成工程と、ドレイン領域の上
に、該ドレイン領域とそれぞれ絶縁されるＤＭＯＳＦＥ
Ｔ用の第１の絶縁ゲート電極と第２の絶縁ゲート電極と
を互いに間隔をおいて形成すると共に、一の半導体基板
の上にドレイン領域と間隔をおき且つ半導体基板と絶縁
されるＭＯＳＦＥＴ用の第３の絶縁ゲート電極を形成す
る絶縁ゲート電極形成工程と、一の半導体基板の上に全
面にわたって絶縁膜を堆積した後、該絶縁膜に対してエ
ッチバックを行なうことにより、第１の絶縁ゲート電極
のゲート長方向側の両側面に絶縁膜よりなる第１の側壁
を形成し、第２の絶縁ゲート電極のゲート長方向側の両
側面に絶縁膜よりなる第２の側壁を形成し、第３の絶縁
ゲート電極のゲート長方向側の両側面に絶縁膜よりなる
第３の側壁を形成する側壁形成工程と、第１の絶縁ゲー
ト電極及び第１の側壁をマスクとしてドレイン領域にお
ける第１の絶縁ゲート電極の反第２の絶縁ゲート電極側
の第１の領域に第２導電型の不純物をドープすることに
より、ボディ領域を第１の領域に自己整合的に形成する
ボディ領域形成工程と、第１の絶縁ゲート電極及び第１
の側壁をマスクとしてボディ領域に第１導電型の不純物
を高濃度にドープすることにより、ソース領域をボディ
領域に自己整合的に且つボディ領域の周辺部と間隔をお
くように形成するソース領域形成工程と、第２の絶縁ゲ
ート電極及び第２の側壁をマスクとしてドレイン領域に
おける第２の絶縁ゲート電極の反第１の絶縁ゲート電極
側の第２の領域に第１導電型の不純物を高濃度にドープ
することにより、ドレインコンタクト領域を第２の領域
に自己整合的に形成するドレインコンタクト領域形成工
程と、第３の絶縁ゲート電極をマスクとして一の半導体
基板における第３の絶縁ゲート電極の第２の絶縁ゲート
電極側の第３領域に第１導電型の不純物を高濃度にドー
プすることにより、第１のソース・ドレイン領域を第３
の領域に自己整合的に且つドレイン領域と間隔をおくよ
うに形成すると共に、一の半導体基板における第３の絶
縁ゲート電極の反第２の絶縁ゲート電極側の第４の領域
に第１導電型の不純物を高濃度にドープすることによ
り、第２のソース・ドレイン領域を第４の領域に自己整
合的に形成するソース・ドレイン領域形成工程とを備え
ている。

【００２９】第４の半導体装置の製造方法によると、ド
レイン領域の上に、該ドレイン領域とそれぞれ絶縁され
るＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極と第２の絶
縁ゲート電極とを互いに間隔をおいて形成すると共に、
一の半導体基板の上にドレイン領域と間隔をおき且つ半
導体基板と絶縁されるＭＯＳＦＥＴ用の第３の絶縁ゲー
ト電極を形成する絶縁ゲート電極形成工程と、第１〜第
３の絶縁ゲート電極のゲート長方向側の各側面に絶縁膜
よりなる第１〜第３の側壁をそれぞれ形成する側壁形成
工程と、第２の絶縁ゲート電極及び第２の側壁をマスク
としてドレイン領域における第２の絶縁ゲート電極の反
第１の絶縁ゲート電極側の領域に第１導電型の不純物を
高濃度にドープすることにより、ドレインコンタクト領
域を自己整合的に形成するドレインコンタクト領域形成
工程とを備えているため、ＤＭＯＳＦＥＴ用のドレイン
コンタクト領域におけるソース領域側の端部の位置は第
２の絶縁ゲート電極の反ソース領域側の側面によって規
制されるので、ソース・ドレインコンタクト間の距離の
ばらつきを抑えることができる。

【００３０】さらに、ＤＭＯＳＦＥＴとＭＯＳＦＥＴと
を一の半導体基板上に形成する際に、ＤＭＯＳＦＥＴ用
の第１の絶縁ゲート電極及び第２の絶縁ゲート電極並び
にＭＯＳＦＥＴ用の第３の絶縁ゲート電極とを一の工程
で形成するため、半導体装置の製造に要するコストを増
すことなく、オン抵抗のばらつきが減少したＤＭＯＳＦ
ＥＴを製造でき、且つ、第２の絶縁ゲート電極はＭＯＳ
ＦＥＴの電気特性に影響を与えることはない。

【００３１】第３又は第４の半導体装置の製造方法は、
一の半導体基板における第１の絶縁ゲート電極と第２の
絶縁ゲート電極との間の領域に、不純物濃度がドレイン
領域よりも大きく且つソース領域又はドレインコンタク
ト領域よりも小さい第１導電型の不純物をドープするこ
とにより、不純物拡散領域を第１の絶縁ゲート電極と第
２の絶縁ゲート電極との間の領域に形成する不純物拡散
領域形成工程をさらに備えていることが好ましい。

【００３２】第３又は第４の半導体装置の製造方法にお
いて、不純物拡散領域形成工程は、一の半導体基板にお
けるボディ領域の上端部とソース領域の下端部との間の
領域と、ドレイン領域とドレインコンタクト領域の下端
部との間の領域とに、不純物濃度がドレイン領域よりも
大きく且つソース領域又はドレインコンタクト領域より
も小さい第１導電型の不純物をドープすることにより、
不純物拡散領域をボディ領域の上端部とソース領域の下
端部との間及びドレイン領域とドレインコンタクト領域
の下端部との間の各領域にそれぞれ形成する工程と、一
の半導体基板における第１のソース・ドレイン領域の下
端部側の領域と第２のソース・ドレイン領域の下端部側
の領域とに、不純物濃度が第１及び第２のソース・ドレ
イン領域よりも小さい第１導電型の不純物をドープする
ことにより、不純物拡散領域を第１のソース・ドレイン
領域の下端部側の領域と第２のソース・ドレイン領域の
下端部側の領域とにそれぞれ形成する工程とを含むこと
が好ましい。

【００３３】第１〜第４の半導体装置の製造方法は、第
１の絶縁ゲート電極と第２の絶縁ゲート電極とを電気的
に接続する工程をさらに備えていることが好ましい。

【００３４】

【発明の実施の形態】

（第１の実施形態）本発明の第１の実施形態について図
面を参照しながら説明する。

【００３５】図１は本発明の第１の実施形態に係る半導
体装置の断面構成を示している。図１において、不純物
の導電型がＰ型で且つ面方位が（１００）のシリコン単
結晶よりなる半導体基板１１に、ＤＭＯＳＦＥＴ１とＭ
ＯＳＦＥＴ２とが所定の間隔をおいて形成されている。
ＤＭＯＳＦＥＴ１において、半導体基板１１の上部に
は、Ｎ型のドレイン領域１３が形成され、半導体基板１
１の主面上には、ドレイン領域１３の上面との間にゲー
ト絶縁膜がそれぞれ介在され、第１の絶縁ゲート電極１
４Ａとドレインコンタクト領域位置規制部材としての第
２の絶縁ゲート電極１４Ｂとが互いに間隔をおいて形成
されている。ドレイン領域１３の上部における第１の絶
縁ゲート電極１４Ａの第２の絶縁ゲート電極１４Ｂに対
して反対側の領域にはＰ型のボディ領域１６が第１の絶
縁ゲート電極１４Ａに対して自己整合的に形成されてお
り、該ボディ領域１６はＮチャネルＭＯＳＦＥＴの場合
のＰ型基板に相当する。ボディ領域１６の上部には、ド
レイン領域１３よりも不純物濃度が大きいＮ型の低濃度
のソース側不純物拡散領域１８Ａが第１の絶縁ゲート電
極１４Ａに対して自己整合的に且つボディ領域１６の周
辺部と間隔をおいて形成されており、ドレイン領域１３
の上部における第２の絶縁ゲート電極１４Ｂの第１の絶
縁ゲート電極１４Ａに対して反対側の領域には、ドレイ
ン領域１３よりも不純物濃度が大きいＮ型の低濃度のド
レインコンタクト側不純物拡散領域１８Ｂが第２の絶縁
ゲート電極１４Ｂに対して自己整合的に形成されてお
り、ドレイン領域１３の上部における第１の絶縁ゲート
電極１４Ａと第２の絶縁ゲート電極１４Ｂとの間の領域
には、ソース側不純物拡散領域１８Ａ及びドレインコン
タクト側不純物拡散領域１８Ｂと同様の不純物濃度であ
るＮ型の低抵抗領域１８Ｃが形成されている。ソース側
不純物拡散領域１８Ａの上部には、ソース側不純物拡散
領域１８Ａよりも高濃度のソース領域２０Ａが第１の絶
縁ゲート電極１４Ａに対して自己整合的に且つソース側
不純物拡散領域１８Ａの周辺部と間隔をおいて形成され
ており、ドレインコンタクト側不純物拡散領域１８Ｂの
上部には、ドレインコンタクト側不純物拡散領域１８Ｂ
よりも高濃度のドレインコンタクト領域２０Ｂが第２の
絶縁ゲート電極１４Ｂに対して自己整合的に且つドレイ
ンコンタクト側不純物拡散領域１８Ｂの周辺部と間隔を
おいて形成されている。半導体基板１１の上には、層間
絶縁膜としてのＮＳＧ膜２１が堆積され、該ＮＳＧ膜２
１には、ソース領域２０Ａと電気的に接続するためのソ
ース配線２２Ａ、第１の絶縁ゲート電極１４Ａと電気的
に接続するための第１のゲート配線２２Ｂ及びドレイン
コンタクト領域２０Ｂと電気的に接続するためのドレイ
ン配線２２Ｃがそれぞれ形成されている。

【００３６】ＭＯＳＦＥＴ２において、半導体基板１１
の主面には、ＤＭＯＳＦＥＴ１のドレイン領域１３と所
定の間隔をおいて第３の絶縁ゲート電極１４Ｃが形成さ
れている。半導体基板１１の上部における第３の絶縁ゲ
ート電極１４Ｃの第２の絶縁ゲート電極１４Ｂ側の領域
には、ドレイン領域１３よりも不純物濃度が大きいＮ型
の第１の低濃度拡散領域１８Ｄが第３の絶縁ゲート電極
１４Ｃに対して自己整合的に且つＤＭＯＳＦＥＴ１のド
レイン領域１３と所定の間隔をおいて形成されており、
半導体基板１１の上部における第３の絶縁ゲート電極１
４Ｃの反第２の絶縁ゲート電極１４Ｂ側の領域には、ド
レイン領域１３よりも不純物濃度が大きいＮ型の第２の
低濃度拡散領域１８Ｅが第３の絶縁ゲート電極１４Ｃに
対して自己整合的に形成されている。第１の低濃度拡散
領域１８Ｄの上部には、高不純物濃度の第１のソース・
ドレイン領域２０Ｃが第３の絶縁ゲート電極１４Ｃに対
して自己整合的に且つ第１の低濃度拡散領域１８Ｄの周
辺部と間隔をおいて形成されており、第２の低濃度拡散
領域１８Ｅの上部には、高濃度の第２のソース・ドレイ
ン領域２０Ｄが第３の絶縁ゲート電極１４Ｃに対して自
己整合的に且つ第２の低濃度拡散領域１８Ｅの周辺部と
間隔をおいて形成されている。ＮＳＧ膜２１には、第１
のソース・ドレイン領域２０Ｃと電気的に接続するため
の第１のソース・ドレイン配線２２Ｄ、第３の絶縁ゲー
ト電極１４Ｃと電気的に接続するための第２のゲート配
線２２Ｅ及び第２のソース・ドレイン領域２０Ｄと電気
的に接続するための第２のソース・ドレイン配線２２Ｆ
がそれぞれ形成されている。

【００３７】このように、本実施形態によると、ＤＭＯ
ＳＦＥＴ１において、第１の絶縁ゲート電極と同様の構
成を有し、ダミーである第２の絶縁ゲート電極１４Ｂ
が、半導体基板１１に主面における第１の絶縁ゲート電
極１４Ａとドレインコンタクト領域２０Ｂとの間の領域
に形成されているため、ソース領域２０Ａとドレインコ
ンタクト領域２０Ｂとの距離が第２の絶縁ゲート電極１
４Ｂのドレインコンタクト領域２０Ｂ側の端部の位置に
よって自己整合的に規制されるので、オン抵抗を決定す
るソース・ドレインコンタクト間の距離のばらつきを抑
制することができる。

【００３８】さらに、本実施形態においては、半導体基
板１１の上部における第１の絶縁ゲート電極１４Ａと第
２の絶縁ゲート電極１４Ｂとの間の領域に、Ｎ型の不純
物濃度がドレイン領域よりも大きい低抵抗領域１８Ｃが
設けられているため、半導体基板１１の上部におけるソ
ース・ドレインコンタクト間で該低抵抗領域１８Ｃ分の
抵抗が小さくなるので、オン抵抗が低減する。

【００３９】また、ソース領域２０Ａ、ドレインコンタ
クト領域２０Ｂ、第１のソース・ドレイン領域２０Ｃ及
び第２のソース・ドレイン領域２０Ｄの各高濃度不純物
領域は、それぞれ低濃度の不純物領域１８Ａ，１８Ｂ，
１８Ｄ，１８Ｅにより囲まれ、いわゆるＤＤＤ構造を有
しているため、各高濃度不純物領域に高電界が印加され
たとしても、各高濃度不純物領域の周辺部の電界が緩和
されるので、ＤＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２の両
装置の耐圧がさらに向上する。

【００４０】以下、本実施形態に係る半導体装置の製造
方法について図面を参照しながら説明する。

【００４１】図２及び図３は本実施形態に係る半導体装
置の製造方法における工程順の断面構成を示している。
まず、図２（ａ）に示すように、例えば、比抵抗が１０
〜２０Ω・ｃｍで面方位の（１００）面を主面とするＰ
型の半導体基板１１上に、ＤＭＯＳＦＥＴ１用のドレイ
ン形成領域に開口部を有する第１のレジストパターン１
２を形成した後、該第１のレジストパターン１２をマス
クとして、例えば、注入エネルギーが１００ｋｅＶ、ド
ーズ量が２×１０¹²ｃｍ^-2程度の低濃度のＮ型不純物イ
オンとしてのリンイオンを半導体基板１１に注入し、そ
の後、該半導体基板１１に対して熱処理を行なってリン
イオンを活性化させることにより、ドレイン領域１３を
形成する。

【００４２】次に、図２（ｂ）に示すように、半導体基
板１１に対して、例えば温度が９００℃の熱酸化を行な
って、半導体基板１１の上部に厚さが１５ｎｍ程度のゲ
ート酸化膜２４を形成した後、半導体基板１１の上に全
面にわたって多結晶シリコン膜２５を堆積する。その
後、多結晶シリコン膜２５に対して選択的にエッチング
を行なって、半導体基板１１上のドレイン領域１３に互
いに間隔をおいて、ゲート酸化膜２４と多結晶シリコン
膜２５とからなり、ＤＭＯＳＦＥＴ１用の第１の絶縁ゲ
ート電極１４Ａ及びダミーの第２の絶縁ゲート電極形成
１４Ｂ並びにＭＯＳＦＥＴ２用の第３の絶縁ゲート電極
１４Ｃを形成する。

【００４３】次に、図２（ｃ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のボディ形成領域に開
口部を有する第２のレジストパターン１５を形成した
後、該第２のレジストパターン１５及び第１の絶縁ゲー
ト電極１４Ａの反第２の絶縁ゲート電極側の端部をマス
クとして、例えば、注入エネルギーが１４０ｋｅＶ、ド
ーズ量が１×１０¹⁴ｃｍ^-2程度のＰ型不純物イオンとし
てのボロンイオンを半導体基板１１のドレイン領域１３
に注入し、その後、該半導体基板１１に対して熱処理を
行なってボロンイオンを活性化させることにより、第１
の絶縁ゲート電極１４Ａに対して自己整合的にボディ領
域１６を形成する。

【００４４】次に、図２（ｄ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のＮ型低濃度不純物拡
散形成領域及びＭＯＳＦＥＴ２用のＮ型低濃度拡散形成
領域にそれぞれ開口部を有する第３のレジストパターン
１７を形成した後、該第３のレジストパターン１７及び
第１〜第３の絶縁ゲート電極１４Ａ，１４Ｂ，１４Ｃの
各ゲート長方向の端部をマスクとして、例えば、注入エ
ネルギーが３０ｋｅＶ、ドーズ量が１×１０¹³ｃｍ^-2程
度の低濃度のＮ型不純物イオンとしてのリンイオンを半
導体基板１１の上部に注入し、その後、該半導体基板１
１に対して熱処理を行なってリンイオンを活性化させる
ことにより、ＤＭＯＳＦＥＴ１におけるソース側不純物
拡散領域１８Ａ、ドレインコンタクト側不純物拡散領域
１８Ｂ及び低抵抗領域１８Ｃ、並びにＭＯＳＦＥＴ２に
おける第１の低濃度拡散領域１８Ｄ及び第２の低濃度拡
散領域１８Ｅを各絶縁ゲート電極１４Ａ，１４Ｂ，１４
Ｃに対してそれぞれ自己整合的に形成する。

【００４５】次に、図３（ａ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のソース形成領域及び
ドレインコンタクト形成領域、並びにＭＯＳＦＥＴ２用
のソース・ドレイン形成領域にそれぞれ開口部を有する
第４のレジストパターン１９を形成した後、該第４のレ
ジストパターン１９及び第１〜第３の絶縁ゲート電極１
４Ａ，１４Ｂ，１４Ｃのゲート長方向の各端部をマスク
として、例えば、注入エネルギーが３０ｋｅＶ、ドーズ
量が１×１０¹⁶ｃｍ^-2程度の高濃度のＮ型不純物イオン
としてのヒ素イオンを半導体基板１１の上部に注入し、
その後、該半導体基板１１に対して熱処理を行なってヒ
素イオンを活性化させることにより、ＤＭＯＳＦＥＴ１
におけるソース領域２０Ａ及びドレインコンタクト領域
２０Ｂ、並びにＭＯＳＦＥＴ２における第１のソース・
ドレイン領域２０Ｃ及び第２のソース・ドレイン領域２
０Ｄを各絶縁ゲート電極１４Ａ，１４Ｂ，１４Ｃに対し
てそれぞれ自己整合的に形成する。

【００４６】次に、図３（ｂ）に示すように、半導体基
板１１の上に、例えば、減圧ＣＶＤ法を用いて、厚さが
８００ｎｍ程度のＮＳＧ膜２１を層間絶縁膜として全面
にわたって堆積する。その後、該ＮＳＧ膜２１の上に、
ＤＭＯＳＦＥＴ１におけるソース領域２０Ａ、第１の絶
縁ゲート電極１４Ａ及びドレインコンタクト領域２０
Ｂ、並びにＭＯＳＦＥＴ２における第１のソース・ドレ
イン領域２０Ｃ、第３の絶縁ゲート電極１４Ｃ及び第２
のソース・ドレイン領域２０Ｄの各上面の一部を露出す
るレジストパターン（図示せず）を形成し、該レジスト
パターンをマスクとしてＮＳＧ膜２１に対してドライエ
ッチングを行なうことにより、コンタクトホールをそれ
ぞれ形成する。その後、例えば、スパッタリング法を用
いて、半導体基板１１の上に全面にわたってアルミニウ
ム等よりなる金属膜（図示せず）を堆積した後、該金属
膜の上に所定のレジストパターン（図示せず）を形成
し、該レジストパターンをマスクとして該金属膜に対し
てエッチングを行なうことにより、ＤＭＯＳＦＥＴ１に
おけるソース配線２２Ａ、第１のゲート配線２２Ｂ及び
ドレイン配線２２Ｃ、並びにＭＯＳＦＥＴ２における第
１のソース・ドレイン配線２２Ｄ、第２のゲート配線２
２Ｅ及び第２のソース・ドレイン配線２２Ｆをそれぞれ
形成する。

【００４７】このように、本実施形態に係る製造方法に
よると、ＤＭＯＳＦＥＴ１の第１の絶縁ゲート電極１４
Ａを形成する工程において、ドレインコンタクト領域位
置規制部材であるダミーの第２の絶縁ゲート電極１４Ｂ
を形成し、該第２の絶縁ゲート電極１４Ｂの反第１の絶
縁ゲート電極側の端部を用いてドレインコンタクト領域
２０Ｂを自己整合的に形成している。これにより、従
来、レジスト膜を用いたドレインコンタクト領域と異な
り、レジスト膜形成時のレジスト膜の寸法のマージンを
見込む必要がなくなるため、ソース・ドレインコンタク
ト間の距離にばらつきが生じにくくなるので、その結
果、ＤＭＯＳＦＥＴ１におけるオン抵抗のばらつきが減
少する。その上、ドレインコンタクト領域位置規制部材
を第１の絶縁ゲート電極１４Ａと同様の構成としてお
り、新たな工程を設ける必要がないので、ドレインコン
タクト領域位置規制部材を形成するコストをほとんど無
視できる。

【００４８】さらに、ＭＯＳＦＥＴ２における各低濃度
拡散領域１８Ｄ，１８Ｅを形成する工程において、半導
体基板１１における第１の絶縁ゲート電極１４Ａと第２
の絶縁ゲート電極１４Ｂとの間の領域にドレイン領域１
３よりも不純物濃度が大きい低抵抗領域１８Ｃを設けて
いるため、新たな工程を付加することなくＤＭＯＳＦＥ
Ｔ１のオン抵抗が低減するという効果が生じる。なお、
いうまでもなく、このドレインコンタクト領域位置規制
部材である第２の絶縁ゲート電極１４Ｂと低抵抗領域１
８Ｃとは、ＭＯＳＦＥＴ２に対して何ら特性に影響を与
えることがない。

【００４９】（第１の実施形態の第１変形例）以下、本
実施形態の第１変形例について図面を参照しながら説明
する。

【００５０】図４は第１の実施形態の第１変形例に係る
半導体装置の断面構成を示している。図４において、図
１の構成要素と同一の構成要素には同一の符号を付すこ
とにより説明を省略する。図４に示すように、本変形例
の特徴として、ＤＭＯＳＦＥＴ１において、半導体基板
１１の主面における第１の絶縁ゲート電極１４Ａと第２
の絶縁ゲート電極１４Ｂとの間の領域に形成され、ダミ
ーの第２の絶縁ゲート電極１４Ｂと同様の構成を有する
ソース・ドレイン間拡張部材としての第４の絶縁ゲート
電極１４Ｄを備え、さらに、半導体基板１１の上部にお
ける第１の絶縁ゲート電極１４Ａと第４の絶縁ゲート電
極１４Ｄとの間の領域には、低抵抗領域１８Ｃと同様の
Ｎ型の不純物濃度を有する低抵抗領域１８Ｆが形成され
ている。

【００５１】このように、本変形例によると、第１の絶
縁ゲート電極１４Ａと第２の絶縁ゲート電極１４Ｂとの
間の距離を大きくすることにより、耐圧の向上を図って
いる。

【００５２】ここで、第１の絶縁ゲート電極１４Ａと第
２の絶縁ゲート電極１４Ｂとの間の距離を大きくし、且
つ、ソース・ドレイン間拡張部材としての第４の絶縁ゲ
ート電極１４Ｄ、低抵抗領域１８Ｃ，１８Ｆをいずれも
設けない場合を考察する。この場合には、第１の絶縁ゲ
ート電極１４Ａと第２の絶縁ゲート電極１４Ｂとの間の
距離が大きくなるため耐圧が向上するものの、ソース・
ドレインコンタクト間のオン抵抗は増加する。そのた
め、半導体基板１１の上部における第１の絶縁ゲート電
極１４Ａと第２の絶縁ゲート電極１４Ｂとの間の領域に
ドレイン領域１３よりも不純物濃度が大きい低抵抗領域
を連続して形成することも考えられる。

【００５３】しかしながら、一般に、ＤＭＯＳＦＥＴ１
において、ドレインコンタクト領域２０Ｂに電圧が印加
されると、Ｐ型のボディ領域１６における第１の絶縁ゲ
ート電極１４Ａ下のＮ型のドレイン領域１３との界面、
すなわち、ボディ領域１６とドレイン領域１３とからな
るＰＮ接合面に発生する空乏層はゲート長方向の双方向
に広がっていくため、Ｎ型のソース側不純物拡散領域１
８Ａと接触してしまい、いわゆるパンチスルーが発生し
て第１の絶縁ゲート電極１４Ａでキャリアを制御できな
くなる。ここで、パンチスルーを生じにくくするには、
空乏層がドレインコンタクト領域２０Ｂ側に広がるよう
に、半導体基板１１の上部におけるボディ領域１６のド
レインコンタクト領域２０Ｂ側の濃度を小さくすればよ
いことが分かっている。

【００５４】従って、前述のように、半導体基板１１の
上部における第１の絶縁ゲート電極１４Ａと第２の絶縁
ゲート電極１４Ｂとの間の領域に連続して広がる、ドレ
イン領域１３よりも不純物濃度が大きい低抵抗領域を形
成したのでは、ドレインコンタクト領域２０Ｂ側の不純
物濃度を小さくできないため、パンチスルーを抑制でき
ない。

【００５５】そこで、本変形例においては、半導体基板
１１の上部における、第１の絶縁ゲート電極１４Ａと第
４の絶縁ゲート電極１４Ｄとの間の領域及び第２の絶縁
ゲート電極１４Ｂと第４の絶縁ゲート電極１４Ｄとの間
の領域にそれぞれ低抵抗領域１８Ｃ，１８Ｆが形成さ
れ、各低抵抗領域の間に該低抵抗領域よりも不純物濃度
が小さいドレイン領域１３が介在しているため、空乏層
がよりドレインコンタクト領域２０Ｂ側に広がりやすく
なる。その結果、パンチスルーが生じにくくなり、耐圧
を向上させることができる。

【００５６】逆に、第２の絶縁ゲート電極１４Ｂと第４
の絶縁ゲート電極１４Ｄとを一体に形成した場合には、
低抵抗領域が形成できなくなるのでオン抵抗が増大する
ことになる。

【００５７】以上のことから、本変形例は、半導体基板
１１の主面におけるソース領域とドレインコンタクト領
域との間に、ソース・ドレイン間拡張部材とドレインコ
ンタクト位置規制部材とを互いに間隔をおいて、いわば
格子状に設け、且つ、半導体基板１１の上部におけるこ
れらの部材の間の領域にドレイン領域１３よりも不純物
濃度が大きい低抵抗領域を格子状に設けることより、耐
圧の向上とオン抵抗の低減との両立を図っている。

【００５８】なお、図４のＤＭＯＳＦＥＴ１において、
１つのソース・ドレイン間拡張部材を設けたが、耐圧と
オン抵抗との関係が良好となる範囲で複数のソース・ド
レイン間拡張部材を設けてもよい。

【００５９】（第１の実施形態の第２変形例）以下、本
実施形態の第２変形例について図面を参照しながら説明
する。

【００６０】図５は第１の実施形態の第２変形例に係る
半導体装置の断面構成を示している。図５において、図
１の構成要素と同一の構成要素には同一の符号を付すこ
とにより説明を省略する。図５に示すように、本変形例
の特徴として、第１の絶縁ゲート電極１４Ａと第２の絶
縁ゲート電極１４Ｂとが同電位に制御できるように第１
のゲート配線２２Ｇを用いて、第１の絶縁ゲート電極１
４Ａと第２の絶縁ゲート電極１４Ｂとの配線が電気的に
接続されている。

【００６１】これにより、第１のゲート配線に電圧を印
加すると、半導体基板１１の上部における第２の絶縁ゲ
ート電極１４Ｂの下側の領域にキャリアが集中するた
め、オン抵抗がさらに低減する。また、新たな工程を必
要としないため、ＤＭＯＳＦＥＴ１の製造に要するコス
トが増大することもなく、ＭＯＳＦＥＴ２の特性に何ら
影響を与えることもない。

【００６２】なお、前記の第１変形例のように、第１の
絶縁ゲート電極１４Ａと第２の絶縁ゲート電極１４Ｂと
の間に第４の絶縁ゲート電極１４Ｄを設け、第１の絶縁
ゲート電極１４Ａ、第２の絶縁ゲート電極１４Ｂ及び第
４の絶縁ゲート電極１４Ｄとを電気的に接続しても同様
の効果を得られることはいうまでもない。

【００６３】（第２の実施形態）本発明の第２の実施形
態について図面を参照しながら説明する。

【００６４】図６は本発明の第２の実施形態に係る半導
体装置の断面構成を示している。図６において、図１に
示した構成要素同一の構成要素には同一の符号を付すこ
とにより説明を省略する。第１の実施形態においては、
ＤＭＯＳＦＥＴ１のソース領域２０Ａ及びドレインコン
タクト領域２０Ｂ、並びにＭＯＳＦＥＴ２の第１及び第
２のソース・ドレイン領域２０Ｃ，２０ＤはいずれもＤ
ＤＤ構造としているが、本実施形態においては各領域を
いずれもＬＤＤ構造としている点に特徴がある。従っ
て、ＤＭＯＳＦＥＴ１において、第１の絶縁ゲート電極
１４Ａのゲート長方向の両側面には第１の側壁である第
１のサイドウォール３１Ａが形成され、第２の絶縁ゲー
ト電極１４Ｂのゲート長方向の両側面には第２の側壁で
ある第２のサイドウォール３１Ｂが形成され、ＭＯＳＦ
ＥＴ２において、第３の絶縁ゲート電極１４Ｃのゲート
長方向の両側面には第３の側壁である第３のサイドウォ
ール３１Ｃが形成されている。ＤＭＯＳＦＥＴ１におい
て、３２Ａは第１の絶縁ゲート電極１４Ａの反第２の絶
縁ゲート電極１４Ｂ側の第１のサイドウォール３１Ａを
用いて自己整合的に形成されたＮ型の高濃度のソース領
域であり、３２Ｂは第２の絶縁ゲート電極１４Ｂの反第
１の絶縁ゲート電極１４Ａ側の第２のサイドウォール３
１Ｂを用いて自己整合的に形成されたＮ型の高濃度のド
レインコンタクト領域である。同様に、ＭＯＳＦＥＴ２
において、３２Ｃは第３の絶縁ゲート電極１４Ｃの第２
の絶縁ゲート電極１４Ｂ側の第３のサイドウォール３１
Ｃを用いて自己整合的に形成されたＮ型の高濃度の第１
のソース・ドレイン領域であり、３２Ｄは第３の絶縁ゲ
ート電極１４Ｃの反第２の絶縁ゲート電極側の第３のサ
イドウォール３１Ｃを用いて自己整合的に形成されたＮ
型の高濃度の第２のソース・ドレイン領域である。

【００６５】これらの各高濃度不純物領域はサイドウォ
ールが形成されている分だけ各領域が小さくなってお
り、逆に、低濃度の不純物拡散領域１８Ａ，１８Ｂ，１
８Ｄ，１８Ｅがそれぞれ大きくなっているため、高濃度
不純物領域の周縁部の電界が一層緩和されるので、耐圧
がさらに向上する。

【００６６】以下、本実施形態に係る半導体装置の製造
方法について図面を参照しながら説明する。

【００６７】図７及び図８は本実施形態に係る半導体装
置の製造方法における工程順の断面構成を示している。
まず、図７（ａ）に示すように、例えば、比抵抗が１０
〜２０Ω・ｃｍで面方位の（１００）面を主面とするＰ
型の半導体基板１１上に、ＤＭＯＳＦＥＴ１用のドレイ
ン形成領域に開口部を有する第１のレジストパターン１
２を形成した後、該第１のレジストパターン１２をマス
クとして、例えば、注入エネルギーが１００ｋｅＶ、ド
ーズ量が２×１０¹²ｃｍ^-2程度の低濃度のリンイオンを
半導体基板１１に注入し、その後、該半導体基板１１に
対して熱処理を行なってリンイオンを活性化させること
により、Ｎ型のドレイン領域１３を形成する。

【００６８】次に、図７（ｂ）に示すように、半導体基
板１１に対して、例えば温度が９００℃の熱酸化を行な
って、半導体基板１１の上部に厚さが１５ｎｍ程度のゲ
ート酸化膜２４を形成した後、半導体基板１１の上に全
面にわたって多結晶シリコン膜２５を堆積する。その
後、多結晶シリコン膜２５に対して選択的にエッチング
を行なって、半導体基板１１上のドレイン領域１３と間
隔をおいて、ゲート酸化膜２４と多結晶シリコン膜２５
とからなり、ＤＭＯＳＦＥＴ１用の第１の絶縁ゲート電
極１４Ａ及び第２の絶縁ゲート電極形成１４Ｂ並びにＭ
ＯＳＦＥＴ２用の第３の絶縁ゲート電極１４Ｃを形成す
る。

【００６９】次に、図７（ｃ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のボディ形成領域に開
口部を有する第２のレジストパターン１５を形成した
後、該第２のレジストパターン１５及び第１の絶縁ゲー
ト電極１４Ａの反第２の絶縁ゲート電極側の端部をマス
クとして、例えば、注入エネルギーが１４０ｋｅＶ、ド
ーズ量が１×１０¹⁴ｃｍ^-2程度のボロンイオンを半導体
基板１１のドレイン領域１３に注入し、その後、該半導
体基板１１に対して熱処理を行なってボロンイオンを活
性化させることにより、第１の絶縁ゲート電極１４Ａに
対して自己整合的にＰ型のボディ領域１６を形成する。

【００７０】次に、図７（ｄ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のＮ型低濃度不純物拡
散形成領域及びＭＯＳＦＥＴ２用の低濃度拡散形成領域
にそれぞれ開口部を有する第３のレジストパターン１７
を形成した後、該第３のレジストパターン１７及び第１
〜第３の絶縁ゲート電極１４Ａ，１４Ｂ，１４Ｃの各ゲ
ート長方向の端部をマスクとして、例えば、注入エネル
ギーが３０ｋｅＶ、ドーズ量が１×１０¹³ｃｍ^-2程度の
低濃度のリンイオンを半導体基板１１の上部に注入し、
その後、該半導体基板１１に対して熱処理を行なってリ
ンイオンを活性化させることにより、ＤＭＯＳＦＥＴ１
におけるＮ型のソース側不純物拡散領域１８Ａ、Ｎ型の
ドレインコンタクト側不純物拡散領域１８Ｂ及びｎ型の
低抵抗領域１８Ｃ、並びにＭＯＳＦＥＴ２におけるＮ型
の第１の低濃度拡散領域１８Ｄ及びＮ型の第２の低濃度
拡散領域１８Ｅを各絶縁ゲート電極１４Ａ，１４Ｂ，１
４Ｃに対してそれぞれ自己整合的に形成する。

【００７１】次に、図８（ａ）に示すように、半導体基
板１１の上に全面にわたって、例えば厚さが１６０ｎｍ
程度のシリコン酸化膜（図示せず）を堆積し、その後、
該シリコン酸化膜に対して等方性のエッチングを行なう
ことにより、第１の絶縁ゲート電極１４Ａのゲート長方
向側の両側面に第１のサイドウォール３１Ａを形成し、
第２の絶縁ゲート電極１４Ｂのゲート長方向側の両側面
に第２のサイドウォール３１Ｂを形成し、第３の絶縁ゲ
ート電極１４Ｃのゲート長方向側の両側面に第３のサイ
ドウォール３１Ｃを形成する。ここで、図８（ａ）に示
すように、第１の絶縁ゲート電極１４Ａと第２の絶縁ゲ
ート電極１４Ｂとの間隔が狭い場合には、第１の絶縁ゲ
ート電極１４Ａと第２の絶縁ゲート電極１４Ｂとの間に
形成される第１のサイドウォール３１Ａと第２のサイド
ウォール３１Ｂとは一体に形成される。

【００７２】次に、図８（ｂ）に示すように、半導体基
板１１上に、ＤＭＯＳＦＥＴ１用のソース形成領域及び
ドレインコンタクト形成領域、並びにＭＯＳＦＥＴ２用
のソース・ドレイン形成領域にそれぞれ開口部を有する
第４のレジストパターン１９を形成した後、該第４のレ
ジストパターン１９及び第１〜第３の絶縁ゲート電極１
４Ａ，１４Ｂ，１４Ｃのゲート長方向の各サイドウォー
ル３１Ａ，３１Ｂ，３１Ｃをマスクとして、例えば、注
入エネルギーが３０ｋｅＶ、ドーズ量が１×１０¹⁶ｃｍ
^-2程度の高濃度のヒ素イオンを半導体基板１１の上部に
注入し、その後、該半導体基板１１に対して熱処理を行
なってヒ素イオンを活性化させることにより、ＤＭＯＳ
ＦＥＴ１におけるＮ型のソース領域３２Ａ及びＮ型のド
レインコンタクト領域３２Ｂ、並びにＭＯＳＦＥＴ２に
おけるＮ型の第１のソース・ドレイン領域３２Ｃ及びＮ
型の第２のソース・ドレイン領域３２Ｄを各サイドウォ
ール３１Ａ，３１Ｂ，３１Ｃに対してそれぞれ自己整合
的に形成する。

【００７３】次に、図８（ｃ）に示すように、半導体基
板１１の上に、例えば、減圧ＣＶＤ法を用いて厚さが８
００ｎｍ程度のＮＳＧ膜２１を層間絶縁膜として全面に
わたって堆積する。その後、該ＮＳＧ膜２１の上に、Ｄ
ＭＯＳＦＥＴ１におけるソース領域３２Ａ、第１の絶縁
ゲート電極１４Ａ及びドレインコンタクト領域３２Ｂ、
並びにＭＯＳＦＥＴ２における第１のソース・ドレイン
領域３２Ｃ、第３の絶縁ゲート電極１４Ｃ及び第２のソ
ース・ドレイン領域３２Ｄの各上面の一部を露出するレ
ジストパターン（図示せず）を形成し、該レジストパタ
ーンをマスクとして、ＮＳＧ膜２１に対してドライエッ
チングを行なうことにより、コンタクトホールをそれぞ
れ形成する。その後、例えば、スパッタリング法を用い
て、半導体基板１１の上に全面にわたってアルミニウム
等よりなる金属膜（図示せず）を堆積した後、該金属膜
の上に所定のレジストパターン（図示せず）を形成し、
該レジストパターンをマスクとして該金属膜に対してエ
ッチングを行なうことにより、ＤＭＯＳＦＥＴ１におけ
るソース配線２２Ａ、第１のゲート配線２２Ｂ及びドレ
イン配線２２Ｃ、並びにＭＯＳＦＥＴ２における第１の
ソース・ドレイン配線２２Ｄ、第２のゲート配線２２Ｅ
及び第２のソース・ドレイン配線２２Ｆをそれぞれ形成
する。

【００７４】このように、本実施形態によると、ＤＭＯ
ＳＦＥＴ１の第１の絶縁ゲート電極１４Ａを形成する工
程において、ドレインコンタクト領域位置規制部材であ
るダミーの第２の絶縁ゲート電極１４Ｂを形成し、該第
２の絶縁ゲート電極１４Ｂの反第１の絶縁ゲート電極側
の第２のサイドウォール３１Ｂを用いてドレインコンタ
クト領域３２Ｂを自己整合的に形成している。これによ
り、従来、レジスト膜を用いたドレインコンタクト領域
と異なり、レジスト膜形成時のレジスト膜の寸法のマー
ジンを見込む必要がなくなるため、ソース・ドレインコ
ンタクト間の距離にばらつきが生じにくくなるので、そ
の結果、ＤＭＯＳＦＥＴ１におけるオン抵抗のばらつき
が抑制される。その上、ドレインコンタクト領域位置規
制部材を第１の絶縁ゲート電極１４Ａと同様の構成とし
ており、新たな工程を設ける必要がないので、ドレイン
コンタクト領域位置規制部材を形成するコストをほとん
ど無視できる。

【００７５】さらに、ＭＯＳＦＥＴ２における各低濃度
拡散領域１８Ｄ，１８Ｅを形成する工程において、半導
体基板１１における第１の絶縁ゲート電極１４Ａと第２
の絶縁ゲート電極１４Ｂとの間の領域にドレイン領域１
３よりも不純物濃度が大きい低抵抗領域１８Ｃを設けて
いるため、新たな工程を付加することなくＤＭＯＳＦＥ
Ｔ１のオン抵抗が低減するという効果が生じる。なお、
いうまでもなく、このドレインコンタクト領域位置規制
部材である第２の絶縁ゲート電極１４Ｂと低抵抗領域１
８Ｃとは、ＭＯＳＦＥＴ２に対して何ら特性に影響を与
えることがない。

【００７６】また、第１の実施形態の第１変形例と同様
に、半導体基板１１の主面における第１の絶縁ゲート電
極１４Ａと第２の絶縁ゲート電極１４Ｂとの間の領域
に、ダミーの第２の絶縁ゲート電極１４Ｂと同様の構成
を有するソース・ドレイン間拡張部材を設けてもよい。

【００７７】（第２の実施形態の第１変形例）以下、本
実施形態の第１変形例について図面を参照しながら説明
する。

【００７８】図９は第２の実施形態の第１変形例に係る
半導体装置の断面構成を示している。図９において、図
６の構成要素と同一の構成要素には同一の符号を付すこ
とにより説明を省略する。図９に示すように、本変形例
の特徴として、第１の絶縁ゲート電極１４Ａと第２の絶
縁ゲート電極１４Ｂとが同電位に制御できるように第１
のゲート配線２２Ｇを用いて、第１の絶縁ゲート電極１
４Ａと第２の絶縁ゲート電極１４Ｂとの配線が電気的に
接続されている。

【００７９】これにより、第１のゲート配線に電圧を印
加すると、半導体基板１１の上部における第２の絶縁ゲ
ート電極１４Ｂの下側の領域にキャリアが集中するた
め、オン抵抗がさらに低減する。また、新たな工程を必
要としないため、ＤＭＯＳＦＥＴ１の製造に要するコス
トが増大することもなく、ＭＯＳＦＥＴ２の特性に何ら
影響を与えることもない。

【００８０】なお、第１及び第２の実施形態及び各変形
例においては、ＤＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２の
チャネルの型をいずれもＮチャネル型としたが、Ｐチャ
ネル型であっても同様の効果を有することは明らかであ
る。

【００８１】また、ソース・ドレイン間拡張部材及びド
レインコンタクト位置規制部材に絶縁ゲート電極と同様
の形状及び同様の部材を用いたが、これに限らず、半導
体基板の主面と接する面が絶縁体であって、耐圧とオン
抵抗との関係が良好となる範囲であれば形状を問わな
い。

【００８２】また、第１の絶縁ゲート電極１４Ａと第２
の絶縁ゲート電極１４ＢとはＤＭＯＳＦＥＴ１形成領域
の外部で接続されていてもよい。

【００８３】

【発明の効果】本発明の半導体装置によると、ドレイン
コンタクト領域におけるソース領域側の端部の位置は、
ドレインコンタクト領域位置規制部材の反ソース領域側
の側面によって自己整合的に規制されているため、ソー
ス・ドレインコンタクト間の距離のばらつきが抑えられ
ているので、ソース・ドレインコンタクト間の距離で規
定されるオン抵抗のばらつきが減少する。

【００８４】本発明の半導体装置が、半導体基板の上部
における絶縁ゲート電極とドレインコンタクト領域位置
規制部材との間の領域に形成され、第１導電型の不純物
がその不純物濃度がドレイン領域よりも大きく且つソー
ス領域又はドレインコンタクト領域よりも小さくドープ
されてなる低抵抗領域をさらに備えていると、半導体基
板における絶縁ゲート電極とドレインコンタクト領域位
置規制部材との間の領域の抵抗が小さくなるので、オン
抵抗が低減し、特性がさらに向上する。

【００８５】本発明の半導体装置において、絶縁ゲート
電極が第１の絶縁ゲート電極であり、ドレインコンタク
ト領域位置規制部材が半導体基板と絶縁されて形成され
た第２の絶縁ゲート電極であると、ドレインコンタクト
領域位置規制部材が確実に形成される。

【００８６】本発明の半導体装置において、第１の絶縁
ゲート電極と第２の絶縁ゲート電極とが電気的に接続さ
れていると、半導体基板における第２の絶縁ゲート電極
下のソース・ドレインコンタクト間の抵抗が小さくなる
ので、さらにオン抵抗が低減する。

【００８７】本発明の半導体装置が、半導体基板の上に
おける絶縁ゲート電極とドレインコンタクト領域位置規
制部材との間の領域にそれぞれ間隔をおいて形成され、
少なくとも半導体基板と接する部分が絶縁体よりなるソ
ース・ドレイン間拡張部材と、半導体基板における絶縁
ゲート電極とソース・ドレイン間拡張部材との間の領域
及びソース・ドレイン間拡張部材とドレインコンタクト
領域位置規制部材との間の領域にそれぞれ形成され、第
１導電型の不純物がその不純物濃度がドレイン領域より
も大きく且つソース領域又はドレインコンタクト領域よ
りも小さくドープされてなる低抵抗領域とをさらに備え
ていると、ソース領域とドレインコンタクト領域との間
の領域に、ソース・ドレイン間拡張部材とドレインコン
タクト領域位置規制部材とが形成されるため、ソース・
ドレインコンタクト間が拡張されるので、耐圧が向上す
ると共に、半導体基板における絶縁ゲート電極、拡張部
材及び位置規制部材の間の領域に、不純物濃度がドレイ
ン領域よりも大きい低抵抗領域が形成されているため、
半導体基板における絶縁ゲート電極とドレインコンタク
ト領域位置規制部材との間の領域の抵抗が小さくなるの
で、オン抵抗の増加が抑制される。

【００８８】本発明の半導体装置において、絶縁ゲート
電極が第１の絶縁ゲート電極であり、ドレインコンタク
ト領域位置規制部材が半導体基板と絶縁されて形成され
た第２の絶縁ゲート電極であり、ソース・ドレイン間拡
張部材が半導体基板と絶縁されて形成された第３の絶縁
ゲート電極であると、ドレインコンタクト領域位置規制
部材及びソース・ドレイン間拡張部材が確実に形成され
る。

【００８９】本発明の半導体装置において、第１の絶縁
ゲート電極と第２の絶縁ゲート電極と第３の絶縁ゲート
電極とが電気的に接続されていると、半導体基板におけ
る第２及び第３の絶縁ゲート電極下のソース・ドレイン
コンタクト間の抵抗が小さくなるので、さらにオン抵抗
が低減する。

【００９０】本発明の半導体装置が、半導体基板におけ
るボディ領域の上端部側とソース領域の下端部側との間
の領域に形成され、低抵抗領域と同様の不純物濃度プロ
ファイルを有するソース側不純物拡散領域と、半導体基
板におけるドレイン領域とドレインコンタクト領域の下
端部側との間の領域に形成され、低抵抗領域と同様の不
純物濃度プロファイルを有するドレインコンタクト側不
純物拡散領域とをさらに備えていると、ソース領域とボ
ディ領域との界面及びドレインコンタクト領域とドレイ
ン領域との界面において電界が緩和されるため、さらに
耐圧が向上する。

【００９１】本発明の半導体装置において、絶縁ゲート
電極及びドレインコンタクト領域位置規制部材のゲート
長方向の両側面には、それぞれ絶縁膜よりなる側壁が密
着して形成されており、ソース領域におけるドレインコ
ンタクト領域側の端部の位置は、絶縁ゲート電極の反ド
レインコンタクト領域側の側壁により自己整合的に規制
されていると共に、ドレインコンタクト領域におけるソ
ース領域側の端部の位置は、ドレインコンタクト領域位
置規制部材の反ソース領域側の側壁により自己整合的に
規制されていると、ソース領域及びドレインコンタクト
領域はＬＤＤ構造となるので、耐圧がさらに向上する。

【００９２】本発明の第１の半導体装置の製造方法によ
ると、ドレインコンタクト領域におけるソース領域側の
端部の位置が、第２の絶縁ゲート電極の反ソース領域側
の側面によって規制されるため、ソース・ドレインコン
タクト間の距離のばらつきを抑えることができるので、
オン抵抗のばらつきを減少させることができる。

【００９３】本発明の第２の半導体装置の製造方法によ
ると、ドレインコンタクト領域におけるソース領域側の
端部の位置が第２の絶縁ゲート電極の反ソース領域側の
第２の側壁によって規制されるため、ソース・ドレイン
コンタクト間の距離のばらつきを抑えることができるの
で、オン抵抗のばらつきを減少させることができる。

【００９４】さらに、ソース領域及びドレインコンタク
ト領域がそれぞれＬＤＤ構造を有するため耐圧が一層向
上する。

【００９５】本発明の第１又は第２の半導体装置の製造
方法が、半導体基板における第１の絶縁ゲート電極と第
２の絶縁ゲート電極との間の領域に、不純物濃度がドレ
イン領域よりも大きく且つソース領域又はドレインコン
タクト領域よりも小さい第１導電型の不純物をドープす
ることにより、不純物拡散領域を第１の絶縁ゲート電極
と第２の絶縁ゲート電極との間の領域に形成する不純物
拡散領域形成工程をさらに備えていると、１の絶縁ゲー
ト電極と第２の絶縁ゲート電極との間に形成された不純
物拡散領域は、不純物濃度がドレイン領域よりも大きい
ため、ドレイン領域よりも抵抗が小さくなるので、オン
抵抗を低減させることができる。

【００９６】本発明の第１又は第２の半導体装置の製造
方法において、不純物拡散領域形成工程が、半導体基板
におけるボディ領域の上端部とソース領域の下端部との
間の領域と、ドレイン領域とドレインコンタクト領域の
下端部との間の領域とに、不純物濃度がドレイン領域よ
りも大きく且つソース領域又はドレインコンタクト領域
よりも小さい第１導電型の不純物をドープすることによ
り、不純物拡散領域をボディ領域の上端部とソース領域
の下端部との間及びドレイン領域とドレインコンタクト
領域の下端部との間の各領域にそれぞれ形成する工程を
含むと、ソース領域とボディ領域との界面及びドレイン
コンタクト領域とドレイン領域との界面において電界が
緩和されるため、さらに耐圧が向上する。

【００９７】本発明の第３の半導体装置の製造方法によ
ると、第１の半導体装置の製造方法の効果が得られる上
に、ＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極及びダミ
ーの第２の絶縁ゲート電極並びにＭＯＳＦＥＴ用の第３
の絶縁ゲート電極とを一の工程で形成するため、半導体
装置の製造に要するコストが増すことなく且つＭＯＳＦ
ＥＴの電気特性に影響を与えることなく、オン抵抗のば
らつきが抑制されたＤＭＯＳＦＥＴを製造できる。

【００９８】本発明の第４の半導体装置の製造方法によ
ると、第３の半導体装置の製造方法の効果が得られる上
に、ＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極及びダミ
ーの第２の絶縁ゲート電極並びにＭＯＳＦＥＴ用の第３
の絶縁ゲート電極とを一の工程で形成するため、半導体
装置の製造に要するコストが増すことなく且つＭＯＳＦ
ＥＴの電気特性に影響を与えることなく、オン抵抗のば
らつきが抑制されたＤＭＯＳＦＥＴを製造できる。ま
た、ソース領域及びドレインコンタクト領域がそれぞれ
ＬＤＤ構造を有するため耐圧が一層向上する。

【００９９】本発明の第３又は第４の半導体装置の製造
方法が、半導体基板における第１の絶縁ゲート電極と第
２の絶縁ゲート電極との間の領域に、不純物濃度がドレ
イン領域よりも大きく且つソース領域又はドレインコン
タクト領域よりも小さい第１導電型の不純物をドープす
ることにより、不純物拡散領域を第１の絶縁ゲート電極
と第２の絶縁ゲート電極との間の領域に形成する不純物
拡散領域形成工程をさらに備えていると、１の絶縁ゲー
ト電極と第２の絶縁ゲート電極との間に形成された不純
物拡散領域は、不純物濃度がドレイン領域よりも大きい
ため、ドレイン領域よりも抵抗が小さくなるので、オン
抵抗を低減させることができる。

【０１００】本発明の第３又は第４の半導体装置の製造
方法において、不純物拡散領域形成工程は、不純物拡散
領域を、ボディ領域の上端部とソース領域の下端部との
間及びドレイン領域とドレインコンタクト領域の下端部
との間の各領域にそれぞれ形成する工程と、第１のソー
ス・ドレイン領域の下端部側の領域と第２のソース・ド
レイン領域の下端部側の領域とにそれぞれ形成する工程
とを含むため、ＤＭＯＳＦＥＴ及びＭＯＳＦＥＴのＬＤ
Ｄ構造を一の工程で確実に形成することができる。

【０１０１】本発明の第１〜４の半導体装置の製造方法
が、第１の絶縁ゲート電極と第２の絶縁ゲート電極とを
電気的に接続する工程をさらに備えていると、半導体基
板における第２の絶縁ゲート電極下のソース・ドレイン
コンタクト間の抵抗が小さくなるので、さらにオン抵抗
が低減する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。

【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。

【図３】本発明の第１の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。

【図４】本発明の第１の実施形態の第１変形例に係る半
導体装置を示す構成断面図である。

【図５】本発明の第１の実施形態の第２変形例に係る半
導体装置を示す構成断面図である。

【図６】本発明の第２の実施形態に係る半導体装置を示
す構成断面図である。

【図７】本発明の第２の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。

【図８】本発明の第２の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。

【図９】本発明の第２の実施形態の第１変形例に係る半
導体装置を示す構成断面図である。

【図１０】従来のＤＭＯＳＦＥＴの製造方法を示す工程
順断面図である。

【符号の説明】

１ ＤＭＯＳＦＥＴ ２ ＭＯＳＦＥＴ １１ 半導体基板 １２ 第１のレジストパターン １３ ドレイン領域 １４Ａ 第１の絶縁ゲート電極 １４Ｂ 第２の絶縁ゲート電極（ドレインコンタクト領
域位置規制部材） １４Ｃ 第３の絶縁ゲート電極 １４Ｄ 第４の絶縁ゲート電極（ソース・ドレイン間拡
張部材） １５ 第２のレジストパターン １６ ボディ領域 １７ 第３のレジストパターン １８Ａ ソース側不純物拡散領域 １８Ｂ ドレインコンタクト側不純物拡散領域 １８Ｃ 低抵抗領域 １８Ｄ 第１の低濃度拡散領域 １８Ｅ 第２の低濃度拡散領域 １９ 第４のレジストパターン ２０Ａ ソース領域 ２０Ｂ ドレインコンタクト領域 ２０Ｃ 第１のソース・ドレイン領域 ２０Ｄ 第２のソース・ドレイン領域 ２１ ＮＳＧ膜 ２２Ａ ソース配線 ２２Ｂ 第１のゲート配線 ２２Ｃ ドレイン配線 ２２Ｄ 第１のソース・ドレイン配線 ２２Ｅ 第２のゲート配線 ２２Ｆ 第２のソース・ドレイン配線 ２２Ｇ 第１のゲート配線 ２４ ゲート酸化膜 ２５ 多結晶シリコン膜 ３１Ａ 第１のサイドウォール ３１Ｂ 第２のサイドウォール ３１Ｃ 第３のサイドウォール ３２Ａ ソース領域 ３２Ｂ ドレインコンタクト領域 ３２Ｃ 第１のソース・ドレイン領域 ３２Ｄ 第２のソース・ドレイン領域

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成され、第１導電型の低
   濃度不純物がドープされてなるドレイン領域と、 前記ドレイン領域の上に前記半導体基板と絶縁されて形
   成された絶縁ゲート電極と、 前記ドレイン領域の上に前記絶縁ゲート電極と間隔をお
   いて形成され、少なくとも前記半導体基板と接する部分
   が絶縁体よりなるドレインコンタクト領域位置規制部材
   と、 前記ドレイン領域における前記絶縁ゲート電極に対する
   前記ドレインコンタクト領域位置規制部材の反対側の領
   域に形成され、第２導電型の不純物がドープされてなる
   ボディ領域と、 前記ボディ領域に該ボディ領域の周辺部と間隔をおいて
   形成され、第１導電型の高濃度不純物がドープされてな
   るソース領域と、 前記ドレイン領域における前記ドレインコンタクト領域
   位置規制部材に対する前記絶縁ゲート電極の反対側の領
   域に形成され、第１導電型の高濃度不純物がドープされ
   てなるドレインコンタクト領域とを備え、 前記ドレインコンタクト領域におけるソース領域側の端
   部の位置は、前記ドレインコンタクト領域位置規制部材
   の反ソース領域側の側面により自己整合的に規制されて
   いることを特徴とする半導体装置。
2. 【請求項２】 前記半導体基板における前記絶縁ゲート
   電極と前記ドレインコンタクト領域位置規制部材との間
   の領域に形成され、第１導電型の不純物がその不純物濃
   度が前記ドレイン領域よりも大きく且つ前記ソース領域
   又は前記ドレインコンタクト領域よりも小さくドープさ
   れてなる低抵抗領域をさらに備えていることを特徴とす
   る請求項１に記載の半導体装置。
3. 【請求項３】 前記絶縁ゲート電極が第１の絶縁ゲート
   電極であり、 前記ドレインコンタクト領域位置規制部材は、前記半導
   体基板と絶縁されて形成された第２の絶縁ゲート電極で
   あることを特徴とする請求項１に記載の半導体装置。
4. 【請求項４】 前記第１の絶縁ゲート電極と前記第２の
   絶縁ゲート電極とは電気的に接続されていることを特徴
   とする請求項３に記載の半導体装置。
5. 【請求項５】 前記半導体基板の上における前記絶縁ゲ
   ート電極と前記ドレインコンタクト領域位置規制部材と
   の間の領域に前記絶縁ゲート電極及び前記ドレインコン
   タクト領域とそれぞれ間隔をおいて形成され、少なくと
   も前記半導体基板と接する部分が絶縁体よりなるソース
   ・ドレイン間拡張部材と、 前記半導体基板における前記絶縁ゲート電極と前記ソー
   ス・ドレイン間拡張部材との間の領域及び前記ソース・
   ドレイン間拡張部材と前記ドレインコンタクト領域位置
   規制部材との間の領域にそれぞれ形成され、第１導電型
   の不純物がその不純物濃度が前記ドレイン領域よりも大
   きく且つ前記ソース領域又は前記ドレインコンタクト領
   域よりも小さくドープされてなる低抵抗領域とをさらに
   備えていることを特徴とする請求項１に記載の半導体装
   置。
6. 【請求項６】 前記絶縁ゲート電極が第１の絶縁ゲート
   電極であり、 前記ドレインコンタクト領域位置規制部材は、前記半導
   体基板と絶縁されて形成された第２の絶縁ゲート電極で
   あり、 前記ソース・ドレイン間拡張部材は、前記半導体基板と
   絶縁されて形成された第３の絶縁ゲート電極であること
   を特徴とする請求項５に記載の半導体装置。
7. 【請求項７】 前記第１の絶縁ゲート電極と前記第２の
   絶縁ゲート電極と前記第３の絶縁ゲート電極とは電気的
   に接続されていることを特徴とする請求項６に記載の半
   導体装置。
8. 【請求項８】 前記半導体基板における前記ボディ領域
   の上端部側と前記ソース領域の下端部側との間の領域に
   形成され、前記低抵抗領域と同様の不純物濃度プロファ
   イルを有するソース側不純物拡散領域と、 前記半導体基板における前記ドレイン領域と前記ドレイ
   ンコンタクト領域の下端部側との間の領域に形成され、
   前記低抵抗領域と同様の不純物濃度プロファイルを有す
   るドレインコンタクト側不純物拡散領域とをさらに備え
   ていることを特徴とする請求項２又は５に記載の半導体
   装置。
9. 【請求項９】 前記絶縁ゲート電極及び前記ドレインコ
   ンタクト領域位置規制部材のゲート長方向の両側面に
   は、それぞれ絶縁膜よりなる側壁が密着して形成されて
   おり、 前記ソース領域における前記ドレインコンタクト領域側
   の端部の位置は、前記絶縁ゲート電極の反ドレインコン
   タクト領域側の側壁により自己整合的に規制されている
   と共に、前記ドレインコンタクト領域における前記ソー
   ス領域側の端部の位置は、前記ドレインコンタクト領域
   位置規制部材の反ソース領域側の側壁により自己整合的
   に規制されていることを特徴とする請求項１〜８のいず
   れか１項に記載の半導体装置。
10. 【請求項１０】 半導体基板に第１導電型の不純物を低
    濃度にドープすることによりドレイン領域を形成するド
    レイン領域形成工程と、 前記ドレイン領域の上に、該ドレイン領域とそれぞれ絶
    縁される第１の絶縁ゲート電極と第２の絶縁ゲート電極
    とを互いに間隔をおいて形成する絶縁ゲート電極形成工
    程と、 前記第１の絶縁ゲート電極をマスクとして前記ドレイン
    領域における前記第１の絶縁ゲート電極の反第２の絶縁
    ゲート電極側の第１の領域に第２導電型の不純物をドー
    プすることにより、ボディ領域を前記第１の領域に自己
    整合的に形成するボディ領域形成工程と、 前記第１の絶縁ゲート電極をマスクとして前記ボディ領
    域に第１導電型の不純物を高濃度にドープすることによ
    り、ソース領域を前記ボディ領域に自己整合的に且つ前
    記ボディ領域の周辺部と間隔をおくように形成するソー
    ス領域形成工程と、 前記第２の絶縁ゲート電極をマスクとして前記ドレイン
    領域における前記第２の絶縁ゲート電極の反第１の絶縁
    ゲート電極側の第２の領域に第１導電型の不純物を高濃
    度にドープすることにより、ドレインコンタクト領域を
    前記第２の領域に自己整合的に形成するドレインコンタ
    クト領域形成工程とを備えていることを特徴とする半導
    体装置の製造方法。
11. 【請求項１１】 半導体基板に第１導電型の不純物を低
    濃度にドープすることによりドレイン領域を形成するド
    レイン領域形成工程と、 前記ドレイン領域の上に、該ドレイン領域とそれぞれ絶
    縁される第１の絶縁ゲート電極と第２の絶縁ゲート電極
    とを互いに間隔をおいて形成する絶縁ゲート電極形成工
    程と、 前記半導体基板の上に全面にわたって絶縁膜を堆積した
    後、該絶縁膜に対してエッチバックを行なうことによ
    り、前記第１の絶縁ゲート電極のゲート長方向側の両側
    面に前記絶縁膜よりなる第１の側壁を形成すると共に、
    前記第２の絶縁ゲート電極のゲート長方向側の両側面に
    前記絶縁膜よりなる第２の側壁を形成する側壁形成工程
    と、 前記第１の絶縁ゲート電極及び前記第１の側壁をマスク
    として前記ドレイン領域における前記第１の絶縁ゲート
    電極の反第２の絶縁ゲート電極側の第１の領域に第２導
    電型の不純物をドープすることにより、ボディ領域を前
    記第１の領域に自己整合的に形成するボディ領域形成工
    程と、 前記第１の絶縁ゲート電極及び第１の側壁をマスクとし
    て前記ボディ領域に第１導電型の不純物を高濃度にドー
    プすることにより、ソース領域を前記ボディ領域に自己
    整合的に且つ前記ボディ領域の周辺部と間隔をおくよう
    に形成するソース領域形成工程と、 前記第２の絶縁ゲート電極及び前記第２の側壁をマスク
    として前記ドレイン領域における前記第２の絶縁ゲート
    電極の反第１の絶縁ゲート電極側の第２の領域に第１導
    電型の不純物を高濃度にドープすることにより、ドレイ
    ンコンタクト領域を前記第２の領域に自己整合的に形成
    するドレインコンタクト領域形成工程とを備えているこ
    とを特徴とする半導体装置の製造方法。
12. 【請求項１２】 前記半導体基板における前記第１の絶
    縁ゲート電極と前記第２の絶縁ゲート電極との間の領域
    に、不純物濃度が前記ドレイン領域よりも大きく且つ前
    記ソース領域又は前記ドレインコンタクト領域よりも小
    さい第１導電型の不純物をドープすることにより、不純
    物拡散領域を前記第１の絶縁ゲート電極と前記第２の絶
    縁ゲート電極との間の領域に形成する不純物拡散領域形
    成工程をさらに備えていることを特徴とする請求項１０
    又は１１に記載の半導体装置の製造方法。
13. 【請求項１３】 前記不純物拡散領域形成工程は、前記
    半導体基板における前記ボディ領域の上端部と前記ソー
    ス領域の下端部との間の領域と、前記ドレイン領域と前
    記ドレインコンタクト領域の下端部との間の領域とに、
    不純物濃度が前記ドレイン領域よりも大きく且つ前記ソ
    ース領域又は前記ドレインコンタクト領域よりも小さい
    前記第１導電型の不純物をドープすることにより、不純
    物拡散領域を前記ボディ領域の上端部と前記ソース領域
    の下端部との間及び前記ドレイン領域と前記ドレインコ
    ンタクト領域の下端部との間の各領域にそれぞれ形成す
    る工程を含むことを特徴とする請求項１２に記載の半導
    体装置の製造方法。
14. 【請求項１４】 一の半導体基板に第１導電型の不純物
    を低濃度にドープすることにより、ＤＭＯＳＦＥＴ用の
    ドレイン領域を形成するドレイン領域形成工程と、 前記ドレイン領域の上に、該ドレイン領域とそれぞれ絶
    縁されるＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極と第
    ２の絶縁ゲート電極とを互いに間隔をおいて形成すると
    共に、前記一の半導体基板の上に前記ドレイン領域と間
    隔をおき且つ前記半導体基板と絶縁されるＭＯＳＦＥＴ
    用の第３の絶縁ゲート電極を形成する絶縁ゲート電極形
    成工程と、 前記第１の絶縁ゲート電極をマスクとして前記ドレイン
    領域における前記第１の絶縁ゲート電極の反第２の絶縁
    ゲート電極側の第１の領域に第２導電型の不純物をドー
    プすることにより、ボディ領域を前記第２の領域に自己
    整合的に形成するボディ領域形成工程と、 前記第１の絶縁ゲート電極をマスクとして前記ボディ領
    域に第１導電型の不純物を高濃度にドープすることによ
    り、ソース領域を前記ボディ領域に自己整合的に且つ前
    記ボディ領域の周辺部と間隔をおくように形成するソー
    ス領域形成工程と、 前記第２の絶縁ゲート電極をマスクとして前記ドレイン
    領域における前記第２の絶縁ゲート電極の反第１の絶縁
    ゲート電極側の第２の領域に第１導電型の不純物を高濃
    度にドープすることにより、ドレインコンタクト領域を
    前記第２の領域に自己整合的に形成するドレインコンタ
    クト領域形成工程と、 前記第３の絶縁ゲート電極をマスクとして前記一の半導
    体基板における前記第３の絶縁ゲート電極の第２の絶縁
    ゲート電極側の第３領域に第１導電型の不純物を高濃度
    にドープすることにより、第１のソース・ドレイン領域
    を前記第３の領域に自己整合的に且つ前記ドレイン領域
    と間隔をおくように形成すると共に、前記一の半導体基
    板における前記第３の絶縁ゲート電極の反第２の絶縁ゲ
    ート電極側の第４の領域に第１導電型の不純物を高濃度
    にドープすることにより、第２のソース・ドレイン領域
    を前記第４の領域に自己整合的に形成するソース・ドレ
    イン領域形成工程とを備えていることを特徴とする半導
    体装置の製造方法。
15. 【請求項１５】 一の半導体基板に第１導電型の不純物
    を低濃度にドープすることにより、ＤＭＯＳＦＥＴ用の
    ドレイン領域を形成するドレイン領域形成工程と、 前記ドレイン領域の上に、該ドレイン領域とそれぞれ絶
    縁されるＤＭＯＳＦＥＴ用の第１の絶縁ゲート電極と第
    ２の絶縁ゲート電極とを互いに間隔をおいて形成すると
    共に、前記一の半導体基板の上に前記ドレイン領域と間
    隔をおき且つ前記半導体基板と絶縁されるＭＯＳＦＥＴ
    用の第３の絶縁ゲート電極を形成する絶縁ゲート電極形
    成工程と、 前記一の半導体基板の上に全面にわたって絶縁膜を堆積
    した後、該絶縁膜に対してエッチバックを行なうことに
    より、前記第１の絶縁ゲート電極のゲート長方向側の両
    側面に前記絶縁膜よりなる第１の側壁を形成し、前記第
    ２の絶縁ゲート電極のゲート長方向側の両側面に前記絶
    縁膜よりなる第２の側壁を形成し、前記第３の絶縁ゲー
    ト電極のゲート長方向側の両側面に前記絶縁膜よりなる
    第３の側壁を形成する側壁形成工程と、 前記第１の絶縁ゲート電極及び前記第１の側壁をマスク
    として前記ドレイン領域における前記第１の絶縁ゲート
    電極の反第２の絶縁ゲート電極側の第１の領域に第２導
    電型の不純物をドープすることにより、ボディ領域を前
    記第１の領域に自己整合的に形成するボディ領域形成工
    程と、 前記第１の絶縁ゲート電極及び前記第１の側壁をマスク
    として前記ボディ領域に第１導電型の不純物を高濃度に
    ドープすることにより、ソース領域を前記ボディ領域に
    自己整合的に且つ前記ボディ領域の周辺部と間隔をおく
    ように形成するソース領域形成工程と、 前記第２の絶縁ゲート電極及び前記第２の側壁をマスク
    として前記ドレイン領域における前記第２の絶縁ゲート
    電極の反第１の絶縁ゲート電極側の第２の領域に第１導
    電型の不純物を高濃度にドープすることにより、ドレイ
    ンコンタクト領域を前記第２の領域に自己整合的に形成
    するドレインコンタクト領域形成工程と、 前記第３の絶縁ゲート電極をマスクとして前記一の半導
    体基板における前記第３の絶縁ゲート電極の第２の絶縁
    ゲート電極側の第３領域に第１導電型の不純物を高濃度
    にドープすることにより、第１のソース・ドレイン領域
    を前記第３の領域に自己整合的に且つ前記ドレイン領域
    と間隔をおくように形成すると共に、前記一の半導体基
    板における前記第３の絶縁ゲート電極の反第２の絶縁ゲ
    ート電極側の第４の領域に第１導電型の不純物を高濃度
    にドープすることにより、第２のソース・ドレイン領域
    を前記第４の領域に自己整合的に形成するソース・ドレ
    イン領域形成工程とを備えていることを特徴とする半導
    体装置の製造方法。
16. 【請求項１６】 前記一の半導体基板における前記第１
    の絶縁ゲート電極と前記第２の絶縁ゲート電極との間の
    領域に、不純物濃度が前記ドレイン領域よりも大きく且
    つ前記ソース領域又は前記ドレインコンタクト領域より
    も小さい第１導電型の不純物をドープすることにより、
    不純物拡散領域を前記第１の絶縁ゲート電極と前記第２
    の絶縁ゲート電極との間の領域に形成する不純物拡散領
    域形成工程をさらに備えていることを特徴とする請求項
    １４又は１５に記載の半導体装置の製造方法。
17. 【請求項１７】 前記不純物拡散領域形成工程は、 前記一の半導体基板における前記ボディ領域の上端部と
    前記ソース領域の下端部との間の領域と、前記ドレイン
    領域と前記ドレインコンタクト領域の下端部との間の領
    域とに、不純物濃度が前記ドレイン領域よりも大きく且
    つ前記ソース領域又は前記ドレインコンタクト領域より
    も小さい前記第１導電型の不純物をドープすることによ
    り、不純物拡散領域を前記ボディ領域の上端部と前記ソ
    ース領域の下端部との間及び前記ドレイン領域と前記ド
    レインコンタクト領域の下端部との間の各領域にそれぞ
    れ形成する工程と、 前記一の半導体基板における前記第１のソース・ドレイ
    ン領域の下端部側の領域と前記第２のソース・ドレイン
    領域の下端部側の領域とに、不純物濃度が前記第１及び
    第２のソース・ドレイン領域よりも小さい前記第１導電
    型の不純物をドープすることにより、不純物拡散領域を
    前記第１のソース・ドレイン領域の下端部側の領域と前
    記第２のソース・ドレイン領域の下端部側の領域とにそ
    れぞれ形成する工程とを含むことを特徴とする請求項１
    ６に記載の半導体装置の製造方法。
18. 【請求項１８】 前記第１の絶縁ゲート電極と前記第２
    の絶縁ゲート電極とを電気的に接続する工程をさらに備
    えていることを特徴とする請求項１０〜１７のいずれか
    １項に記載の半導体装置の製造方法。