JPH10189969A - 自己整合セルを有するｍｏｓゲート型デバイスの製造方法 - Google Patents
自己整合セルを有するｍｏｓゲート型デバイスの製造方法Info
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Abstract
(57)【要約】
【課題】 如何なるきわどいアライメントも伴わずに自
己整合素子セルが形成されるプロセスによりＭＯＳゲー
ト型電力用半導体デバイスを作製する。 【解決手段】 きわどいアライメントのステップ数を低
減するために、シリコンにおける凹部のエッチングのマ
スクに側壁スペーサが使用される。オプションの選択的
に形成されるメタルが多結晶シリコン層をＰ＋およびＮ
＋拡散領域に接続する。側壁スペーサは、選択的に形成
されたメタルと協働して、不純物が寄生ＤＭＯＳチャネ
ルに拡散するのを防止すると共にそれらを反転させてリ
ークを起こすのを防止する。終端領域もこのプロセスに
より形成されてもよい。
己整合素子セルが形成されるプロセスによりＭＯＳゲー
ト型電力用半導体デバイスを作製する。 【解決手段】 きわどいアライメントのステップ数を低
減するために、シリコンにおける凹部のエッチングのマ
スクに側壁スペーサが使用される。オプションの選択的
に形成されるメタルが多結晶シリコン層をＰ＋およびＮ
＋拡散領域に接続する。側壁スペーサは、選択的に形成
されたメタルと協働して、不純物が寄生ＤＭＯＳチャネ
ルに拡散するのを防止すると共にそれらを反転させてリ
ークを起こすのを防止する。終端領域もこのプロセスに
より形成されてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関するものであり、更に詳しくは、きわどいアライメン
ト(critical alignment)を伴わずに、削減された数のマ
スクステップを使用して形成されるＭＯＳゲート制御型
(MOS gate controlled reference)（ＭＯＳゲート型）
半導体デバイスに関する。
関するものであり、更に詳しくは、きわどいアライメン
ト(critical alignment)を伴わずに、削減された数のマ
スクステップを使用して形成されるＭＯＳゲート制御型
(MOS gate controlled reference)（ＭＯＳゲート型）
半導体デバイスに関する。
【０００２】
【従来の技術】ＭＯＳゲート型(MOS-gated)デバイス
は、当該技術分野では周知であり、１９９５年８月１７
日に出願された日本の国内段階の出願第５０８７９７号
に記載されているＭＯＳゲート型デバイスのようなデバ
イスを含む。この出願は引用することによってこの中に
含まれる。これらのデバイスは、電力用ＭＯＳＦＥＴ、
ＭＯＳゲート型サイリスタ、絶縁ゲートバイポーラトラ
ンジスタ（ＩＧＢＴ）およびゲートターンオフデバイス
などを含む。
は、当該技術分野では周知であり、１９９５年８月１７
日に出願された日本の国内段階の出願第５０８７９７号
に記載されているＭＯＳゲート型デバイスのようなデバ
イスを含む。この出願は引用することによってこの中に
含まれる。これらのデバイスは、電力用ＭＯＳＦＥＴ、
ＭＯＳゲート型サイリスタ、絶縁ゲートバイポーラトラ
ンジスタ（ＩＧＢＴ）およびゲートターンオフデバイス
などを含む。
【０００３】
【発明が解決しようとする課題】このようなデバイスの
ための製造プロセスは、通常、きわどいマスク合わせの
ステップを含む多数のリソグラフィのマスクステップを
有している。これらのきわどいアライメント(alignmen
t)のステップの各々は、デバイス欠陥の原因を与える可
能性があるだけでなく、製造の時間や費用を増大させ
る。
ための製造プロセスは、通常、きわどいマスク合わせの
ステップを含む多数のリソグラフィのマスクステップを
有している。これらのきわどいアライメント(alignmen
t)のステップの各々は、デバイス欠陥の原因を与える可
能性があるだけでなく、製造の時間や費用を増大させ
る。
【０００４】したがって、製造の歩留まりを改善し製造
コストを低減するために、マスクステップの数を削減す
るだけでなく、必要となるきわどいマスク合わせの数を
最小化または解消することが望ましい。
コストを低減するために、マスクステップの数を削減す
るだけでなく、必要となるきわどいマスク合わせの数を
最小化または解消することが望ましい。
【０００５】本発明は、如何なるきわどいアライメント
も伴わない自己整合素子セル(a self-aligned deice ce
ll)を形成することによりＭＯＳゲート型電力用デバイ
スの製造のための新規な方法を提供するものである。
も伴わない自己整合素子セル(a self-aligned deice ce
ll)を形成することによりＭＯＳゲート型電力用デバイ
スの製造のための新規な方法を提供するものである。
【０００６】
【課題を解決するための手段】本発明によれば、一つの
導電型のシリコン基板の上にゲート絶縁材料の層を形成
することにより、半導体デバイスが製造される。ゲート
絶縁材料の前記層の上に多結晶シリコンの層が蒸着され
る。上位の第１の絶縁層が蒸着され、または熱成長させ
られ、選択された領域に対しパターン形成およびエッチ
ングが行われて、その領域に、多結晶シリコンの前記層
の下位領域を露出させる、間隙をあけて配置された複数
の開口部が形成される。多結晶シリコンの前記層の前記
下位領域がエッチングされて、間隙をあけて配置された
複数の開口部が形成される。他の導電型の不純物が、多
結晶シリコンの前記層における前記開口部の下に位置す
る前記シリコン基板の表面領域に導入され、第１の拡散
領域を形成する。前記一つの導電型の不純物が前記シリ
コン基板の表面領域に導入され、第２の拡散領域を形成
する。上位の第２の絶縁層が蒸着され、前記上位の第１
の絶縁層の上に在る前記第２の層の一部がエッチングさ
れて、前記上位の第１の絶縁層および多結晶シリコンの
前記層における各開口部内の側壁に沿って垂直な側壁ス
ペーサを形成する残存部分であって、前記シリコン基板
の各表面領域の一部を露出させる残存部分が残される。
前記第２の拡散領域の深さよりも深い深さまで、前記シ
リコン基板の表面領域の露出部分において凹部がエッチ
ングされる。前記他の導電型の不純物が前記シリコン基
板の表面領域に導入されて、第３の拡散領域が形成され
る。前記第２の拡散領域は前記第３の拡散領域よりも浅
い最終深さを有する。この代替としては、前記上位の第
２の絶縁層が蒸着される前に、前記第３の拡散領域が形
成される。前記第１の拡散領域は、前記第３の拡散領域
よりも、深くて広くかつ低い濃度を有する。
導電型のシリコン基板の上にゲート絶縁材料の層を形成
することにより、半導体デバイスが製造される。ゲート
絶縁材料の前記層の上に多結晶シリコンの層が蒸着され
る。上位の第１の絶縁層が蒸着され、または熱成長させ
られ、選択された領域に対しパターン形成およびエッチ
ングが行われて、その領域に、多結晶シリコンの前記層
の下位領域を露出させる、間隙をあけて配置された複数
の開口部が形成される。多結晶シリコンの前記層の前記
下位領域がエッチングされて、間隙をあけて配置された
複数の開口部が形成される。他の導電型の不純物が、多
結晶シリコンの前記層における前記開口部の下に位置す
る前記シリコン基板の表面領域に導入され、第１の拡散
領域を形成する。前記一つの導電型の不純物が前記シリ
コン基板の表面領域に導入され、第２の拡散領域を形成
する。上位の第２の絶縁層が蒸着され、前記上位の第１
の絶縁層の上に在る前記第２の層の一部がエッチングさ
れて、前記上位の第１の絶縁層および多結晶シリコンの
前記層における各開口部内の側壁に沿って垂直な側壁ス
ペーサを形成する残存部分であって、前記シリコン基板
の各表面領域の一部を露出させる残存部分が残される。
前記第２の拡散領域の深さよりも深い深さまで、前記シ
リコン基板の表面領域の露出部分において凹部がエッチ
ングされる。前記他の導電型の不純物が前記シリコン基
板の表面領域に導入されて、第３の拡散領域が形成され
る。前記第２の拡散領域は前記第３の拡散領域よりも浅
い最終深さを有する。この代替としては、前記上位の第
２の絶縁層が蒸着される前に、前記第３の拡散領域が形
成される。前記第１の拡散領域は、前記第３の拡散領域
よりも、深くて広くかつ低い濃度を有する。
【０００７】コンタクト導電層が蒸着され、この層の一
部に対しパターン形成およびエッチングが行われて、前
記第２および第３の拡散領域に接触する少なくとも一つ
のソースコンタクトと少なくとも一つのゲートコンタク
トとが形成される。
部に対しパターン形成およびエッチングが行われて、前
記第２および第３の拡散領域に接触する少なくとも一つ
のソースコンタクトと少なくとも一つのゲートコンタク
トとが形成される。
【０００８】他の導電層が蒸着され、かつ、前記第２お
よび第３の拡散層に接触する該層の部分が前記第２の拡
散層と前記第３の拡散層の間に電気的接続を提供する金
属シリサイド層を形成するように熱処理されてもよい。
この層の未反応部分は除去される。
よび第３の拡散層に接触する該層の部分が前記第２の拡
散層と前記第３の拡散層の間に電気的接続を提供する金
属シリサイド層を形成するように熱処理されてもよい。
この層の未反応部分は除去される。
【０００９】前記他の導電層が蒸着される前に、前記上
位の第２の絶縁層の垂直な側壁スペーサの一部および前
記上位の第１の絶縁層の一部に対しエッチングが行われ
てもよく、したがって、この導電層の熱処理は、前記多
結晶シリコン層に接触し前記多結晶シリコン層と前記第
２および第３の拡散領域との間に電気的接続を提供する
前記金属シリサイド層の更なる部分を形成する。
位の第２の絶縁層の垂直な側壁スペーサの一部および前
記上位の第１の絶縁層の一部に対しエッチングが行われ
てもよく、したがって、この導電層の熱処理は、前記多
結晶シリコン層に接触し前記多結晶シリコン層と前記第
２および第３の拡散領域との間に電気的接続を提供する
前記金属シリサイド層の更なる部分を形成する。
【００１０】ゲート絶縁材料の層を介して前記シリコン
基板に不純物を注入し、その後、その不純物に対しドラ
イブインを行うことにより、不純物を導入することがで
きる。前記一つの導電型はＮ形とし、前記他の導電型は
Ｐ形とすることができる。前記上位の第１の絶縁層は熱
成長による酸化物層とすることができ、上位の第２の絶
縁層はＴＥＯＳとすることができる。
基板に不純物を注入し、その後、その不純物に対しドラ
イブインを行うことにより、不純物を導入することがで
きる。前記一つの導電型はＮ形とし、前記他の導電型は
Ｐ形とすることができる。前記上位の第１の絶縁層は熱
成長による酸化物層とすることができ、上位の第２の絶
縁層はＴＥＯＳとすることができる。
【００１１】前記他の導電層はチタンであってよく、タ
ングステンであってもよい。この導電層に対しては、約
８００℃で短時間アニールを行ってもよく、まず約６０
０℃で短時間アニールを行い、次に約８００℃で行うよ
うにしてもよい。前記多結晶シリコン層の選択された領
域に対しパターン形成およびエッチングが行われて多結
晶シリコンのダイオードが形成され、かつ前記一つの導
電型の不純物が前記多結晶シリコン層に導入されるよう
にしてもよい。
ングステンであってもよい。この導電層に対しては、約
８００℃で短時間アニールを行ってもよく、まず約６０
０℃で短時間アニールを行い、次に約８００℃で行うよ
うにしてもよい。前記多結晶シリコン層の選択された領
域に対しパターン形成およびエッチングが行われて多結
晶シリコンのダイオードが形成され、かつ前記一つの導
電型の不純物が前記多結晶シリコン層に導入されるよう
にしてもよい。
【００１２】少なくとも一つの選択された領域のパター
ン形成およびエッチングが行われて少なくとも一つの開
口部と少なくとも一つの残存部分とが形成されるフィー
ルド絶縁材料の層がシリコン基板の上に形成されてもよ
い。ゲート絶縁材料の前記層がこのようにして前記開口
部内のシリコン基板の上に形成されてもよく、多結晶シ
リコンの前記層が同様にして前記フィールド絶縁材料お
よびゲート絶縁材料の上に形成されてもよい。前記上位
の第１の絶縁層の選択された領域のパターン形成および
エッチングが行われて、ゲート絶縁材料の前記層の上に
在る多結晶シリコンの前記層の下位領域を露出させる、
間隙をあけて配置された複数の第１の開口部と、フィー
ルド絶縁材料の前記層の上に在る前記多結晶シリコン層
の下位領域を露出させる、間隙をあけて配置された複数
の第２の開口部とが、形成されるようにしてもよい。前
記多結晶シリコン層の前記第１の下位領域がエッチング
されて、間隙をあけて配置された複数の更なる開口部が
形成されてもよく、その後に、前記他の導電型の不純物
が前記更なる開口部の下に位置する前記シリコン基板の
表面領域に導入されて前記第１の拡散領域が形成される
ようにしてもよい。
ン形成およびエッチングが行われて少なくとも一つの開
口部と少なくとも一つの残存部分とが形成されるフィー
ルド絶縁材料の層がシリコン基板の上に形成されてもよ
い。ゲート絶縁材料の前記層がこのようにして前記開口
部内のシリコン基板の上に形成されてもよく、多結晶シ
リコンの前記層が同様にして前記フィールド絶縁材料お
よびゲート絶縁材料の上に形成されてもよい。前記上位
の第１の絶縁層の選択された領域のパターン形成および
エッチングが行われて、ゲート絶縁材料の前記層の上に
在る多結晶シリコンの前記層の下位領域を露出させる、
間隙をあけて配置された複数の第１の開口部と、フィー
ルド絶縁材料の前記層の上に在る前記多結晶シリコン層
の下位領域を露出させる、間隙をあけて配置された複数
の第２の開口部とが、形成されるようにしてもよい。前
記多結晶シリコン層の前記第１の下位領域がエッチング
されて、間隙をあけて配置された複数の更なる開口部が
形成されてもよく、その後に、前記他の導電型の不純物
が前記更なる開口部の下に位置する前記シリコン基板の
表面領域に導入されて前記第１の拡散領域が形成される
ようにしてもよい。
【００１３】前記他の導電層はチタンまたはタングステ
ンであって、短時間アニールが行われるようにしてもよ
い。前記コンタクト導電層は、前記第２の導電層の上に
蒸着されるはんだ付け可能なコンタクトメタルを有して
いてもよく、前記はんだ付け可能なコンタクトメタル
は、チタン、ニッケルおよび銀の各層を有する３種の金
属を含むようにしてもよい。ゲート絶縁材料の前記層の
上に前記多結晶シリコン層と接触するゲートバスが形成
されるようにしてもよい。前記フィールド絶縁材料は、
前記半導体デバイスの境をなしストリート領域を形成す
る第２の開口部を有していてもよく、前記多結晶シリコ
ン層は、前記ゲートバスと前記ストリート領域との間に
おける前記フィールド絶縁材料の上に位置する一つ以上
の多結晶シリコンのリングを有していてもよい。
ンであって、短時間アニールが行われるようにしてもよ
い。前記コンタクト導電層は、前記第２の導電層の上に
蒸着されるはんだ付け可能なコンタクトメタルを有して
いてもよく、前記はんだ付け可能なコンタクトメタル
は、チタン、ニッケルおよび銀の各層を有する３種の金
属を含むようにしてもよい。ゲート絶縁材料の前記層の
上に前記多結晶シリコン層と接触するゲートバスが形成
されるようにしてもよい。前記フィールド絶縁材料は、
前記半導体デバイスの境をなしストリート領域を形成す
る第２の開口部を有していてもよく、前記多結晶シリコ
ン層は、前記ゲートバスと前記ストリート領域との間に
おける前記フィールド絶縁材料の上に位置する一つ以上
の多結晶シリコンのリングを有していてもよい。
【００１４】本発明の他の態様によれば、半導体デバイ
スが上記のようにして形成される構造を有している。
スが上記のようにして形成される構造を有している。
【００１５】低温酸化物の側壁スペーサを使用してシリ
コンにおける凹部のエッチングをマスクし、かつ、選択
的に形成されたメタルを使用して前記多結晶シリコン層
を前記Ｎ＋およびＰ＋拡散領域に接続することにより、
前記きわどいアライメントのステップが解消される。こ
の低温酸化物の側壁スペーサは、前記選択的に形成され
たメタル層と協働して、不純物が寄生ＤＭＯＳ素子チャ
ネルへ拡散しそれらを反転させてリークを生じさせるの
を防止する構造を提供する。
コンにおける凹部のエッチングをマスクし、かつ、選択
的に形成されたメタルを使用して前記多結晶シリコン層
を前記Ｎ＋およびＰ＋拡散領域に接続することにより、
前記きわどいアライメントのステップが解消される。こ
の低温酸化物の側壁スペーサは、前記選択的に形成され
たメタル層と協働して、不純物が寄生ＤＭＯＳ素子チャ
ネルへ拡散しそれらを反転させてリークを生じさせるの
を防止する構造を提供する。
【００１６】本発明の他の特徴および利点は、添付の図
面を参照する本発明の以下の説明から明らかになるであ
ろう。
面を参照する本発明の以下の説明から明らかになるであ
ろう。
【００１７】
【発明の実施の形態】本発明の好ましい実施形態の以下
の記述は、Ｎチャネル電力用ＭＯＳＦＥＴデバイスの製
造を説明している。しかし、本発明は、Ｐチャネル電力
用ＭＯＳＦＥＴに適用することもできる。さらに、その
デバイスがＮチャネルかＰチャネルかに拘わらず、ＩＧ
ＢＴまたはＭＯＳゲート型サイリスタような他のＭＯＳ
ゲート型デバイスの製造用として同一のプロセスを使用
するために、その接合部に対する適切な任意の修正を行
うことができる。
の記述は、Ｎチャネル電力用ＭＯＳＦＥＴデバイスの製
造を説明している。しかし、本発明は、Ｐチャネル電力
用ＭＯＳＦＥＴに適用することもできる。さらに、その
デバイスがＮチャネルかＰチャネルかに拘わらず、ＩＧ
ＢＴまたはＭＯＳゲート型サイリスタような他のＭＯＳ
ゲート型デバイスの製造用として同一のプロセスを使用
するために、その接合部に対する適切な任意の修正を行
うことができる。
【００１８】デバイスのトポロジーは、好ましくは六角
形セルのトポロジーである。しかし、このプロセスは、
インタデジット構造に対してのみならず、オフセットで
あろうとインラインであろうと、正方形または矩形のセ
ルのような任意の多角形構造を有するセルに対しても同
様に適用できる、ということが当業者には明白であろ
う。
形セルのトポロジーである。しかし、このプロセスは、
インタデジット構造に対してのみならず、オフセットで
あろうとインラインであろうと、正方形または矩形のセ
ルのような任意の多角形構造を有するセルに対しても同
様に適用できる、ということが当業者には明白であろ
う。
【００１９】まず図１を参照すると、そこには、繰り返
し構造を有する本発明の素子領域(device region)１２
に第１の実施形態を示すウェハまたはチップの一部が表
されている。また、終端領域(termination region)１４
の第１の例も示されている。しかし、ここに説明されて
いるように領域１４の代わりに終端領域の代替例が組み
込まれていてもよい。若干の要素のみが断面に示されて
いる。このウェハは、所望の如何なるサイズであっても
よく、複数のチップにダイシングされる。この説明にお
いて、用語「チップ」および「ウェハ」はときおり相互
に交換される。
し構造を有する本発明の素子領域(device region)１２
に第１の実施形態を示すウェハまたはチップの一部が表
されている。また、終端領域(termination region)１４
の第１の例も示されている。しかし、ここに説明されて
いるように領域１４の代わりに終端領域の代替例が組み
込まれていてもよい。若干の要素のみが断面に示されて
いる。このウェハは、所望の如何なるサイズであっても
よく、複数のチップにダイシングされる。この説明にお
いて、用語「チップ」および「ウェハ」はときおり相互
に交換される。
【００２０】図１は、単結晶シリコンで作られたＮ−ボ
ディ３０を有するウェハを示している。好ましくは、こ
のＮ−ボディ３０は、Ｎ＋基板２９の上に成長させられ
たエピタキシャル形成層(epitaxially formed layer)で
ある。ドレイン（または陽極）コンタクトは、Ｎ＋基板
に接続されていてもよく、そのチップのいずれかの表面
において接続に利用することもできるであろう。
ディ３０を有するウェハを示している。好ましくは、こ
のＮ−ボディ３０は、Ｎ＋基板２９の上に成長させられ
たエピタキシャル形成層(epitaxially formed layer)で
ある。ドレイン（または陽極）コンタクトは、Ｎ＋基板
に接続されていてもよく、そのチップのいずれかの表面
において接続に利用することもできるであろう。
【００２１】本発明の方法における第１のステップは、
Ｎ−基板３０の上への絶縁層３１の形成である。この絶
縁層３１は、熱成長による二酸化ケイ素とすることがで
き、約２５０オングストロームの厚みを有するものとす
ることができる。
Ｎ−基板３０の上への絶縁層３１の形成である。この絶
縁層３１は、熱成長による二酸化ケイ素とすることがで
き、約２５０オングストロームの厚みを有するものとす
ることができる。
【００２２】その後、多結晶シリコン３２の層が、酸化
物層３１の上に蒸着され、例えば３５００オングストロ
ームの厚みを有する。この多結晶シリコン層は、所望の
如何なる方法によって形成されてもよいが、好ましく
は、蒸着された後、注入されたヒ素で、または、その後
のＣＶＤドーピングステップにより、例えばＰＯＣｌ3
をその多結晶シリコンに導入することにより、高濃度に
ドープされる。
物層３１の上に蒸着され、例えば３５００オングストロ
ームの厚みを有する。この多結晶シリコン層は、所望の
如何なる方法によって形成されてもよいが、好ましく
は、蒸着された後、注入されたヒ素で、または、その後
のＣＶＤドーピングステップにより、例えばＰＯＣｌ3
をその多結晶シリコンに導入することにより、高濃度に
ドープされる。
【００２３】その後、上位の第１の酸化物層(a first o
verlying oxide layer)３３は、好ましくは７０００オ
ングストロームの厚みで多結晶シリコン層３２の上に形
成される。好ましくは、上位の第１の酸化物層は、その
多結晶シリコンの上に成長させられた熱成長の酸化物層
から構成される。しかし、低温酸化物（ＬＴＯ）のよう
な他の材料、プラズマにより改善された化学蒸着（ＰＥ
ＣＶＤ）による酸化物(plasma-enhanced chemical vapo
r deposited oxide)、ＰＥＣＶＤ ＴＥＯＳ、またはフ
ァーネス蒸着によるＴＥＯＳ(furnace deposited TEOS)
を代わりに使用してもよい。さらに、その層にリンをド
ープしてもよい。
verlying oxide layer)３３は、好ましくは７０００オ
ングストロームの厚みで多結晶シリコン層３２の上に形
成される。好ましくは、上位の第１の酸化物層は、その
多結晶シリコンの上に成長させられた熱成長の酸化物層
から構成される。しかし、低温酸化物（ＬＴＯ）のよう
な他の材料、プラズマにより改善された化学蒸着（ＰＥ
ＣＶＤ）による酸化物(plasma-enhanced chemical vapo
r deposited oxide)、ＰＥＣＶＤ ＴＥＯＳ、またはフ
ァーネス蒸着によるＴＥＯＳ(furnace deposited TEOS)
を代わりに使用してもよい。さらに、その層にリンをド
ープしてもよい。
【００２４】上位の第１の酸化物層３３の蒸着の後、適
切なホトレジスト層（図示せず）が上位の第１の酸化物
層の上に形成され、適切なホトリソグラフィのマスクス
テップによってパターン形成されて前記上位の第１の層
の表面に対するホトレジストにおいて開口部が形成され
る。その後、異方性の酸化物エッチングが多結晶シリコ
ン層３２に達する開口部を形成する。この多結晶シリコ
ン層は、その後、下方のゲート酸化物層に向かって、対
応する開口部を形成する後続の異方性エッチングにより
エッチングされる。好ましくは、第１の酸化物および多
結晶シリコンの側壁は、後続の注入ステップ(implant s
tep)を正確に規定するために可能な限りほぼ垂直にすべ
きである。
切なホトレジスト層（図示せず）が上位の第１の酸化物
層の上に形成され、適切なホトリソグラフィのマスクス
テップによってパターン形成されて前記上位の第１の層
の表面に対するホトレジストにおいて開口部が形成され
る。その後、異方性の酸化物エッチングが多結晶シリコ
ン層３２に達する開口部を形成する。この多結晶シリコ
ン層は、その後、下方のゲート酸化物層に向かって、対
応する開口部を形成する後続の異方性エッチングにより
エッチングされる。好ましくは、第１の酸化物および多
結晶シリコンの側壁は、後続の注入ステップ(implant s
tep)を正確に規定するために可能な限りほぼ垂直にすべ
きである。
【００２５】その後、下位の露出されたゲート酸化物層
３１は、等方性のウェットエッチングを用いてまたは異
方性のプラズマエッチングにより取り除いてもよい。し
かし、このステップにおいてゲート酸化物層をそのまま
にしておき、その後に、薄いゲート酸化物を貫通する充
分に高いエネルギーでイオンを打ち込むことも可能であ
る。
３１は、等方性のウェットエッチングを用いてまたは異
方性のプラズマエッチングにより取り除いてもよい。し
かし、このステップにおいてゲート酸化物層をそのまま
にしておき、その後に、薄いゲート酸化物を貫通する充
分に高いエネルギーでイオンを打ち込むことも可能であ
る。
【００２６】使用される上記の異方性および等方性エッ
チングは当業者には周知であり、これらのステップに適
切な任意のエッチングプロセスを選択することができ
る。
チングは当業者には周知であり、これらのステップに適
切な任意のエッチングプロセスを選択することができ
る。
【００２７】その後、ホトレジスト層が取り除かれ、
７．５Ｅ１３のホウ素注入のドライブインが、８０ｋｅ
Ｖのエネルギーで前記上位の第１の層(the first overl
ying layer)および多結晶シリコン層における開口部を
介して、露出されたシリコンの中へと行われる。この注
入(implant)に続いて、Ｐ形ホウ素の注入が好ましくは
ほぼ１１７５℃で約３０分行われることにより、チャネ
ル領域４２と終端領域４０および４１を形成する。
７．５Ｅ１３のホウ素注入のドライブインが、８０ｋｅ
Ｖのエネルギーで前記上位の第１の層(the first overl
ying layer)および多結晶シリコン層における開口部を
介して、露出されたシリコンの中へと行われる。この注
入(implant)に続いて、Ｐ形ホウ素の注入が好ましくは
ほぼ１１７５℃で約３０分行われることにより、チャネ
ル領域４２と終端領域４０および４１を形成する。
【００２８】その後、例えば、３Ｅ１５のヒ素またはリ
ンの比較的高いＮ＋の注入量(dose)が、上位の酸化物／
多結晶シリコン層における開口部を介して約１２０ｋｅ
Ｖのエネルギーで打ち込まれることにより、続いてソー
ス領域５０および５１を形成する。その後に拡散ステッ
プが続いてもよい。
ンの比較的高いＮ＋の注入量(dose)が、上位の酸化物／
多結晶シリコン層における開口部を介して約１２０ｋｅ
Ｖのエネルギーで打ち込まれることにより、続いてソー
ス領域５０および５１を形成する。その後に拡散ステッ
プが続いてもよい。
【００２９】その後、上位の第２の酸化物層が、約７０
００オングストロームの厚みで図１のウェハの表面の上
に形成される。好ましくは、その上位の第２の酸化物層
は、ファーネス蒸着されたＴＥＯＳから構成される。し
かし、ＬＴＯ、ＰＥＣＶＤ酸化物またはＰＥＣＶＤ Ｔ
ＥＯＳのような他の材料を使用してもよい。さらに、そ
の層にリンをドープしてもよい。
００オングストロームの厚みで図１のウェハの表面の上
に形成される。好ましくは、その上位の第２の酸化物層
は、ファーネス蒸着されたＴＥＯＳから構成される。し
かし、ＬＴＯ、ＰＥＣＶＤ酸化物またはＰＥＣＶＤ Ｔ
ＥＯＳのような他の材料を使用してもよい。さらに、そ
の層にリンをドープしてもよい。
【００３０】前記上位の第２の層(the second overlyin
g layer)は、その後、実質的に、水平表面の上に蒸着さ
れた第２の上層の全てが、図２に示されるように、約３
０００オングストロームの厚みを有する側壁スペーサ(s
ide wall spacers)６０、６２、６４、６６のみを残し
て取り除かれるように、プラズマエッチングが行われ
る。その後、Ｎ＋領域５０、５１および５２を貫通して
Ｐ領域４０、４１および４２に達する穴７０、７１およ
び７２が形成されるように、露出されたシリコン表面の
中へと別の異方性エッチングが行われる。上記の垂直な
側壁スペーサのために、そのシリコン表面に形成される
穴または凹部(depression)は、多結晶シリコン層および
上位の第１の酸化物層における開口部の直経よりも小さ
い直径を有する。これらの穴は、好ましくは、約５００
ないし１０００オングストロームの深さまでエッチング
される。
g layer)は、その後、実質的に、水平表面の上に蒸着さ
れた第２の上層の全てが、図２に示されるように、約３
０００オングストロームの厚みを有する側壁スペーサ(s
ide wall spacers)６０、６２、６４、６６のみを残し
て取り除かれるように、プラズマエッチングが行われ
る。その後、Ｎ＋領域５０、５１および５２を貫通して
Ｐ領域４０、４１および４２に達する穴７０、７１およ
び７２が形成されるように、露出されたシリコン表面の
中へと別の異方性エッチングが行われる。上記の垂直な
側壁スペーサのために、そのシリコン表面に形成される
穴または凹部(depression)は、多結晶シリコン層および
上位の第１の酸化物層における開口部の直経よりも小さ
い直径を有する。これらの穴は、好ましくは、約５００
ないし１０００オングストロームの深さまでエッチング
される。
【００３１】その後、高濃度にドープされた領域８０、
８１および８２をＰ形領域４０、４１および４２に形成
するために、３Ｅ１５の注入量のホウ素が、前記穴のエ
ッチングによって露出されたシリコン基板に注入され
る。この注入は、約８０ｋeＶのエネルギーで行われ
る。これに代えて、好ましくは、その時点に領域８０、
８１および８２が形成される上位の第２の酸化物層の蒸
着に先だって、ホウ素の注入が行われる。
８１および８２をＰ形領域４０、４１および４２に形成
するために、３Ｅ１５の注入量のホウ素が、前記穴のエ
ッチングによって露出されたシリコン基板に注入され
る。この注入は、約８０ｋeＶのエネルギーで行われ
る。これに代えて、好ましくは、その時点に領域８０、
８１および８２が形成される上位の第２の酸化物層の蒸
着に先だって、ホウ素の注入が行われる。
【００３２】その後、第２のホトレジスト層８８が、ウ
ェハの表面の上に施され、前記上位の第１の層３３およ
び側壁スペーサ６０、６２、６４、６６の一部を露出さ
せるために第２のホトリソグラフィのステップによって
パターン形成され、図２に示されるように、シリコン表
面に形成された穴７０、７１および７２を取り囲む。本
発明の重要な態様によれば、このデバイスのソース、ベ
ースおよびチャネル領域は、前もって、このステップの
前に形成され、したがって、第２のホトリソグラフィの
ステップのウェハに対するアライメントは、きわどい(c
ritical)ものではない。図２が示すように、第２のホト
リソグラフィのステップにおけるこのアライメントの許
容誤差は、任意の特定方向に対して、それぞれの側壁ス
ペーサの壁の間の分離距離と同じ大きさであってよい。
ェハの表面の上に施され、前記上位の第１の層３３およ
び側壁スペーサ６０、６２、６４、６６の一部を露出さ
せるために第２のホトリソグラフィのステップによって
パターン形成され、図２に示されるように、シリコン表
面に形成された穴７０、７１および７２を取り囲む。本
発明の重要な態様によれば、このデバイスのソース、ベ
ースおよびチャネル領域は、前もって、このステップの
前に形成され、したがって、第２のホトリソグラフィの
ステップのウェハに対するアライメントは、きわどい(c
ritical)ものではない。図２が示すように、第２のホト
リソグラフィのステップにおけるこのアライメントの許
容誤差は、任意の特定方向に対して、それぞれの側壁ス
ペーサの壁の間の分離距離と同じ大きさであってよい。
【００３３】そのホトレジストにおける開口部の形成
後、図３に示されるようにＮ＋領域５０および５１とＮ
＋ソース５２においてコンタクトを露出させるために、
異方性の酸化物エッチングにより、前記上位の第１の層
の露出部と側壁スペーサの露出部が取り除かれる。
後、図３に示されるようにＮ＋領域５０および５１とＮ
＋ソース５２においてコンタクトを露出させるために、
異方性の酸化物エッチングにより、前記上位の第１の層
の露出部と側壁スペーサの露出部が取り除かれる。
【００３４】その後、Ｎ＋およびＰ＋の注入のドライブ
インが、好ましくは、窒素雰囲気で３０分間９７５℃で
行われる。設計者によって選択され、使用される種類と
注入量(dose)によって決まる値だけ、Ｎ＋領域５０、５
１および５２はＰ＋領域８０、８１および８２よりも浅
い。
インが、好ましくは、窒素雰囲気で３０分間９７５℃で
行われる。設計者によって選択され、使用される種類と
注入量(dose)によって決まる値だけ、Ｎ＋領域５０、５
１および５２はＰ＋領域８０、８１および８２よりも浅
い。
【００３５】終端領域１４が含まれているとき、本発明
の他の態様によれば、チタンの層がウェハの表面上に蒸
着される。その後、シリコン基板のＮ＋およびＰ＋領域
に接触するか又は多結晶シリコン層に接触するチタンの
メタル層の部分がそのシリコンと反応してチタン・シリ
サイドを形成するように、そのウェハは短時間アニール
(rapid thermal annealing)（ＲＴＡ）を施される。こ
のＲＴＡステップは、約８００℃で実行されてもよく、
６００℃のアニールの後に８００℃のアニールが続く２
段階プロセスで実行されてもよい。
の他の態様によれば、チタンの層がウェハの表面上に蒸
着される。その後、シリコン基板のＮ＋およびＰ＋領域
に接触するか又は多結晶シリコン層に接触するチタンの
メタル層の部分がそのシリコンと反応してチタン・シリ
サイドを形成するように、そのウェハは短時間アニール
(rapid thermal annealing)（ＲＴＡ）を施される。こ
のＲＴＡステップは、約８００℃で実行されてもよく、
６００℃のアニールの後に８００℃のアニールが続く２
段階プロセスで実行されてもよい。
【００３６】チタン・シリサイド層は、Ｎ＋およびＰ＋
領域５０、５１および８０、８１に対する接触抵抗を改
善するのに役立ち、これにより、このデバイスのオン抵
抗を低減し、降伏電圧(breakdown voltage)を向上さ
せ、このデバイスの電流を扱う容量を増大させる。チタ
ン・シリサイド層は、また、このデバイスにおけるアル
ミニウムのマイグレーションの防護壁としても役立つ。
領域５０、５１および８０、８１に対する接触抵抗を改
善するのに役立ち、これにより、このデバイスのオン抵
抗を低減し、降伏電圧(breakdown voltage)を向上さ
せ、このデバイスの電流を扱う容量を増大させる。チタ
ン・シリサイド層は、また、このデバイスにおけるアル
ミニウムのマイグレーションの防護壁としても役立つ。
【００３７】その後、チタン層の未反応部分は、Ｈ2Ｓ
Ｏ4／Ｈ2Ｏ2溶液におけるような選択性ウェットエッチ
ングを用いて除去され、これは、図３に示すようにチタ
ン・シリサイドのコンタクト領域９０、９１および９２
を残存させる。このチタン・シリサイド層は、Ｐ＋領域
７０、７１をＮ＋領域５０、５１に接続し、終端領域１
４におけるＰ＋領域とＮ＋領域の間に意図的な短絡を形
成する。このチタン・シリサイド層は、また、Ｐ＋およ
びＮ＋領域に多結晶シリコン層３２を接続する。
Ｏ4／Ｈ2Ｏ2溶液におけるような選択性ウェットエッチ
ングを用いて除去され、これは、図３に示すようにチタ
ン・シリサイドのコンタクト領域９０、９１および９２
を残存させる。このチタン・シリサイド層は、Ｐ＋領域
７０、７１をＮ＋領域５０、５１に接続し、終端領域１
４におけるＰ＋領域とＮ＋領域の間に意図的な短絡を形
成する。このチタン・シリサイド層は、また、Ｐ＋およ
びＮ＋領域に多結晶シリコン層３２を接続する。
【００３８】このチタン・シリサイド層は、また、この
素子領域１２の上に蒸着される。その後、図３における
ように更にチタン・シリサイドのコンタクト領域９３お
よび９４を形成するために、そのウェハは上述のように
処理される。しかし、このシリサイドのコンタクト領域
９３、９４は、この素子領域１２の動作には必要ではな
く、上述のように省略されてもよい。
素子領域１２の上に蒸着される。その後、図３における
ように更にチタン・シリサイドのコンタクト領域９３お
よび９４を形成するために、そのウェハは上述のように
処理される。しかし、このシリサイドのコンタクト領域
９３、９４は、この素子領域１２の動作には必要ではな
く、上述のように省略されてもよい。
【００３９】アルミニウムのようなソースのコンタクト
メタルは、その後、そのウェハ表面の上に蒸着される。
更なるホトレジストが、その後、コンタクトメタル層の
上に施され、ホトリソグラフィのステップにより、ゲー
トバス(gate bus)１００およびソースコンタクト１０１
を形成するようにパターン形成される。ウェハに対する
このホトリソグラフィのステップのアライメントも、き
わどいもの（決定的なもの）ではない。このホトレジス
ト層のパターン形成後、図３に示すようにゲートバス１
００およびソースコンタクト１０１を形成するために、
コンタクトメタル層が異方性エッチングによりエッチン
グされる。
メタルは、その後、そのウェハ表面の上に蒸着される。
更なるホトレジストが、その後、コンタクトメタル層の
上に施され、ホトリソグラフィのステップにより、ゲー
トバス(gate bus)１００およびソースコンタクト１０１
を形成するようにパターン形成される。ウェハに対する
このホトリソグラフィのステップのアライメントも、き
わどいもの（決定的なもの）ではない。このホトレジス
ト層のパターン形成後、図３に示すようにゲートバス１
００およびソースコンタクト１０１を形成するために、
コンタクトメタル層が異方性エッチングによりエッチン
グされる。
【００４０】ドレイン（または陽極）コンタクト（図示
せず）は、Ｎ＋基板２９の底部表面に接続されてもよい
し、このチップのいずれかの表面への接続のために利用
できるようにされてもよい。このデバイスがＩＧＢＴの
場合には、薄いＮ＋緩衝層(buffer layer)およびＰ＋の
底部層(bottom layer)も、そのウェハの底部表面に存在
する。
せず）は、Ｎ＋基板２９の底部表面に接続されてもよい
し、このチップのいずれかの表面への接続のために利用
できるようにされてもよい。このデバイスがＩＧＢＴの
場合には、薄いＮ＋緩衝層(buffer layer)およびＰ＋の
底部層(bottom layer)も、そのウェハの底部表面に存在
する。
【００４１】図４は、図３における終端領域１４の等価
回路を示している。終端素子(termination device)１１
０、１１１および１１２の基板と素子１１０のドレイン
とを接続するために、図３に示されているＮ＋基板２９
およびチタン・シリサイドのセグメント９０に対して、
ドレインコンタクトがなされている。
回路を示している。終端素子(termination device)１１
０、１１１および１１２の基板と素子１１０のドレイン
とを接続するために、図３に示されているＮ＋基板２９
およびチタン・シリサイドのセグメント９０に対して、
ドレインコンタクトがなされている。
【００４２】図４に示されたソース端子は、図３に示さ
れたソースのアルミニウム・コンタクト１０１を表して
おり、図４に示されたゲート端子は、図３に示されたゲ
ートバス１００を表している。図３に示されたチタン・
シリサイドのセグメント９２は、図４に示されている素
子１１１のソースおよびゲートに素子１１２のドレイン
を接続する、ということに注意すべきである。図３に示
されたチタン・シリサイドのセグメント９１は、図４に
示された素子１１０のソースおよびゲートに素子１１１
のドレインを接続する。
れたソースのアルミニウム・コンタクト１０１を表して
おり、図４に示されたゲート端子は、図３に示されたゲ
ートバス１００を表している。図３に示されたチタン・
シリサイドのセグメント９２は、図４に示されている素
子１１１のソースおよびゲートに素子１１２のドレイン
を接続する、ということに注意すべきである。図３に示
されたチタン・シリサイドのセグメント９１は、図４に
示された素子１１０のソースおよびゲートに素子１１１
のドレインを接続する。
【００４３】本発明の更なる態様は、代替の素子領域１
６および代替の終端領域１８を有するウェハを示すもの
であって、図５に表されている。終端領域１６は、終端
領域１４の代わりに図３の素子１２と合体されていても
よい、ということに注意すべきである。同様に、図３の
終端領域１４は図５の素子領域１６と合体されていても
よい。
６および代替の終端領域１８を有するウェハを示すもの
であって、図５に表されている。終端領域１６は、終端
領域１４の代わりに図３の素子１２と合体されていても
よい、ということに注意すべきである。同様に、図３の
終端領域１４は図５の素子領域１６と合体されていても
よい。
【００４４】フィールド酸化物層１２０は、図５に示さ
れていて、ゲート酸化物層の形成の前に、Ｎ−ボディ３
０の上に形成される。ホトレジスト層がそのフィールド
酸化物の上に蒸着され、そして、そのフィールド酸化物
層に開口部を形成するために第１のホトリソグラフィッ
クのマスクステップとしてパターン形成が行われる。そ
のフィールド酸化物の露出部分は、その後、アクティブ
な素子領域(active device areas)を露出させるため
に、エッチングされる。ゲート酸化物の絶縁層１３１
は、その後、アクティブな素子領域の上に成長させら
れ、多結晶シリコン層１３２および上位の第１の酸化物
層１３３が、その後、上述のようにして、ゲート酸化物
層およびフィールド酸化物層の上に形成される。このデ
バイスは、その後、上述と同様の方法で処理されてもよ
い。
れていて、ゲート酸化物層の形成の前に、Ｎ−ボディ３
０の上に形成される。ホトレジスト層がそのフィールド
酸化物の上に蒸着され、そして、そのフィールド酸化物
層に開口部を形成するために第１のホトリソグラフィッ
クのマスクステップとしてパターン形成が行われる。そ
のフィールド酸化物の露出部分は、その後、アクティブ
な素子領域(active device areas)を露出させるため
に、エッチングされる。ゲート酸化物の絶縁層１３１
は、その後、アクティブな素子領域の上に成長させら
れ、多結晶シリコン層１３２および上位の第１の酸化物
層１３３が、その後、上述のようにして、ゲート酸化物
層およびフィールド酸化物層の上に形成される。このデ
バイスは、その後、上述と同様の方法で処理されてもよ
い。
【００４５】図６に示すように、その後、第２のホトレ
ジスト層（図示せず）が、上位の第１の酸化物層１３３
の上に形成されて、その上位の第１の層の表面に開口部
を形成するために適切なホトリソグラフィックのマスク
ステップによりパターン形成されてもよい。その後、多
結晶シリコン層の一部を露出させる、上位の第１の酸化
物層における対応する開口部１３５、１３６および１３
７を形成するために、上位の第１の酸化物層の露出部分
がエッチングされる。
ジスト層（図示せず）が、上位の第１の酸化物層１３３
の上に形成されて、その上位の第１の層の表面に開口部
を形成するために適切なホトリソグラフィックのマスク
ステップによりパターン形成されてもよい。その後、多
結晶シリコン層の一部を露出させる、上位の第１の酸化
物層における対応する開口部１３５、１３６および１３
７を形成するために、上位の第１の酸化物層の露出部分
がエッチングされる。
【００４６】本発明のこの態様によれば、第３のホトレ
ジスト層１３４がウェハの表面の上に蒸着され、アクテ
ィブな素子領域を露出させるためにパターン形成され
る。この第３のホトレジスト層のウェハに対するアライ
メントはきわどい(critical)ものではない。このアクテ
ィブな素子領域１６の上に在る多結晶シリコン層の露出
部分は、その後、ゲート酸化物層に向かって下方へとエ
ッチングされる。しかし、この多結晶シリコン層は、第
２のホトレジスト層によってではなく、むしろ上位の第
１の酸化物層によってマスクされる。このホトレジスト
層は、図６に示されているように、フィールド酸化物上
の多結晶シリコン層領域のエッチングを阻止する役割を
するだけである。このホトレジスト層は、その後に取り
除かれる。
ジスト層１３４がウェハの表面の上に蒸着され、アクテ
ィブな素子領域を露出させるためにパターン形成され
る。この第３のホトレジスト層のウェハに対するアライ
メントはきわどい(critical)ものではない。このアクテ
ィブな素子領域１６の上に在る多結晶シリコン層の露出
部分は、その後、ゲート酸化物層に向かって下方へとエ
ッチングされる。しかし、この多結晶シリコン層は、第
２のホトレジスト層によってではなく、むしろ上位の第
１の酸化物層によってマスクされる。このホトレジスト
層は、図６に示されているように、フィールド酸化物上
の多結晶シリコン層領域のエッチングを阻止する役割を
するだけである。このホトレジスト層は、その後に取り
除かれる。
【００４７】その後、図７に示されているように、Ｐ形
チャネル注入領域１４０および１４１に対し、上述のよ
うに注入およびドライブインが行われる。その後、また
上述のように、Ｎ＋ソース注入が多結晶シリコンおよび
上位の第１の酸化物層における開口部を通して導入さ
れ、その後にドライブインが行われてもよい。
チャネル注入領域１４０および１４１に対し、上述のよ
うに注入およびドライブインが行われる。その後、また
上述のように、Ｎ＋ソース注入が多結晶シリコンおよび
上位の第１の酸化物層における開口部を通して導入さ
れ、その後にドライブインが行われてもよい。
【００４８】しかし、この実施形態において、その後、
図７に示されているように、領域１８０、１８１を形成
するために、より少ない注入量１Ｅ１５でＰ＋ホウ素ベ
ース注入が導入される。その後、上位の第２の酸化物層
がウェハの表面の上に形成され、その後、終端領域１８
において側壁スペーサ１６０を形成するとともに素子領
域１６においてスペーサ１６１および１６２を形成する
ために、上述のようにエッチングが行われる。この蒸着
には、Ｐ＋注入のドライブインを行うに充分な温度と時
間を与えるようにすればよい。それに代えて、浅いソー
スおよびベース領域を形成するために、そのＰ＋（およ
びＮ＋）注入がその後に９００℃の温度でドライブされ
るようにしてもよい。通常、このソース領域は、約０．
２ミクロンの深さである。
図７に示されているように、領域１８０、１８１を形成
するために、より少ない注入量１Ｅ１５でＰ＋ホウ素ベ
ース注入が導入される。その後、上位の第２の酸化物層
がウェハの表面の上に形成され、その後、終端領域１８
において側壁スペーサ１６０を形成するとともに素子領
域１６においてスペーサ１６１および１６２を形成する
ために、上述のようにエッチングが行われる。この蒸着
には、Ｐ＋注入のドライブインを行うに充分な温度と時
間を与えるようにすればよい。それに代えて、浅いソー
スおよびベース領域を形成するために、そのＰ＋（およ
びＮ＋）注入がその後に９００℃の温度でドライブされ
るようにしてもよい。通常、このソース領域は、約０．
２ミクロンの深さである。
【００４９】その後、図８に示すように、凹部１７０、
１７１および１７２は、上述のように、Ｎ＋層を通過し
てＰ＋ベース層に達するように異方性エッチングが行わ
れる。
１７１および１７２は、上述のように、Ｎ＋層を通過し
てＰ＋ベース層に達するように異方性エッチングが行わ
れる。
【００５０】その後、オプションのチタン層が上述のよ
うにして蒸着され、その後に凹部１７０、１７１の内部
にチタン・シリサイドのプラグ（栓）１９０、１９１お
よび１９２を形成するためにアニールされるようにして
もよい。この実施形態では、側壁スペーサ１６０、１６
１、１６２それぞれの全体は、その凹部にのみシリサイ
ドが形成されるようにそのまま残される。その後、また
上述されているようにチタンの未反応部分が除去され
る。この代替としては、タングステンが、露出されたシ
リコンおよび多結晶シリコン領域の上に選択的に蒸着さ
れ、その後にタングステン・シリサイドのプラグを形成
するためにアニールされる。
うにして蒸着され、その後に凹部１７０、１７１の内部
にチタン・シリサイドのプラグ（栓）１９０、１９１お
よび１９２を形成するためにアニールされるようにして
もよい。この実施形態では、側壁スペーサ１６０、１６
１、１６２それぞれの全体は、その凹部にのみシリサイ
ドが形成されるようにそのまま残される。その後、また
上述されているようにチタンの未反応部分が除去され
る。この代替としては、タングステンが、露出されたシ
リコンおよび多結晶シリコン領域の上に選択的に蒸着さ
れ、その後にタングステン・シリサイドのプラグを形成
するためにアニールされる。
【００５１】上述のプロセスステップに代わるものとし
て、終端領域１８ではなく素子領域１６に開口部を形成
するために第２のホトレジストのパターン形成が行わ
れ、その結果、後続の酸化物エッチングが、開口部１３
５ではなく開口部１３６および１３７を形成する。第３
のホトレジストの蒸着はこの時点では実施されない。そ
の代わりに、素子領域１６の多結晶シリコンの露出部分
がエッチングされる。その後、Ｐ形チャネル注入、Ｎ＋
ソース注入およびＰ＋ベース注入が実施され、その後
に、上位の第２の酸化物層が形成され、素子領域１８に
側壁スペーサ１６１および１６２を形成するためにエッ
チングされる。凹部１７０および１７１は、その後、素
子領域においてエッチングされる。その後、終端領域１
８に開口部を形成するために、第３のホトレジスト層の
蒸着およびパターン形成が行われ、この領域内にある上
位の第１の酸化物層の露出部分がエッチングされる。そ
の後、チタンまたはタングステンのシリサイドのプラグ
を形成するために、チタンまたはタングステンの蒸着お
よびアニールが行われる。
て、終端領域１８ではなく素子領域１６に開口部を形成
するために第２のホトレジストのパターン形成が行わ
れ、その結果、後続の酸化物エッチングが、開口部１３
５ではなく開口部１３６および１３７を形成する。第３
のホトレジストの蒸着はこの時点では実施されない。そ
の代わりに、素子領域１６の多結晶シリコンの露出部分
がエッチングされる。その後、Ｐ形チャネル注入、Ｎ＋
ソース注入およびＰ＋ベース注入が実施され、その後
に、上位の第２の酸化物層が形成され、素子領域１８に
側壁スペーサ１６１および１６２を形成するためにエッ
チングされる。凹部１７０および１７１は、その後、素
子領域においてエッチングされる。その後、終端領域１
８に開口部を形成するために、第３のホトレジスト層の
蒸着およびパターン形成が行われ、この領域内にある上
位の第１の酸化物層の露出部分がエッチングされる。そ
の後、チタンまたはタングステンのシリサイドのプラグ
を形成するために、チタンまたはタングステンの蒸着お
よびアニールが行われる。
【００５２】その後、図８に示すように、上位の酸化物
層および多結晶シリコン層における開口部とプラグの上
のシリコン基板にける開口部とを埋めるために、アルミ
ニウムのようなコンタクトメタルがデバイスの表面に蒸
着される。これに代えて、チタンが省略されるときに
は、コンタクトメタルが凹部１７０、１７１の上に直接
に蒸着される。シリサイドのプラグ１９０、１９１は、
それらが含まれているときには、Ｎ＋ソース領域を、別
にコンタクトメタルによって接続されるそれらそれぞれ
の下位のＰ＋ベース領域に接続する。その後、第４のホ
トレジストがそのアルミニウムの上に蒸着され、第４の
きわどいものではない(non-critical)ホトリソグラフィ
ックのステップを使用してパターン形成が行われる。そ
の後、このアルミニウム層は、ゲートバス２００および
ソースコンタクト２０１を形成するためにエッチングさ
れる。
層および多結晶シリコン層における開口部とプラグの上
のシリコン基板にける開口部とを埋めるために、アルミ
ニウムのようなコンタクトメタルがデバイスの表面に蒸
着される。これに代えて、チタンが省略されるときに
は、コンタクトメタルが凹部１７０、１７１の上に直接
に蒸着される。シリサイドのプラグ１９０、１９１は、
それらが含まれているときには、Ｎ＋ソース領域を、別
にコンタクトメタルによって接続されるそれらそれぞれ
の下位のＰ＋ベース領域に接続する。その後、第４のホ
トレジストがそのアルミニウムの上に蒸着され、第４の
きわどいものではない(non-critical)ホトリソグラフィ
ックのステップを使用してパターン形成が行われる。そ
の後、このアルミニウム層は、ゲートバス２００および
ソースコンタクト２０１を形成するためにエッチングさ
れる。
【００５３】更なる代替として、はんだ付け可能なコン
タクトメタル(solderable contactmetal)、例えば、チ
タン、ニッケルおよび銀の３種の金属を含む層(a trime
talcomprising layers)が、アルミニウム層の上のデバ
イス表面の上に蒸着される。このはんだ付け可能な最上
位のメタル(top metal)は、そのパターン形成が上述の
ようにして行われ、ゲートバス２００およびソースコン
タクト２０１を形成する。
タクトメタル(solderable contactmetal)、例えば、チ
タン、ニッケルおよび銀の３種の金属を含む層(a trime
talcomprising layers)が、アルミニウム層の上のデバ
イス表面の上に蒸着される。このはんだ付け可能な最上
位のメタル(top metal)は、そのパターン形成が上述の
ようにして行われ、ゲートバス２００およびソースコン
タクト２０１を形成する。
【００５４】なお更なる代替として、多結晶シリコン層
３２または１３２は、また、多結晶シリコンのダイオー
ドを含んでいる、ということにも注意すべきである。こ
の場合、その多結晶シリコン層が蒸着されてから、ヒ素
またはリンでドープされ、その後、更なるホトリソグラ
フィックのマスクステップがその多結晶シリコン内にダ
イオード領域を形成する。この多結晶シリコンのダイオ
ードは、その後、エッチングされ、それからホトレジス
トが取り除かれる。その後、Ｎ＋のヒ素注入が、残りの
多結晶シリコン層全体へと導入される。その後、上位の
第１の酸化物層がウェハの表面の上に蒸着され、プロセ
スが上述のように継続する。
３２または１３２は、また、多結晶シリコンのダイオー
ドを含んでいる、ということにも注意すべきである。こ
の場合、その多結晶シリコン層が蒸着されてから、ヒ素
またはリンでドープされ、その後、更なるホトリソグラ
フィックのマスクステップがその多結晶シリコン内にダ
イオード領域を形成する。この多結晶シリコンのダイオ
ードは、その後、エッチングされ、それからホトレジス
トが取り除かれる。その後、Ｎ＋のヒ素注入が、残りの
多結晶シリコン層全体へと導入される。その後、上位の
第１の酸化物層がウェハの表面の上に蒸着され、プロセ
スが上述のように継続する。
【００５５】図９は、図８に断面が示された本デバイス
の上面図を表している。ゲートバス２０１は、フィール
ド酸化物の上に位置する多結晶シリコン層１３２の一部
に接触しているところが示されている。ソースコンタク
ト２００は、通常、１．５ミクロンのスペーシングを有
する終端セル２２０、２２２および２２４の上に示され
ている。通常、２．５ミクロンのセルサイズおよび３．
５ミクロンのスペーシングを有する素子のセル２３０も
示されている。これらのセルのうちの２つの断面図が図
１０に示されている。
の上面図を表している。ゲートバス２０１は、フィール
ド酸化物の上に位置する多結晶シリコン層１３２の一部
に接触しているところが示されている。ソースコンタク
ト２００は、通常、１．５ミクロンのスペーシングを有
する終端セル２２０、２２２および２２４の上に示され
ている。通常、２．５ミクロンのセルサイズおよび３．
５ミクロンのスペーシングを有する素子のセル２３０も
示されている。これらのセルのうちの２つの断面図が図
１０に示されている。
【００５６】図９は、また、ゲートバス２０１とストリ
ート２０３の間のフィールド酸化物の上に位置する多結
晶シリコンの部分も示している。この多結晶シリコンの
リングはフローティング電位の状態になっている。
ート２０３の間のフィールド酸化物の上に位置する多結
晶シリコンの部分も示している。この多結晶シリコンの
リングはフローティング電位の状態になっている。
【００５７】本発明によれば、図９に示されたセルの密
度は、１平方インチ当たり２０００万個のセルという密
度にまで、大きく増大している。
度は、１平方インチ当たり２０００万個のセルという密
度にまで、大きく増大している。
【００５８】本発明は、その特定の実施の形態に関連づ
けて説明されたが、当業者にとっては他の変形や修正、
用途が明らかであろう。したがって、本発明は、ここで
の特定の開示内容によって限定されるものではなく、添
付された特許請求の範囲のみによって限定される。
けて説明されたが、当業者にとっては他の変形や修正、
用途が明らかであろう。したがって、本発明は、ここで
の特定の開示内容によって限定されるものではなく、添
付された特許請求の範囲のみによって限定される。
【図１】 ゲート酸化物層、多結晶シリコン層および低
温酸化物層がシリコンウェハ上に形成された後、開口部
がこれらの層に形成された後、並びに低濃度でドープさ
れたＰ領域およびＮ＋領域がこれらの開口部に形成され
た後における、そのシリコンウェハ内のチップの一部の
断面図である。
温酸化物層がシリコンウェハ上に形成された後、開口部
がこれらの層に形成された後、並びに低濃度でドープさ
れたＰ領域およびＮ＋領域がこれらの開口部に形成され
た後における、そのシリコンウェハ内のチップの一部の
断面図である。
【図２】 側壁スぺーサを形成する更なる低温酸化物層
の蒸着およびエッチング、Ｎ＋領域を通過して凹部を形
成する異方性のシリコンエッチング、並びに、ホトレジ
スト層の蒸着およびパターン形成が後に続く前記開口部
におけるＰ＋領域の形成の後における、図１の構造を示
している。
の蒸着およびエッチング、Ｎ＋領域を通過して凹部を形
成する異方性のシリコンエッチング、並びに、ホトレジ
スト層の蒸着およびパターン形成が後に続く前記開口部
におけるＰ＋領域の形成の後における、図１の構造を示
している。
【図３】 低温酸化物層および側壁スペーサの一部の除
去、オプションの選択メタル層の形成、並びにアルミニ
ウム層の後続の蒸着およびエッチングの後における、図
２の構造を示している。
去、オプションの選択メタル層の形成、並びにアルミニ
ウム層の後続の蒸着およびエッチングの後における、図
２の構造を示している。
【図４】 図３に示された構造から構成される終端の等
価回路を示している。
価回路を示している。
【図５】 フィールド酸化物層がチップの上に形成され
かつパターン形成された後、並びに、ゲート酸化物層、
多結晶シリコン層および低温酸化物層の後続の蒸着の後
における、チップの一部を示す本発明の他の実施形態の
断面図である。
かつパターン形成された後、並びに、ゲート酸化物層、
多結晶シリコン層および低温酸化物層の後続の蒸着の後
における、チップの一部を示す本発明の他の実施形態の
断面図である。
【図６】 低温酸化物層および多結晶シリコン層のパタ
ーン形成およびエッチングの後における、図５の構造を
示している。
ーン形成およびエッチングの後における、図５の構造を
示している。
【図７】 低濃度でドープされたＰ領域とＮ＋およびＰ
＋領域の形成、並びに側壁スペーサの後続の形成の後に
おける、図６の構造を示している。
＋領域の形成、並びに側壁スペーサの後続の形成の後に
おける、図６の構造を示している。
【図８】 選択メタルプラグの形成、並びに、アルミニ
ウム層の後続の蒸着およびエッチングの後における、図
７の構造を示している。
ウム層の後続の蒸着およびエッチングの後における、図
７の構造を示している。
【図９】 図８の構造の上面図を示している。
【図１０】 図９の切断線９−９に沿った拡大断面図を
示している。
示している。
Claims (16)
- 【請求項１】 半導体デバイスを製造するための方法で
あって、 一つの導電型のシリコン基板の上にゲート絶縁材料の層
を形成するステップと、 ゲート絶縁材料の前記層の上に多結晶シリコンの層を蒸
着するステップと、 上位の第１の絶縁層を蒸着するステップと、 前記上位の第１の絶縁層の選択された領域に対しパター
ン形成およびエッチングを行って、そこに、多結晶シリ
コンの前記層の下位領域を露出させる、間隙をあけて配
置される複数の開口部を形成するステップと、 多結晶シリコンの前記層の前記下位領域をエッチングし
て、その前記領域に、間隙をあけて配置される複数の更
なる開口部を形成するステップと、 前記一つの導電型の反対の導電型である他の導電型の不
純物を、多結晶シリコンの前記層における前記更なる開
口部の下に位置する前記シリコン基板の表面領域に導入
して、第１の拡散領域を形成するステップと、 前記一つの導電型の不純物を前記シリコン基板の前記表
面領域に導入して第２の拡散領域を形成するステップ
と、 前記他の導電型の不純物を前記シリコン基板の前記表面
領域に導入して第３の拡散領域を形成するステップであ
って、前記第２の拡散領域が前記第３の拡散領域よりも
浅い最終深さを有し、前記第１の拡散領域が前記第３の
拡散領域よりも深くて広くかつ低い濃度を有しているス
テップと、 上位の第２の絶縁層を蒸着するステップと、 前記上位の第１の絶縁層の上に在る前記上位の第２の絶
縁層の一部をエッチングすることにより、前記上位の第
１の絶縁層における前記各開口部内の側壁に沿いかつ多
結晶シリコンの前記層における前記更なる各開口部内の
側壁に沿う垂直な側壁スペーサを形成する上位の第２の
絶縁層の残存部分であって前記シリコン基板の前記各表
面領域の一部を露出させる残存部分を残しておくステッ
プと、 前記シリコン基板の前記表面領域の前記一部における凹
部を前記第２の拡散領域の深さよりも深い深さまでエッ
チングするステップと、 コンタクト導電層を蒸着するステップと、 前記コンタクト導電層の一部のパターン形成およびエッ
チングを行って、前記第２および第３の拡散領域に接触
する少なくとも一つのソースコンタクトと少なくとも一
つのゲートコンタクトとを形成するステップと、を有す
る方法。 - 【請求項２】 請求項１の方法において、 前記コンタクト導電層を蒸着する前に他の導電層を蒸着
するステップと、 前記第２および第３の拡散層に接触する前記他の導電層
の一部が、前記第２の拡散層と前記第３の拡散層の間に
電気的接続を提供する金属シリサイド層を形成するよう
に、前記他の導電層を熱処理するステップと、 前記他の導電層の未反応部分を除去するステップと、を
更に有する方法。 - 【請求項３】 請求項２の方法において、 他の導電層を蒸着する前記ステップの前に、前記上位の
第２の絶縁層の垂直な側壁スペーサの一部および前記上
位の第１の絶縁層の一部に対しパターン形成およびエッ
チングを行うステップを更に有し、 前記他の導電層を熱処理する前記ステップが、前記多結
晶シリコン層に接触し前記多結晶シリコン層と前記第２
および第３の拡散領域との間に電気的接続を提供する前
記金属シリサイド層の更なる部分を形成する方法。 - 【請求項４】 請求項１の方法において、前記一つの導
電型はＮ形であり、前記他の導電型はＰ形である方法。 - 【請求項５】 請求項１の方法において、多結晶シリコ
ンの層を蒸着する前記ステップは、前記多結晶シリコン
層の選択された領域のパターン形成およびエッチングを
行って多結晶シリコンのダイオードを形成するステップ
と、その後に前記一つの導電型の不純物を前記多結晶シ
リコン層に導入するステップとを更に含んでいる方法。 - 【請求項６】 請求項１の方法において、 前記シリコン基板の上にフィールド絶縁材料の層を形成
するステップと、フィールド絶縁材料の前記層の少なく
とも一つの選択された領域のパターン形成およびエッチ
ングを行って、フィールド絶縁材料の前記層における少
なくとも一つの開口部と少なくとも一つの残存部分とを
形成するステップとを更に有し、 ゲート絶縁材料の前記層がフィールド絶縁材料の前記層
における前記少なくとも一つの開口部内の前記シリコン
基板の上に形成され、 多結晶シリコンの前記層がフィールド絶縁材料の前記層
の前記残存部分の上とゲート絶縁材料の前記層の上とに
形成され、 前記上位の第１の絶縁層の前記選択された領域がエッチ
ングされて、そこに、ゲート絶縁材料の前記層の上に在
る多結晶シリコンの前記層の下位領域を露出させる、間
隙をあけて配置された複数の第１の開口部と、フィール
ド絶縁材料の前記層の上に在る多結晶シリコンの前記層
の下位領域を露出させる、間隙をあけて配置された複数
の第２の開口部とを形成し、 多結晶シリコンの前記層の前記第１の下位領域が更にエ
ッチングされて、そこに、間隙をあけて配置された複数
の更なる開口部を形成し、 前記他の導電型の前記不純物が前記更なる開口部の下に
位置する前記シリコン基板の表面領域に導入される、方
法。 - 【請求項７】 請求項１の方法において、コンタクト導
電層を蒸着する前記ステップは、前記コンタクト導電層
の上にはんだ付け可能なコンタクトメタルを蒸着するス
テップを含んでいる方法。 - 【請求項８】 請求項７の方法において、前記はんだ付
け可能なコンタクトメタルは、チタン、ニッケルおよび
銀の各層を有する３種の金属を含む方法。 - 【請求項９】 一つの導電型のシリコン基板の上に形成
されたゲート絶縁材料の層と、 ゲート絶縁材料の前記層の上に形成された多結晶シリコ
ンの層と、 間隙をあけて配置された複数の開口部を有する上位の第
１の絶縁層であって、該上位の第１の絶縁層において間
隙をあけて配置された前記複数の開口部に対応する、間
隙をあけて配置された更なる複数の開口部を、多結晶シ
リコンの前記層が有する上位の第１の絶縁層と、 前記一つの導電型の反対の導電型である他の導電型の不
純物の第１の拡散領域であって、多結晶シリコンの前記
層における前記更なる開口部の下に位置する前記シリコ
ン基板の表面領域に形成された第１の拡散領域と、 前記シリコン基板の前記表面領域に形成された、前記一
つの導電型の不純物の第２の拡散領域と、 前記シリコン基板の表面領域に形成された前記他の導電
型の第３の拡散領域であって、前記第２の拡散領域が該
第３の拡散領域よりも浅い最終深さを有し、前記第１の
拡散領域が該第３の拡散領域よりも深くて広くかつ低い
濃度を有する第３の拡散領域と、 前記上位の第１の絶縁層における前記各開口部内の側壁
に沿いかつ前記シリコン基板の前記各表面領域の一部を
囲む多結晶シリコンの前記層における前記更なる各開口
部内の側壁に沿って形成された上位の第２の絶縁層の複
数の垂直な側壁スペーサと、 前記シリコン基板の前記表面領域の前記一部に形成さ
れ、前記第２の拡散領域の深さよりも深い深さを有する
複数の凹部と、 前記第２および第３の拡散領域に接触する少なくとも一
つのソースコンタクトと少なくとも一つのゲートコンタ
クトとを含むコンタクト導電層と、を備える半導体デバ
イス。 - 【請求項１０】 請求項９のデバイスにおいて、前記多
結晶シリコン層と前記第２および第３の拡散領域とが電
気的に接続されるように前記第２および第３の拡散領域
に接触する金属シリサイド層を含む他の導電層を更に備
えるデバイス。 - 【請求項１１】 請求項１０のデバイスにおいて、前記
金属シリサイド層が前記多結晶シリコンに接触するよう
に前記上位の第２の絶縁層の前記垂直な側壁スペーサの
一部と前記上位の第１の絶縁層の一部とが除去され、こ
れにより前記多結晶シリコン層と前記第２および第３の
拡散領域とが電気的に接続されるデバイス。 - 【請求項１２】 請求項９のデバイスにおいて、前記第
１の導電型がＮ形であり、前記他の導電型がＰ形である
デバイス。 - 【請求項１３】 請求項９のデバイスにおいて、多結晶
の前記層が多結晶シリコンのダイオードを含み、前記多
結晶シリコン層が前記一つの導電型の不純物を含むデバ
イス。 - 【請求項１４】 請求項９のデバイスにおいて、 前記シリコン基板の上に形成され、少なくとも一つの開
口部と少なくとも一つの残存部とを有するフィールド絶
縁材料の層と、フィールド絶縁材料の前記層における前
記少なくとも一つの開口部における前記シリコン基板の
上に形成されたゲート絶縁材料の層とを更に備え、 多結晶シリコンの前記層は、フィールド絶縁材料の前記
層の前記残存部分の上とゲート絶縁材料の前記層の上と
に形成され、 前記上位の第１の絶縁層は、ゲート絶縁材料の前記層の
上に在る多結晶シリコンの前記層の下位領域を露出させ
る、間隙をあけて配置された複数の第１の開口部と、フ
ィールド絶縁材料の前記層の上に在る多結晶シリコンの
前記層の下位領域を露出させる、間隙をあけて配置され
た複数の第２の開口部とを有し、 多結晶シリコンの前記層は、前記上位の第１の絶縁層に
おいて間隙をあけて配置された前記複数の第１の開口部
に対応する、間隙をあけて配置された複数の更なる開口
部を有し、 前記第１の拡散領域は、多結晶シリコンの前記層におけ
る前記更なる開口部の下に位置する前記シリコン基板の
表面領域に形成されているデバイス。 - 【請求項１５】 請求項９のデバイスにおいて、前記コ
ンタクト導電層は、前記コンタクト導電層の上に形成さ
れたはんだ付け可能なコンタクトメタルを含んでいるデ
バイス。 - 【請求項１６】 請求項１５のデバイスにおいて、前記
はんだ付け可能なコンタクトメタルは、チタン、ニッケ
ルおよび銀の各層を有する３種の金属を含んでいるデバ
イス。
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