TW391037B - Process for manufacture of mos gated device with self aligned cells - Google Patents

Process for manufacture of mos gated device with self aligned cells Download PDF

Info

Publication number
TW391037B
TW391037B TW086115750A TW86115750A TW391037B TW 391037 B TW391037 B TW 391037B TW 086115750 A TW086115750 A TW 086115750A TW 86115750 A TW86115750 A TW 86115750A TW 391037 B TW391037 B TW 391037B
Authority
TW
Taiwan
Prior art keywords
layer
openings
polysilicon
contact
silicon substrate
Prior art date
Application number
TW086115750A
Other languages
English (en)
Inventor
Daniel M Kinzer
Original Assignee
Int Rectifier Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Int Rectifier Corp filed Critical Int Rectifier Corp
Application granted granted Critical
Publication of TW391037B publication Critical patent/TW391037B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66393—Lateral or planar thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

經濟部中央標準局員工消費合作社印製 A7 ____B7_ 五、發明説明（1 ) 發明背景： 本發明係有關於半導體元件，特別是有關於閘極控制 參考（MOS閘極）半導體元件，可以較少次數的罩遮步 驟來形成之，而不需要任何重要的對齊作業。 MO S閘極元件是此技藝中已知的，包括諸如於西元 1996年12月3日發出之台灣專利第80047號中 所描述之Μ Ο S閘極元件之類的元件，該專利前案係引述 於此以供參考。這類元件包括有功率MO S F Ε Τ、間極 閘流體、絕緣閘極雙極電晶體（I G Β Τ )、閘極關閉式 元件及類似者。 這些元件的製造方法中一般包括有許多次的平印罩遮 步驟，其中包括有重要的光罩對齊步驟。這些重要的光罩 對齊步驟的每一者均會增加製造時間及成本，同時也會造 成潛在的元件暇疵來源。 因此其有需要將所必須要用的對齊作業減至最少，甚 或完全消除掉，同時也將罩遮的步驟加以減少，以改進製 造產能，並減低製造成本》 發明槪述： 本發明提供一種製造MO S閘極功率元件的新穎方法 ’其形成一個自動排列的元件晶胞’而不需要進行任何重 要的對齊作業。 根據本發明，一種半導體元件的方法是以在某一種導 電型式的矽基體上形成一層閘極絕緣材料而加以製造的。 _ 3 "•張尺度適兄(210X297公釐―) '一 /-------^丨裝------訂-----t線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局—工消費合作社印製 A7 B7 五、發明説明（2 ) 在該層閘極絕緣材料層上面沉積一層聚矽層。沉積出或熱 長成第一覆蓋絕緣層，並以紋路界定出選定的區域，並加 以蝕刻掉，以在其內形成多個分隔開的開孔，其等可暴露 出位在該聚矽層下方的區域。將該等位在該聚矽層下方的 區域加以蝕刻掉，以在其內形成分隔開的開孔。將具有另 外一種導電型式雜質加入至該矽基體中位在該聚矽層之該 等開孔下方的表面區域內，以形成第一擴散區域。將該某 一種導電型式之雜質加入至該矽基體之該等表面區域內， 以形成第二擴散區域。沉積出第二覆蓋絕緣層，並將該第 二覆蓋絕緣層中位在第一覆蓋絕緣層上方的部份加以蝕刻 掉，以留下構成沿著第一覆蓋絕緣層和聚矽層之該等開孔 每一者側壁設置的垂直側壁間隔物的剩餘部份，其可暴露 出該矽基體的該等表面區域的每一者的一部份。在該矽基 體的該等表面區域的該暴露出部份內蝕刻形成凹入部，到 達一個大於該第二擴散區域之深度的深度處。將該另一種 導電型式的雜質加入至該矽基體的該等表面區域的該部份 內，以形成第三擴散區域。該等第二擴散區域具有一最終 深_度，其係小於該等第三擴散區域的最終深度。另一種方 式是該第三擴散區域是在沉積出該第二覆蓋絕緣層之前先 加以形成的。該第一擴散區域係較第三擴散區域爲深且寬 ，並具有較第三擴散區域爲低的濃度。 沉積出一層觸點導電層，並以紋路界定出此層的多個 部份，並加以蝕刻掉，以形至少一個與該第二和第三擴散 區域相接觸的源極觸點和至少一個閘極觸點。 4 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公楚) _ II - JT- I— k— I 1 (請先閱讀背面之注意事項再填寫本頁)
、1T /線 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（3 ) 也可以沉積出另一層導電層，並將其加以熱處理，以 使得此層中與第二和第三擴散區域相接觸的多個部份能形 成一層金屬矽化物層，其可提供第二和第三擴散區域間的 電氣連接。將此層中未處理過的部份加以移除掉。 該第二覆蓋絕緣層的垂直側壁間隔物中的一部份和第 一覆蓋絕緣層中的一部份可以在沉積出該另一層導電層之 前先加以蝕刻掉’而此層導電層的熱處理將會形成該金屬 矽化物層的另外的部份，其等係接觸到該聚矽層，並可提 供該聚矽層和該第二和第三擴散區域間的電氣連接。 雜質可以藉由將這些雜質穿過一層閘極絕緣材料層植 入至矽基體內並將這些雜質加以驅入而加入至其內。該某 一種導電型式可以是N型’而該另一種導電型式則爲p型 。該第一覆蓋絕緣層可以是熱長成的氧化物層，而該第二 覆蓋層則可以是T E 0 S層。 該另一層的導電層可以是鈦或者可以是鎢。此導電層 可以在約8 0 0 °C做快速熱退火處理，或者先在約6 ◦ 〇 °C，然後再在約8 0 0 °C做快速熱退火處理。可以將該聚 矽層上的選定區域經由開設紋路而界定出_來並加以蝕刻掉 ，以形成聚矽二極體，並且可以將該某一種導電型式之雜 質加入至該聚矽層內。 可以在矽基體上面形成一層場絕緣材料層，而其以紋 路界定出至少一個選定區域並加以蝕刻掉，以形成至少一 個開孔和至少一個剩餘部份。因此該層閘極絕緣材料可以 在該一開孔內形成在矽基體上面，而該聚矽層可以同樣方 5 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨0X297公麓） --------裝------訂-----/線 L (請先聞讀背面之注$項再填寫本頁) 經濟部中央榡準局員工消费合作衽印製 A7 ' - B7 五、發明説明（4) " -- 式形成在該層場絕緣材料及該層閘極絕緣材料的上面。可 以開設紋路界定出第〜覆蓋絕緣層上的選定區域，並加以 鈾刻掉，以形成多個間隔開的第一開孔，其等可將位在聚 矽層下方，而位在該層閘極絕緣材料上面的區域加以暴露 出，以及多個間隔開的第二開孔，其等可將位在聚矽層下 方而位在該層場絕緣材料上面的區域加以暴露出來。該聚 砂層下方的第一下方區域可被進一步地蝕刻而在其內形成 另外多個間隔開的開孔，接著可將雜質加入至該矽基體中 位在該等另外開孔下方的表面區域內，以形成第一擴散區 域。 該另一層導電層可以是鈦或鎢，且可以做快速熱退火 處理。該觸點導電層的可以包括有一層可焊接之觸點金屬 ’沉積在第二導電層上面，而該可焊接觸點金屬包含有一 種三金屬，其包括有各層的鈦、鎳和銀。其可以形成一閘 極匯流排，接觸到位在閘極絕緣材料層上方的聚矽層的一 部份。該場絕緣材料可以包括有一個第二開孔，界定出此 半導體元件的邊界，並形成一街條區域，而該聚矽層則包 括有一個或多聚矽環，係位在場絕緣材料。上面，並位在閘 極匯流排和街條區域之間。 根據本發明的另一觀點，其提供一種具有以上述方法 製成之結構的半導體元件。 藉著使用低溫氧化物側壁間隔物來罩蓋住矽內之凹入 部的蝕刻作業’並使用一個選擇性形成的金屬來將聚矽層 連接至N+型和P+型擴散區域上，其將可避免使用具決 6 -----------J —裝-- /V (請先閲讀背面之注意事項再填寫本頁) '訂 、線L· 本紙張尺度適用中國國家標準（CNS)Λ4規格（210x 297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（5) 定性的對齊步驟。此低溫氧化物側壁間隔物，配合上該選 擇性形成的金屬層，可以提供一種結構，其能夠防止雜質 擴散至寄生DΜ0 S元件通道內，並將其反轉，以造成漏 電現象。 本發明的其它特點和優點可以自下文本發明的說明而 得知，其係參照所附圖式。 圖式之簡單說明： 圖1是一個位在矽晶圓內之晶片在閘極氧化物層、聚 矽層和低溫氧化物層&形成於其上，且這些層串已經形成 開孔，且在這些開孔內已形成輕度摻雜之Ρ-型區域和Ν+_ .型區域之後，其一部份的剖面圖。 圖2顯示出圖.1中的結構在另一層低溫氧化物層沉積 並蝕-刻以形成側壁間^隔物，且進行異向性蝕刻作業以形成 一個貫穿JN-+型區域的凹入部，且在該等開孔內形成Ρ +- 型區域，並進行照相抗蝕層，之沉積及紋路開設之後的情形 〇 <圖3鳳示出圖2电的結構在將低溫氧化物層和側壁間 隔物移播，且形成選用性的金屬層，且接著沉積及蝕刻二 鋁層之後的情形。 圖4顯示出由圖3中之結構所構成之相當的終端電降 〇 ， ^圖5是本發明另一實施例的剖面圖，顯示出晶片之一 部份k場氧化物層形成在其上，並開設紋路，且其後沉積_ 7 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐) ~ o—^------訂-----/V線 (請先閲讀背面之注意事項再填寫本頁) >經濟部中央標準局員工消費合作社印掣 Μ Β7 五、發明説明（6 ) 出一閘極氧化物層、聚矽層和低溫氧化物胥之後的情I。 圖6顯示出圖5的結構在低溫氧化物層和聚矽層上P 設綾路及進行蝕刻胙業後的情形。 圖7顯示出圖6中之結構在形成輕度摻雜P型區域及 N +型和P +型區域，且其後形成側壁間隔物後韵情形。 圖8顯示出圖7中之結構形成選擇隹金凰插塞及其後_ 沉積並蝕刻一鋁層後的情形。 圖9顯示出圖8中之結構的頂視圖__。 ' 圖1 0顯示出沿著屬9中部面線9 - 9所取之放大剖 r… 面圖。 本發明的詳細說明： 下面有關本發明較佳實施例的說明描述出一種N型通 道功率MOSFET元件的製造。但是本發明亦可應用至 P型通道功率MO S F ET元件的製造上。此外，對於接 面的任可適當的修改均可用來使用同一方法來製造其它的 Μ〇S閘極元件，例如I G B T或Μ 0 S閘極閘流體，而 不論此元件是Ν型通道或是I3型通道。 這些元件的拓樸形狀最好是六角形的晶胞。但是，對 於熟知此技藝之人士而言，很明顯的，本方法同樣也可應 用至具有任何多邊形結構的晶胞上，例如正方形或矩形晶 胞，而不論是否爲偏離交錯式或是對齊於一線式的結構， 也不論是否爲交互指狀（I nt e rd i gi t a t ed )結構。 8 本紙張尺度適用I國國家標準（CNS ) A4規格（210X297公釐1 ' ------------^丨裝------訂-----線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 _B7_ 五、發明説明（7 ) 首先參閱圖1，其中顯示出一個晶圓或晶片的一部份 ，其顯示出本發明之具有重覆結構的元件區域12的第一 個實施例。同時也顯示出的終端區域1 4的第一種範例。 但是，終端區域的其它不同例子也可以用來代替本文中所 描述的區域1 4。其元件中僅有一些是以剖面的方式表示 的。此晶圓可以具有任何所需要的尺寸，且可以切割成多 個晶片。在本說明中晶片〃和、晶圓〃等詞有的時候 會互換使用。 圖1顯示出一個具有由單晶矽構成的N—型本體3 0 的晶圓。最好，此N —型本體3 0是一層以晶膜術長成在 N+型基體2 9上的層。一個汲極（或陽極）觸點連接至 N +型基體上，可供用來連接至晶片的任一表面上。 本發明之方法的第一步是在N—型本體3 0上形成一 層絕緣層3 1。此絕緣層3 1可以是熱長成的二氧化矽， 可以具有約2 5 0埃的厚度。
接著在氧化物層3 1的上方沉積一層聚矽層3 2，具 有例如3 5 0 〇埃的厚度。此聚矽層可以任何所需的方式 形成’但最好是沉積出來後植入硬做重度摻雜，或是進行 後續的C V D摻雜步驟，例如藉由將p 〇 c 1 3加入聚矽材 料內。其後’在聚矽層3 2上形成一層第一覆蓋氧化物層 3 3 ’其厚度最好是7 〇 〇 〇埃。最好，此第一覆蓋氧化 物層包含有由長在該聚矽材料上的熱長成氧化物層所構成 。但是其它的材料，例如低溫氧化物（L τ 0 )、電漿增 強化學蒸鍍沉積（PECVD)出的氧化物、PECVD 9 中國國家標率格（2丨0X297公楚)-- (請先聞讀背面之注意事項再填寫本頁) VI裝. ,ιτ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（8) Τ E 0 S或是爐內沉積之Τ E 0 S等均可用來代替之。此 外，此層可以摻雜以磷。 在第一覆蓋氧化物層3 3沉積出來之後，接著在第一 覆蓋氧化物層上形成一層適當的照相抗蝕劑（未顯示）， 並以一個適當的照相平印光罩步驟來在該照相抗蝕劑上形 成通至第一覆蓋層上的開孔。接著以異向性氧化物蝕刻來 形成一個通到聚矽層3 2的開孔。接著進行後續的異向性 蝕刻作業，以鈾刻該聚矽層，形成向下通到閘極氧化物層 的相關開孔。最好，該第一氧化物和聚矽材料的側壁是儘 可能地接近垂直，以便能正確地界定後面的植入步驟。 其後，下方暴露出的閘極氧化物層3 1可以利用等向 性濕式蝕刻作業或是異向性電漿蝕刻作業來加以移除之。 但是，在此步驟時亦可將閘極氧化物層保持原封不動，而 後以具有足以穿透該薄閘極氧化物的夠高能量來做離子植 入。 上面所用的異向性和等向性蝕刻作業是熟知此技藝之 人士所知曉的，而任何適當的蝕刻程序均可選用來進行這 些步驟。 其後將照相抗蝕層加以剝除，並以8 0 K e V的能量 來經由第一覆蓋層和聚矽層上的開孔進行7 · 5 E 1 3的 硼植入作業，使其進入至暴露出的矽內。在植入作業之後 ，將P型硼植入物在約1 1 7 5 °C的下加以驅入約3 0分 鐘，最好是能形成通道區域4 2和終端區域4 0和4 1。 接著以砷或磷的相當高的3 E 1 5 N +劑量，並以約 10 ----------r —裝-- (請先閱讀背面之注意事項再填寫本頁)
、1T 線l· 本紙張尺度適用中國國家標準（CNS ) A4規格（2.10X 297公釐） 經濟部中央標準局員工消費合作杜印掣 A7 _ B7 五、發明説明（9) 1 2 0 k e V的能量，通過覆蓋氧化物/聚矽層上的開孔 進行植入作業，以形成源極區域5 0和5 1。其後也可以 進行擴散作業。 其後在圖1中的晶圓的表面上形成一層第二覆蓋氧化 物層，其厚度約爲7 0 0 0埃。最好，此第二覆蓋氧化物 層是由爐沉積TE 0 S所構成的。但是，其它的材料，例 如LTO、PECVD氧化物或PECVD TEOS等 也可使用。此外，此層也可以做磷摻雜處理。 接著將第二覆蓋層做電漿蝕刻處理，以將幾乎所有沉 積在水平表面上面的第二覆蓋層加以移除掉，而僅留下垂 直側壁上的間隔物6 0、6 2、6 4、6 6，其厚度約爲 3000埃，如圖2中所示。接著以另一個異向性蝕刻作 業來蝕入暴露出矽表面，而形成貫穿過N +型區域5 0、 5 1和5 2而到達P型區域4 0、4 1和4 2處的孔7 0 、7 1和7 2。由於這些垂直側壁間隔物之故，形成在矽 表面上的孔或凹入部具有較聚矽層和第一覆蓋氧化物層上 的開孔爲小的直徑。這些孔最好是蝕刻至一個約爲5 0 0 至1 0 0 CI埃的深度。 其後，將3 E 1 5之劑量的硼植入因該等孔之蝕刻作 業而暴露出的矽基體內，以在P型區域4 0、4 1和4 2 內形成重度摻雜區域8 0、8 1和8 2。植入作業是以約 8 0 k e V的能量來進行的。另一種方式，而且最較好的 方式，是在沉積第二覆蓋氧化物層之前先進行硼的植入作 業，而區域8 0、8 1和8 2即是在此時形成的。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） l· ^----Ό"裝------訂-----，ν線 (請先閲讀背面之注意事項再填寫本頁) 經濟郜中央標準局員工消費合作杜印製 A7 __B7_ 五、發明説明（10 ) 接著在晶圓的表面上施用一層第二照相抗蝕劑層8 8 ，並以第二照相平印步驟來開設紋路，以暴露出圍繞著形 成在矽表面上的孔70、7 1和7 2之四周的第一覆蓋層 3 3的一部份和側壁間隔物60、62、64和66的一 部份，如圖2中所示。根據本發明的一項重要觀點，此元 件的源極、基極和通道區域是在此步驟之前事先界定出來 的，第二照相平印步驟的對齊於晶圓就不是很重要。如圖 2中所示，此第二照相平印步驟的對齊公差在任一特定的 方向上均可以是和各側壁間隔物的壁部間分隔間距一樣大 〇 .· . 在照相抗蝕層的開孔形成後，第一覆蓋層的暴露出部 份和側壁間隔物的暴露出部份將以異向性氧化物蝕刻作業 來加以移除，以暴露出N +型區域5 0和5 1和N+型區 域5 2內的觸點區域，如圖3中所示。 接著在氮氣環境中將N +和P +植入物加以驅入，最 好是在9 7 5 °C下進行3 0分鐘《Ν+型區域50、51 和5 2將會較P +型區域8 0、8 1和8 2淺一個可由設 計者所選擇_，並由所用元素種類和劑量而定的量。 在具有終端區域1 4的情形下，根據本發明的另一觀 點，在晶圓的表面上沉積一層鈦。接著將此晶圓做快速熱 退火（R T A)處理，使得鈦金屬層與矽基體中的N +型 或P +型區域相接觸的部份，或是與聚矽層接觸的部份會 和矽反應生成矽化鈦。此R T A步驟可以在約8 0 0 °C進
行，或是以一種二步驟程序來進行之，其中先在6 0 0 °C 12 I--^-------r —裝------訂-----、線 L /Λ\ (請先閱讀背面之注$項再填寫本頁) ^紙張^度適用中國國家標準（CNS ) A4規格（210X297公釐） " A7 A7 經濟部t央標率局員工消費合作社印製 五、發明説明（ll) 退火處理後，再做8 0 (TC的退火處理。 此矽化鈦層可用以改善對於N +型和P +型區域5 0 、51和80、81的接觸電阻，因之而可減少元件的導 通電阻’並且增加元件的電流處理能力。此矽化鈦層亦可 做爲元件中鋁移動的障壁。 其後再利用選擇性濕式鈾刻作業，例如在H2 S 〇4/ Η 2 0 2溶液中進行，來將鈦層中未反應的部份加以移除， 這會留下如圖3所示的矽化鈦觸點區域9 0、9 1和9 2 。矽化鈦層連接Ρ +型區域7 0、7 1至Ν+型區域5 0 、-5 1，這可造成終端區域1 4內Ρ+和Ν+型區域間的 故意短路現象。矽化鈦層亦連接聚矽層32至Ρ+和Ν + 型區域。 此鈦層亦沉積在元件區域1 2的上面。接著將晶圓如 上所述般地加以處理，以形成另外的矽化鈦觸點區域9 3 和9 4，如圖3中所示。但是在元件區域9 2在作動上並 不一定需要矽化鈦觸點區域9 3和9 4，故可以略去，如 上所述。 接著.在晶圍的表面上沉積出源極觸點金屬，例如鋁。 接著在此觸點金屬層上施用另一層照相抗蝕層（未顯示） ，並以照相平印步驟開設紋路，以形成閘極匯流排1 0 0 和源極觸點1 0 1。此晶圓的照相平印步驟的對齊作業也 並不重要。在此照相抗蝕層開設紋路完後’接著以異向性 蝕刻作業來蝕刻觸點金屬層’以形成閘極匯流排1 0 0和 源極觸點1 0 1 ’如圖3中所示。 13 本紙張尺度適用中國國家標準（cNS)A4規格（2丨0x297公釐） l·—..-----^丨裝------訂-----L線l· (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ____ B7 五、發明説明（12)， 一汲極（或陽極）觸點（未顯示）可以連接至N+型 基體2 9的底面上，且亦可用來連接至晶片的任一表面上 。如果此元件是I G B T，在晶圓的底面上亦可存在著一 層薄的N +緩衝層和P +型底部層。 圖4顯示出和圖3中之終端區域14的相當的電路。 一汲極觸點接觸到N+型基體2 9和矽化鈦片段9 0上， 其等係顯示在圖3中，以供連接終端元件1 1 〇、1 1 1 和1 1 2的基體和元件1 1 〇的汲極。 圖4中所示的源極端點代表圖3中所示的源極鋁觸點 101，而圖4中所示的閘極端點代表圖3中所示的閘極 匯流排1 0 0。應注意到，圖3中所示的矽化鈦片段9 2 係連接圖4中所示之元件112的汲極至元件111的閘 極。圖3中所示的矽化鈦片段91連接圖4中所示之元件 1 1 1的汲極至元件1 1 0的源極和閘極。 本發明的另一觀點是顯示在圖5中，其顯示出晶圓具 有另一種元件區域1 6和另一種的終端區域1 8。應注意 到，終端區域1 6可以結合於圖3中的元件1 2，以取代 終端區域1 4。同樣的，圖3中的終端區域1 4可以結合 至圖5中的元件區域1 6。 如圖5所示，一層場氧化物層1 2 0在閘極氧化物層 形成之形先形成在N-本體3 0上面。一照相抗蝕層沉積 在此場氧化物上，然後如第一個照相平印光罩步驟一樣開 設紋路，以在場氧化物層上形成開孔。接著將此場氧化物 中暴露出的部份加以蝕刻掉，以露出有效的元件區域。接 14 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公楚_ )~~~" ' ^---r丨_fi------t------w (讀先閲讀背面之注f項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（13) 著在這些有效元件區域上面長出閘極氧化物絕緣層131 ，而聚矽層1 3 2和第一覆蓋氧化物層1 3 3則接著以前 面所述的方式形成在閘極氧化物和場氧化物層上。接著以 類似於前面所述的方法來加以處理。 如圖6中所示，可以在第一覆蓋氧化物層1 3 3上面 形成一層第二照相抗蝕層（未顯示），並以適當的照相平 印光罩步驟加以開設紋路，以形成通至第一覆蓋層表面上 的開孔。接著將第一覆蓋氧化物層中暴露出的部份加以蝕 刻，以在第一覆蓋氧化物層上形成相對應的開孔1 3 5、 1 3 6和1 3 7，而暴露出聚矽層的多個部份。 根據本發明的此一觀點，在晶圓的表面上沉積出一層 第三照相抗蝕層1 3 4，並開設紋路而暴露出有效元件區 域。第三照相抗蝕層對於晶圓的對齊作業並不重要。接著 將位在有效元件區域16上面的聚矽層的暴露出部份加以 蝕刻掉至閘極氧化物層。但是，聚矽層是第一覆蓋氧化物 層加以遮蓋住，.而不是由第二照相抗蝕層遮蓋住。照相抗 蝕層僅係用來防止聚矽層位在場氧化物上面的區域被蝕刻 掉，如圖6中所示。接著將照相抗蝕層加以剝掉。 乂 其後，如圖7中所示，以上述的方法來植入並驅入p 型通道植入區域1 4 0和1 4 1。接著，亦如上面所述般 地將N+源極植入物經由聚矽和第一覆蓋氧化物層上的開 孔送入，並可接著將其加以驅入。 但是在此實施例中，P +型硼基極植入物係以較低的 1E15的劑量加入而形成區域180、181，如圖7 15 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公楚） ... ^丨裝------訂-----ί、線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準扃貝工消費合作社印製 A7 ______B7_ 五、發明説明（I4) 中所示。其後接著在晶圓的表面上形成第二覆蓋氧化物層 ’並接著加以蝕刻，如上面所述，以在終端區域1 8內形 成側壁間隔物1 6 0，並且在元件區域1 6內形成間隔物 1 6 1和1 6 2。此沉積作業可以在足夠的溫度和時間下 進行，以將P +型植入物加以驅入。另一種方式是可以在 9 0 CTC的溫度下將P +型（和N +型）植入物加以驅入 ’以形成淺的源極和基極區域。一般而言，源極區域是約 〇 · 2微米深。 其後如圖8所示，以異向蝕刻蝕穿N+型層到達P + 型基極層而形成凹入部170、171和172，如上面 所述。 接著，可以上述的方法來沉積出一層選用性的鈦層， 然後再退火，以在凹入部1 7 0、1 7 1內形成矽化鈦插 塞190、191和192。在此實施例中，側壁間隔物 1 6 0、1 6 1、1 6 2之每一者的整體均是保持原封不 動的，是以矽化物是僅形成在凹入部內。接著將未反應部 份的鈦移除，如上面所述。另一種方式是可將鎢選擇性地 .沉積在暴露出的矽和聚矽區域上面，並接著加以退火，以 形成矽化鎢插塞。 上述製程步驟的另一種方式是將第二照相抗蝕層加以 開設紋路，以在元件區域1 6上形成開孔’而不是在終端 區域1 8上形成開孔’故在其後的氧化物蝕刻作業中是形 成開孔1 3 6和1 3 7 ’而不是開孔1 3 5。第三照相抗 蝕劑的沉積作業則不是在此時進行的。反之’是將聚矽層 16 丨ί—赛17----訂-----，L線L (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） 經濟部中央梂準局貝工消费合作社印製 A7 ___ B7 五、發明説明（15) 在元區域1 6內的暴露出部份加以蝕刻。接著進行p型通 道的植入、N +源極的植入和P +型基極的植入，接著^ 且形成並蝕刻第二覆蓋氧化物層’以在元件區域1 8內形 成側壁間隔物1 6 1和1 6 2。其後在元件區域內將凹入 部1 7 0和1 7 1加以蝕刻出來。接著沉積出第三照相抗 餓層，並加以開設紋路’以在終端區域1 8內形成開孔， 並戧刻第一覆蓋氧化物層位在此區域內的暴露出部份。接 著沉積並退火處理鈦或鶴，以形成矽化鈦或矽化鶴插塞。 其後，在元件的表面上沉積一種觸點金屬，例如鋁， 以充塡·至覆蓋氧化物層和聚矽層內的開孔和位在插塞上面 的矽基體內的開孔之中，如圖8中所示。另一種方式是在 省略掉鈦時，可將此觸點金屬直接沉積在凹入部1 7 ◦、 171的上面。在包括有矽化物插塞190、191的情 形下，其等可連接N+源極區域至它們各自之位在下方的 P +型基極區域，其等可另外以觸點金屬加以連接。接著 在鋁上沉積出第四照相抗蝕層’並使用一個第四而不重要 的照相平印步驟來加以開設紋路。接著將此鋁層加以蝕刻 ，以形成閘極匯流排2 0 0和源極觸S 2 0 1。 在另一種的變化中，可焊接的觸點金屬，例如包含有 鈦、鎳和銀等層的三金屬（T r i m e t a 1 )，沉積在 位在鋁層上面的元件表面上。此可焊接的頂層金屬接著以 上述的方法來加以開設紋路，而形成閘極匯流排2 0 0和 源極觸點2 0 1 ^ 應注意到，在再另外一種的變化中，聚矽層3 2或是 17 本紙張尺度適用中國國家標準（CNS丁A4規格（210X297公釐1 ~ -----,Γ—裝------訂-----\._線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（16) 1 3 2也可以包括有聚矽二極體。在此是先沉積出聚矽層 ，然後以植入的砷或磷加以摻雜，接著再以另外一個照相 平印光罩步驟在聚矽內界定出二極體區域。接著將此聚矽 二極體加以蝕刻，然後將照相抗蝕劑加以移除。接著則將 N +型砷植入物加入至其餘的整個聚矽層內。接著在晶圓 表面上沉積出第一覆蓋氧化物層，而此製程則繼續上面所 述的方法。 圖9顯示出顯示在圖8之剖面圖內的元件的頂視圖。 閘極匯排2 0 1是顯示出接觸到聚矽層1 3 2中位在場氧 化物上方的部份。源極觸點2 0 0是顯示出位在終點晶胞 220、222和224的上方，其等一般是具有1 ·5 微米的間距。同時也顯示出的元件晶胞2 3 0，其一般具 有2·5微米的晶胞尺寸和3·5微米的間距。這些晶胞 中的二個的剖面圖是顯示在圖1 0中。 圖9中亦顯示出聚矽環2 4 0中位在夾置於閘極匯排 2 0 1和街條2 0 3之間的場氧化物的上面的部份。這些 聚矽環是處在一個漂移電位上。 根據本發明，圖9中所示的晶胞的密度是可幅度地增 .'一 加至高達每平方英吋約2 0百萬個晶胞的密度。 雖然本發明是針對其特定的實施例來加以說明的，但 熟知此技藝之人士當可知曉其仍有多種的其它變化和修改 和其它的用途是可行的。因此其希望本發明不要由本文中 的特定說明內容來加以限定，而是僅由下文所附的申請專 利範圍來加以界定。 18 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 11-^----裝------訂-----i線 L (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. A8 B8 C8 D8 中請專利範圍 1.一種製造半導體元件的方法，包含有下列 步驟： 在某一種導電型式的矽基體上形成一層閘極 絕緣材料； 在該層閘極絕緣材料層上面沉積一層聚矽 沉積出第一覆蓋絕緣層； 在該第一覆蓋絕緣層上設紋路界定出選定的 區域，並將其等加以蝕刻掉，以在其內形成多個 分隔開的開孔，而暴露出位在該聚矽層下方的區 域； I n n - — . 1 I I ; - 11 I I . Γ. (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 將該等位在該聚矽層下方的區域加以飩刻 掉，以在其內形成另外多個分隔開的開孔； 將具有和該某一種導電型式相反之導電型式 的另外一種導電型式雜質加入至該矽基體中位在 該聚矽層中之該等另外的開孔下方的表面區域 內，以形成第一擴散區域； 將該某一種導電型式之雜質經由用於形成該 第一擴散區域之相同罩幕開孔加入至該矽基體之 __/___ 表紙張尺度適用中國國家標準(CNS ) Α4规格（210Χ297公釐） A8 B8 C8 D8 中請專利範圍 1.一種製造半導體元件的方法，包含有下列 步驟： 在某一種導電型式的矽基體上形成一層閘極 絕緣材料； 在該層閘極絕緣材料層上面沉積一層聚矽 沉積出第一覆蓋絕緣層； 在該第一覆蓋絕緣層上設紋路界定出選定的 區域，並將其等加以蝕刻掉，以在其內形成多個 分隔開的開孔，而暴露出位在該聚矽層下方的區 域； I n n - — . 1 I I ; - 11 I I . Γ. (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 將該等位在該聚矽層下方的區域加以飩刻 掉，以在其內形成另外多個分隔開的開孔； 將具有和該某一種導電型式相反之導電型式 的另外一種導電型式雜質加入至該矽基體中位在 該聚矽層中之該等另外的開孔下方的表面區域 內，以形成第一擴散區域； 將該某一種導電型式之雜質經由用於形成該 第一擴散區域之相同罩幕開孔加入至該矽基體之 __/___ 表紙張尺度適用中國國家標準(CNS ) Α4规格（210Χ297公釐） 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 該等表面區域內，以形成第二擴散區域； 將該另一種導電型式的雜質加入至該矽基體 的該等表面區域內，以形成第三擴散區域；該等 第二擴散區缚具有一最終深度，其係小於該等第 三擴散區域的最終深度，該第一擴散區域係較第 .三擴散區域爲深且寬，並具有較第三擴散區域爲 低的濃度； 沉積出第二覆蓋絕緣層； 將該第二覆蓋絕緣層位在第一覆蓋絕緣層上 方的部份加以蝕刻掉，因之而留下第二覆蓋絕緣 、層中搆成沿著第一覆蓋絕緣層中之該等開孔每一 者側襞設置及以沿著聚矽層之該等另外開孔每一 者側壁設置的垂直個間隔物的剩餘部份，其可 Ί 暴露出該矽基體的該等表面區域的每一者的一部 份； 在該矽基體的該等表面區域的該部份內_刻 形成凹入部，深至一個大於該第二擴散區域之深 r 度的深度處； 沉積出一層觸點導電層；以及 _z _ 氏張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） " » « - ^ ^ 裝 | 訂.------·線 (請先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A8 S _________D8______ 六、申請專利範園 將該觸點導電層加以開設紋路以界定其多個 部份，並將其等加以蝕刻掉，以形成至少一個與 該第二和第三擴散區域相接觸的源極觸點和至# 一個閘極觸點。 2. 根據申請專利範圍第1項所述之製造半導 體元件的方法，進一步包含有下列步驟：在沉積 該觸點導電層之前先沉積另一層導電層；熱處f 該另一層導電層，以使得該一層導電層中與第二 .和第三擴散區域相接觸的部份能形成一層金屬矽 r化物層，其页提供第二和第三擴散區域間的電氣， 連接；以及將該另一層導電層中的未處理部份加 以移除掉。 3. 根據申請專利範圍第2項所述之製造半導. —體元件的方法，進一步包含有在水積出另一導電-/層之前，先在該第二覆蓋絕嫜層的.機直側壁閭隔 物的一部份和第一覆蓋絕緣層的一部份上加以開 _設箜路來界定之並加以蝕刻掉的步驟；其中該熱 處理另一導電層的步驟可形成該金屬矽化物層的 广 矣外部份’該等係接觸到該聚矽層’並可提供該 ____2ι_；_ 本紙張尺度適用中困國家梂準（CNS ) A4規格（21 OX297公釐） ---^---^--J-I^----订------·線I (請先H讀背面之注f項再填寫本頁) B8 C8 D8 六、申請專利範固 聚矽層和該第二和第三擴散區域間的電氣連接。 4. 根據申請專利範圍第1項所述之製造半導 t 體兀件的方法，其中該某—種導電型式爲N型’ 而該另一種導電型式爲P型。 5. 根據申請專利範圍第2項所述之製造半導 體元件的方法，其中該沉積—層聚矽層的步驟進 f步包括有在該聚矽層上的選定區域上開設紋路 涞界定之並加以蝕刻掉，以形成聚矽二極體，然 後再將該某一種導電型式之雜質加入至該聚矽層. 內等的步驟。 6. 根據申請專利範圍第2項所述之製造半導 體元件的方法，進一步包含有下列步驟：在該矽 基體上面形成一層場絕緣材:料層；在該層場絕緣 經濟部智慧財產局貝工消費合作社印製 、材料上形成紋路界定出至少一個選定區域並加以 飽刻掉，坳形成該層場絕緣材料中的至少一個開 孔和至少一個剩餘部份；其中該層閘極絕緣材料 考在該層，場絕緣材料的該至少一個開孔內形成在 該梦基體上面，該聚砂層是形成在該餍場絕緣材 料的該剩餘都份及該層閘極絕緣材料的上方，該 }紙张ΛΛ埴用中國Η家揉率（CNS) ( 2Η)χ297公羡—,—~ A8 B8 C8 D8 申請專利範困 第一覆蓋絕緣層的該等選定區域係被蝕刻掉，以 在-其形成多個間隔開的第一開孔，其等可將位在 聚较層下方，而位在.該層閘極絕緣材料上面的區 域加以暴露出，以及多個間隔開的第二開孔，其 等可將位在聚矽層下方而位在該層場絕緣材料上 面的區域加以暴露出來，該聚矽層下方的第一下 方區域係被進〜步地餓刻而在其內形成有另外多 個間隔開的開孔，而該另一種導型式的雜質是加 該砂基體上位在該第另外孔下方的表面區域 內。 根據申請專利範圍第i項所述之製造半導 _元件@方法，其中該沉積出觸點導電層的步驟 包括有在該觸點導電層的上面沉積出一可焊接之 觸點金屬》 根胃申請專利範圍第7項所述之製造半導 體元ί牛@方法，其中該可焊接觸點金屬包含有一 種三金屬’其包括有各層的鈦、鎳和銀。 本紙張纽適用中國國家樑準（CNS ) ( 21〇χ297公釐） I — L---^-I^-I^II Γ (請先閱讀背面之注$項再填寫本頁) 訂 經濟部智慧財產局員工消费合作社印製 -ί n —1 n .1. ·
TW086115750A 1996-10-25 1997-10-24 Process for manufacture of mos gated device with self aligned cells TW391037B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US2949196P 1996-10-25 1996-10-25

Publications (1)

Publication Number Publication Date
TW391037B true TW391037B (en) 2000-05-21

Family

ID=21849286

Family Applications (1)

Application Number Title Priority Date Filing Date
TW086115750A TW391037B (en) 1996-10-25 1997-10-24 Process for manufacture of mos gated device with self aligned cells

Country Status (10)

Country Link
US (2) US6043126A (zh)
JP (1) JP3117426B2 (zh)
KR (1) KR100270796B1 (zh)
CN (1) CN1104043C (zh)
DE (1) DE19747159B4 (zh)
FR (1) FR2756102A1 (zh)
GB (1) GB2318685B (zh)
IT (1) IT1295873B1 (zh)
SG (1) SG67999A1 (zh)
TW (1) TW391037B (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69523576D1 (de) * 1995-06-16 2001-12-06 St Microelectronics Srl Verfahren zur Herstellung einer Halbleiteranordnung mit selbstjustiertem Polycid
JP2000260953A (ja) * 1998-11-10 2000-09-22 Texas Instr Inc <Ti> ソースとドレイン端子用の拡大されたコンタクト領域を有するゲートデバイス及びその製造方法
JP3317347B2 (ja) * 1999-09-02 2002-08-26 日本電気株式会社 ダイオードを備えた半導体装置およびその製造方法
US6312993B1 (en) 2000-02-29 2001-11-06 General Semiconductor, Inc. High speed trench DMOS
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
US6242288B1 (en) * 2000-05-05 2001-06-05 International Rectifier Corp. Anneal-free process for forming weak collector
EP1158583A1 (en) * 2000-05-23 2001-11-28 STMicroelectronics S.r.l. Low on-resistance LDMOS
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
CN1206814C (zh) 2000-12-20 2005-06-15 皇家菲利浦电子有限公司 用于与可分离连接到处理设备的数据载体进行非接触通信的处理设备
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
US6767797B2 (en) 2002-02-01 2004-07-27 Agere Systems Inc. Method of fabricating complementary self-aligned bipolar transistors
JP2004221234A (ja) * 2003-01-14 2004-08-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3906184B2 (ja) * 2003-06-11 2007-04-18 株式会社東芝 半導体装置およびその製造方法
US6987305B2 (en) * 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
US6964911B2 (en) * 2003-09-23 2005-11-15 Freescale Semiconductor, Inc. Method for forming a semiconductor device having isolation regions
KR100612072B1 (ko) * 2004-04-27 2006-08-14 이태복 고 내압용 반도체 소자 및 그 제조방법
KR100572359B1 (ko) 2004-06-14 2006-04-18 노틸러스효성 주식회사 자동화 기기의 현송 주기 최적화 방법
US7736984B2 (en) * 2005-09-23 2010-06-15 Semiconductor Components Industries, Llc Method of forming a low resistance semiconductor contact and structure therefor
JP2008078396A (ja) * 2006-09-21 2008-04-03 Nec Electronics Corp 半導体装置
US7564099B2 (en) 2007-03-12 2009-07-21 International Rectifier Corporation Monolithic MOSFET and Schottky diode device
US7646058B2 (en) * 2007-06-05 2010-01-12 Force-Mos Technology Corporation Device configuration and method to manufacture trench MOSFET with solderable front metal
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2010238738A (ja) 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
CN102087963B (zh) * 2009-12-04 2013-08-14 无锡华润上华半导体有限公司 多晶硅层的蚀刻方法
TWI425575B (zh) * 2010-07-09 2014-02-01 Tzu Hsiung Chen 低閘容金氧半ｐ－ｎ接面二極體結構及其製作方法
TWI422041B (zh) 2010-09-01 2014-01-01 Pfc Device Corp 溝渠隔絕式金氧半ｐ－ｎ接面二極體結構及其製作方法
US8735289B2 (en) * 2010-11-29 2014-05-27 Infineon Technologies Ag Method of contacting a doping region in a semiconductor substrate
US8455948B2 (en) 2011-01-07 2013-06-04 Infineon Technologies Austria Ag Transistor arrangement with a first transistor and with a plurality of second transistors
US8569842B2 (en) 2011-01-07 2013-10-29 Infineon Technologies Austria Ag Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US8759939B2 (en) * 2012-01-31 2014-06-24 Infineon Technologies Dresden Gmbh Semiconductor arrangement with active drift zone
CN103632962A (zh) * 2012-08-20 2014-03-12 北大方正集团有限公司 一种dmos管的制造方法及装置
US9230807B2 (en) * 2012-12-18 2016-01-05 General Electric Company Systems and methods for ohmic contacts in silicon carbide devices
JP5602256B2 (ja) * 2013-01-11 2014-10-08 株式会社東芝 半導体装置の製造方法
US9400513B2 (en) 2014-06-30 2016-07-26 Infineon Technologies Austria Ag Cascode circuit
JP6168370B2 (ja) * 2015-12-17 2017-07-26 ローム株式会社 ＳｉＣ電界効果トランジスタ

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4757025A (en) * 1985-03-25 1988-07-12 Motorola Inc. Method of making gate turn off switch with anode short and buried base
US4895810A (en) * 1986-03-21 1990-01-23 Advanced Power Technology, Inc. Iopographic pattern delineated power mosfet with profile tailored recessed source
EP0272755B1 (en) * 1986-12-23 1994-03-16 Philips Electronics Uk Limited A method of manufacturing a semiconductor device
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
US5173435A (en) * 1987-11-11 1992-12-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor
US5342797A (en) * 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
JPH02119184A (ja) * 1988-10-28 1990-05-07 Hitachi Ltd 絶縁ゲート半導体装置およびその製造方法
JPH02185069A (ja) * 1988-12-02 1990-07-19 Motorola Inc 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス
US5119162A (en) * 1989-02-10 1992-06-02 Texas Instruments Incorporated Integrated power DMOS circuit with protection diode
US4960723A (en) * 1989-03-30 1990-10-02 Motorola, Inc. Process for making a self aligned vertical field effect transistor having an improved source contact
US5234851A (en) * 1989-09-05 1993-08-10 General Electric Company Small cell, low contact assistance rugged power field effect devices and method of fabrication
US5040045A (en) * 1990-05-17 1991-08-13 U.S. Philips Corporation High voltage MOS transistor having shielded crossover path for a high voltage connection bus
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5155052A (en) * 1991-06-14 1992-10-13 Davies Robert B Vertical field effect transistor with improved control of low resistivity region geometry
US5304837A (en) * 1992-01-08 1994-04-19 Siemens Aktiengesellschaft Monolithically integrated temperature sensor for power semiconductor components
GB9219268D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Semiconductor device incorporating a contact and manufacture thereof
JP2944840B2 (ja) * 1993-03-12 1999-09-06 株式会社日立製作所 電力用半導体装置
EP0621636B1 (en) * 1993-04-21 1999-07-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrated structure protection device for the protection of logic-level power MOS devices against electro static discharges
EP0658940A1 (de) * 1993-11-23 1995-06-21 Siemens Aktiengesellschaft Durch Feldeffekt steuerbares Halbleiterbauelement
KR0143459B1 (ko) * 1995-05-22 1998-07-01 한민구 모오스 게이트형 전력 트랜지스터
US5631484A (en) * 1995-12-26 1997-05-20 Motorola, Inc. Method of manufacturing a semiconductor device and termination structure
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
US5825065A (en) * 1997-01-14 1998-10-20 Texas Instruments Incorporated Low voltage DMOS transistor

Also Published As

Publication number Publication date
KR19980033182A (ko) 1998-07-25
US6043126A (en) 2000-03-28
ITMI972399A1 (it) 1999-04-24
GB9722653D0 (en) 1997-12-24
JPH10189969A (ja) 1998-07-21
GB2318685A (en) 1998-04-29
JP3117426B2 (ja) 2000-12-11
CN1184328A (zh) 1998-06-10
SG67999A1 (en) 1999-10-19
IT1295873B1 (it) 1999-05-28
CN1104043C (zh) 2003-03-26
GB2318685B (en) 2002-01-02
DE19747159A1 (de) 1998-05-07
DE19747159B4 (de) 2006-11-23
KR100270796B1 (ko) 2000-11-01
FR2756102A1 (fr) 1998-05-22
US6144065A (en) 2000-11-07

Similar Documents

Publication Publication Date Title
TW391037B (en) Process for manufacture of mos gated device with self aligned cells
KR100400079B1 (ko) 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법
KR100456691B1 (ko) 이중격리구조를 갖는 반도체 소자 및 그 제조방법
US6252277B1 (en) Embedded polysilicon gate MOSFET
TW459397B (en) Semiconductor memory device and method for manufacturing the same
JP3109837B2 (ja) 電界効果トランジスタ素子及びその作製方法
TWI284925B (en) High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
KR100289474B1 (ko) Dmos 트랜지스터를 제조하기 위한 방법
TW201205757A (en) Vertical channel transistor array and manufacturing method thereof
TW200805511A (en) Providing stress uniformity in a semiconductor device
KR20030078205A (ko) 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법
JPH0574806A (ja) 半導体装置及びその製造方法
JPH08204157A (ja) Ｄｒａｍ用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法
TW413854B (en) Manufacturing method for semiconductor device with effective hydrogen passivation
TWI230441B (en) Method for manufacturing semiconductor device
US6444404B1 (en) Method of fabricating ESD protection device by using the same photolithographic mask for both the ESD implantation and the silicide blocking regions
TWI259559B (en) Semiconductor memory device, semiconductor device, and method for production thereof
JP2553995B2 (ja) Ｄｒａｍセルの製造方法
KR20090056429A (ko) 반도체 소자 및 이의 제조방법
KR970018362A (ko) 소자분리 영역의 면적을 감소시키기 위한 트랜지스터 제조방법
TW451491B (en) Semiconductor device and method of producing the same
JPH1064898A (ja) 半導体装置の製造方法
TW437089B (en) Semiconductor device with isolated gate
JPH1197529A (ja) 半導体装置の製造方法
CN113053750B (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees