KR20090056429A - 반도체 소자 및 이의 제조방법 - Google Patents

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KR20090056429A
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Abstract

반도체 소자 및 이의 제조방법이 개시되어 있다. 반도체 소자는 반도체 기판에 형성된 홈 내측에 배치되는 게이트 전극, 게이트 전극의 하부에 배치되는 게이트 절연막, 게이트 전극의 측면 상에 배치되는 소오스/드레인 영역, 게이트 전극 및 소오스/드레인 영역 사이에 개재되는 스페이서를 포함한다.
매립, 홈, 게이트, 전극, 보이드

Description

반도체 소자 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
실시예는 반도체 소자 및 이의 제조방법에 관한 것이다.
정보처리기술이 발달함에 따라서, 반도체 소자의 고집적화 및 고밀도화가 요구되고 있다.
이에 따라서, 반도체 소자들 사이에 절연막 등의 물질이 완전히 채워지지 않고, 반도체 소자들 사이에 보이드가 형성되는 문제점이 있다.
실시예는 반도체 소자들 사이에 보이드의 형성을 방지하고, 콘택전극 등에 연결되기 쉬운 반도체 소자를 제공하고자 한다.
반도체 기판에 형성된 홈 내측에 배치되는 게이트 전극, 상기 게이트 전극의 하부에 배치되는 게이트 절연막, 상기 게이트 전극의 측면 상에 배치되는 소오스/드레인 영역, 상기 게이트 전극 및 상기 소오스/드레인 영역 사이에 개재되는 스페이서를 포함한다.
게이트 전극이 돌출되어 있는 경우, 각각의 반도체 소자들의 게이트 전극들 사이의 공간에 보이드가 발생할 수 있지만, 실시예에 따른 반도체 소자는 게이트 전극이 홈 내측에 형성되기 때문에, 보이드 발생을 줄일 수 있다.
또한, 실시예에 따른 반도체 소자는 소오스/드레인 영역의 상면 및 게이트 전극의 상면이 동일한 평면상에 형성될 수 있기 때문에, 상면이 평평하다.
따라서, 소오스/드레인 영역 또는 게이트 전극에 전기적으로 연결되는 비아와 같은 콘택전극의 형성이 쉽다.
도 1은 제 1 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 소자는 반도체 기판(100), 게이트 전극(210), 게이 트 절연막(300), 스페이서(400), 소오스/드레인 영역(600) 및 LDD영역(500)을 포함한다.
상기 반도체 기판(100)은 n형 불순물이 주입된 영역(110), 소자분리막(130) 및 p형 불순물이 주입된 p웰(120)을 포함한다. 상기 소자분리막(130)은 n형 불순물이 주입된 실리콘 기판에 STI 공정 또는 LOCOS 공정에 의해서 형성된다.
상기 반도체 기판(100)은 홈(140)을 포함한다. 상기 홈(140)은 p웰(120) 상에 형성된다.
상기 게이트 전극(210)은 상기 홈(140) 내측에 배치된다. 더 자세하게 상기 게이트 전극(210)은 상기 스페이서(400) 내측에 배치되며, 상기 게이트 절연막(300) 상에 배치된다. 상기 게이트 전극(210)은 폴리 실리콘층(210) 및 상기 폴리 실리콘층(210) 상에 형성되는 제 1 실리사이드막(220)을 포함한다.
이와는 다르게, 상기 게이트 전극(210)은 금속으로 형성될 수 있다.
상기 게이트 절연막(300)은 상기 홈(140) 내측에 배치되며, 상기 게이트 전극(210) 및 상기 반도체 기판(100) 사이에 개재된다. 상기 게이트 절연막(300)은 상기 게이트 전극(210)의 하부를 절연한다. 상기 게이트 절연막(300)으로 사용되는 물질의 예는 실리콘 산화물(SiOx) 등을 들 수 있다.
상기 스페이서(400)는 상기 홈(140) 내측면 상에 배치된다. 상기 스페이서(400)는 상기 게이트 전극(210)의 측면 상에 배치된다. 또한, 상기 스페이서(400)는 상기 게이트 전극(210) 및 상기 소오스/드레인 영역(600) 사이에 개재되어, 상기 게이트 전극(210)의 측면을 절연한다.
상기 스페이서(400)로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있다.
상기 소오스/드레인 영역(600)은 상기 게이트 전극(210)의 일측에 형성된다. 또한, 상기 소오스/드레인 영역(600)은 상기 스페이서(400)의 측면 상에 형성된다. 상기 소오스/드레인 영역(600)은 고농도의 n형 불순물을 포함하는 영역(610) 및 제 2 실리사이드막(620)을 포함한다.
상기 LDD영역(500)은 상기 소오스/드레인 영역(600)의 하부 및 상기 스페이서(400)의 하부에 형성된다. 상기 LDD영역(500)의 저농도의 n형 불순물이 주입되어 있다. 또한, 상기 LDD영역(500)은 한 쌍이 서로 이격되어 형성된다.
상기 게이트 전극(210)은 상기 반도체 기판(100)의 홈(140) 내측에 형성되기 때문에, 제 1 실시예에 따른 반도체 소자는 상면에 요철이 형성되지 않는다. 따라서, 제 1 실시예에 따른 반도체 소자는 반도체 소자들 사이에 보이드의 발생을 감소시킬 수 있다.
또한, 상기 게이트 전극(210)의 상면, 상기 스페이서(400)의 상면 및 상기 소오스/드레인 영역(600)의 상면은 동일한 평면에 배치되고, 제 1 실시예에 따른 반도체 소자의 상면은 평평하다.
따라서, 상기 게이트 전극(210) 및 상기 소오스/드레인 영역(600)에 콘택전극을 형성하기 쉽다.
도 2a 내지 도 2f는 제 1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 2a를 참조하면, n형 불순물이 주입된 실리콘 기판에 트랜치가 형성되고, 상기 트랜치 내측에 산화물이 채워져서 소자분리막(130)이 형성되고, 상기 소자분리막(130)이 형성된다.
이후, 상기 소자분리막(130)에 의해서 정의되는 영역에 저농도의 p형 불순물이 주입되고, p웰(120)이 형성되고, 상기 n형 불순물이 주입된 영역(110), 상기 소자분리막(130) 및 상기 p웰(120)을 포함하는 반도체 기판(100)이 형성된다.
도 2b를 참조하면, 상기 반도체 기판(100)에 홈(140)이 형성된다. 더 자세하게 ,상기 p웰(120)에 홈(140)이 형성된다.
상기 홈(140)을 형성하기 위해서, 상기 반도체 기판(100) 전면에 포토레지스트 필름이 형성된다. 이후, 상기 포토레지스트 필름은 노광 공정 및 현상 공정에 의해서 패터닝되고, 상기 p웰(120)의 일부를 노출하는 포토레지스트 패턴이 형성된다.
상기 p웰(120)의 일부는 상기 포토레지스트 패턴을 식각마스크로 사용하여 식각되고, 상기 홈(140)이 형성된다.
도 2c를 참조하면, 상기 홈(140) 내측 및 상기 반도체 기판(100) 전면에 질화막이 형성되고, 등방성 식각에 의해서, 상기 반도체 기판(100)의 상면 및 상기 홈(140)의 바닥면의 질화막이 제거되고, 상기 홈(140)의 내측면 상에 스페이서(400)가 형성된다.
이후, 열산화 공정에 의해서, 상기 반도체 기판(100)의 상면에 산화막이 형 성되고, 상기 홈(140)의 바닥면에 게이트 절연막(300)이 형성된다.
도 2d를 참조하면, 상기 홈(140) 내측에 폴리 실리콘이 채워지고 상기 반도체 기판(100) 전면에 폴리 실리콘이 형성된다.
이후, 상기 상기 폴리 실리콘 상기 반도체 기판(100)상의 산화막은 CMP 공정에 의해서 식각되고, 상기 홈(140) 내측에 폴리 실리콘층(210)이 형성된다. 이때, 상기 CMP 공정에서, 상기 스페이서(400)를 기준으로 식각이 정지된다.
이와는 다르게, 상기 홈(140) 내측 및 상기 반도체 기판(100) 상에 구리, 알루미늄 및 텅스텐 등의 금속이 형성되고, CMP 공정에 의해서 식각될 수 있다.
도 2e를 참조하면, 상기 반도체 기판에 저농도의 n형 불순물이 주입되고, 상기 n형 불순물이 주입된 반도체 기판은 RTA(rapid temperature annealing)와 같은 열처리 과정을 거친다. 이때, 상기 열처리 과정에서, 상기 주입된 n형 불순물은 상기 스페이서(400)의 하부까지 확산된다.
이로써, 상기 스페이서(400)의 하부에 LDD영역(500)이 형성된다.
도 2f를 참조하면, 상기 액티브 영역에 고농도의 n형 불순물이 주입되고, 상기 게이트 전극(210)의 측면 상에, 더 자세하게 상기 스페이서(400)의 측면 상에 고농도의 n형 불순물을 포함하는 영역(610)이 형성된다.
이후, 상기 반도체 기판(100) 상에 금속층이 형성된다. 상기 금속층으로 사용될 수 있는 물질의 예로서는 니켈, 코발트, 탄탈륨, 백금 및 티타늄 등을 들 수 있다. 이후, 열처리 공정 및 세정 공정에 의해서, 제 1 실리사이드막(220) 및 제 2 실리사이드막(620)이 형성된다.
즉, 상기 폴리 실리콘층(210) 및 상기 제 1 실리사이드막(220)을 포함하는 게이트 전극(210) 및 상기 고농도의 n형 불순물을 포함하는 영역(610) 및 제 2 실리사이드막(620)을 포함하는 소오스/드레인 영역(600)이 형성된다.
도 3은 제 2 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 3을 참조하면, 반도체 소자는 반도체 기판(100), 게이트 전극(210), 게이트 절연막(300), 스페이서(400), LDD영역(500) 및 소오스/드레인 영역(600)을 포함한다.
상기 반도체 기판(100)은 n형 불순물이 주입된 영역(110), 소자분리막(130) 및 p형 불순물이 주입된 p웰(120)을 포함한다. 상기 소자분리막(130)은 n형 불순물이 주입된 실리콘 기판에 STI 공정 또는 LOCOS 공정에 의해서 형성된다.
상기 반도체 기판(100)은 홈(160)을 포함한다. 상기 홈(160)은 p웰(120) 상에 형성된다.
상기 게이트 전극(210)은 상기 홈(160) 내측에 배치된다. 상기 게이트 전극(210)으로 사용되는 물질의 예로서는 폴리 실리콘(polycrystalline silicon), 알루미늄, 구리 및 텅스텐 등을 들 수 있다. 상기 게이트 전극(210)은 상부의 폭이 하부의 폭보다 크다. 즉, 상기 게이트 전극(210)은 단면이 'T'자 형상을 가진다.
상기 게이트 절연막(300)은 상기 홈(160) 내측에 형성되며, 상기 게이트 전극(210)의 측면 및 하면 상에 형성된다. 즉, 상기 게이트 절연막(300)은 상기 게이트 전극(210)의 측면 및 하면을 감싼다.
상기 게이트 절연막(300)은 상기 게이트 전극(210)의 측면 및 하면을 절연한다. 상기 게이트 절연막(300)으로 사용될 수 있는 물질의 예로서는 실리콘 산화물 등을 들 수 있다.
상기 스페이서(400)는 상기 홈(160) 내측에 형성되며, 상기 게이트 전극(210)의 측면 상에 형성된다. 상기 스페이서(400)는 상기 게이트 전극(210) 및 상기 소오스/드레인 영역(600) 사이에 개재되어, 상기 게이트 전극(210) 및 상기 소오스/드레인 영역(600)이 쇼트되는 것을 방지한다.
상기 스페이서(400)로 사용될 수 있는 물질의 예로서는 질화물 또는 산화물 등을 들 수 있다.
상기 LDD영역(500)은 상기 스페이서(400)의 하부에 배치된다. 상기 LDD영역(500)은 저농도의 n형 불순물이 주입되어 형성되며, 상기 소오스/드레인 영역(600)에 인접한다. 더 자세하게, 상기 LDD영역(500)은 상기 스페이서(400) 및 상기 소오스/드레인 영역(600)의 하부에 배치된다.
상기 소오스/드레인 영역(600)은 상기 게이트 전극(210)의 일측에 배치된다. 더 자세하게 상기 소오스/드레인 영역(600)은 상기 스페이서(400)의 측면 상에 배치된다. 상기 소오스/드레인 영역(600)은 고농도의 n형 불순물이 주입되어 형성된다.
상기 소오스/드레인 영역(600)은 상기 LDD영역(500)에 인접한다. 또한, 상기 소오스/드레인 영역(600)은 실리사이드를 포함하는 실리사이드막을 포함할 수 있다.
제 2 실시예에 따른 반도체 소자는 반도체 기판(100)의 홈(140) 내측에 형성되는 게이트 전극(210)을 포함하기 때문에, 반도체 기판(100)상에 게이트 전극(210) 및 스페이서(400)가 형성된 반도체 소자보다 반도체 소자들 사이에 보이드 형성을 더 억제할 수 있다.
도 4a 내지 4f는 제 2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4a를 참조하면, n형 불순물이 주입된 실리콘 기판에 트랜치가 형성되고, 상기 트랜치 내측에 산화물이 채워져서 소자분리막(130)이 형성된다.
이후, 상기 실리콘 기판에 저농도의 p형 불순물이 주입되고, p웰(120)이 형성되고, 상기 n형 불순물이 주입된 영역(110), 상기 소자분리막(130) 및 상기 p웰(120)을 포함하는 반도체 기판(100)이 형성된다.
이후, 상기 반도체 기판(100) 상에 열산화 공정 또는 CVD 공정에 의해서, 산화막(200a)이 형성되고, 상기 산화막 상에 CVD 공정에 의해서 질화막(200b)이 형성된다.
도 4b를 참조하면, 상기 질화막(200a), 산화막(200b)을 관통하고, 상기 반도체 기판(100)의 일부가 식각되어 제 1 홈(140)이 형성된다. 이후, 상기 홈(140) 내측에 열산화 공정에 의해서, 게이트 절연막(300)이 형성된다. 상기 게이트 절연막(300)으로 사용되는 물질의 예로서는 실리콘 산화물 등을 들 수 있다.
도 4c를 참조하면, 상기 제 1 홈(140) 내측 및 상기 질화막 상에 게이트 전 극(210)을 형성하기 위한 물질이 형성된다. 상기 게이트 전극(210)을 형성하기 위한 물질의 예로서는 폴리 실리콘, 구리, 알루미늄 및 텅스텐 등을 들 수 있다.
이후, 상기 게이트 전극(210)을 형성하기 위한 물질의 일부는 CMP 공정에 의해서 식각되고, 게이트 전극(210)이 형성된다. 이때, 상기 CMP 공정은 상기 질화막(200b)을 기준으로 식각 정지된다.
도 4d를 참조하면, 상기 게이트 전극(210)이 형성된 후, 상기 게이트 전극(210)의 주위의 반도체 기판(100)이 식각되어 제 2 홈(150)이 형성된다. 더 자세하게, 상기 반도체 기판(100)은 상기 게이트 절연막(300)의 일 측면을 노출하며 식각된다. 즉, 상기 제 2 홈(150)의 내측면의 일부는 상기 게이트 절연막(300)의 측면에 해당한다.
이때, 상기 제 2 홈(150)은 상기 제 1 홈(140)의 깊이와 대응하는 깊이로 형성된다. 예를 들어, 상기 제 2 홈(150)의 깊이는 상기 제 1 홈(140)의 깊이와 실질적으로 동일하다.
도 4e를 참조하면, 상기 제 2 홈(150)이 형성된 후, 상기 반도체 기판에 저농도의 n형 불순물이 주입되어, LDD영역(500)이 형성된다. 이때, 상기 제 2 홈(150)의 하부에도 저농도의 n형 불순물이 주입된다.
도 4f를 참조하면, 상기 제 2 홈(150)의 내측에 질화물이 채워진다. 이때, 상기 제 2 홈(150) 내측에 질화물이 채워지면서, 상기 반도체 기판(100) 상에 질화막이 형성되는데, 상기 질화막은 등방성 식각에 의해서 제거되고, 상기 제 2 홈(150) 내측에 스페이서(400)가 형성된다.
이후, 상기 반도체 기판에 고농도의 n형 불순물이 주입되어, 소오스/드레인 영역(600)이 형성된다. 상기 소오스/드레인 영역(600)은 상기 스페이서(400)의 측면에 형성되며, 상기 LDD영역(500)에 인접하여 형성된다.
이후, 상기 반도체 기판(100) 상에 금속층이 형성되고, 열처리 공정 후, 세정 공정을 거쳐서, 실리사이드막들이 형성될 수 있다.
제 1 실시예 및 제 2 실시예는 홈 내측에 게이트 전극을 형성하기 위한 물질이 채워지고, CMP 공정에 의해서 식각되고, 상기 게이트 전극을 형성하기 위한 물질로 구리 및 텅스텐 등을 사용할 수 있다.
즉, 상기 게이트 전극으로 사용되는 물질은 마스크 공정에 의해서 패턴을 형성하기 어려운 물질일 수 있다.
또한, 상기 구리 및 텅스텐 등의 물질은 알루미늄 또는 폴리 실리콘보다 낮은 저항을 가진다.
따라서, 제 1 실시예 및 제 2 실시예는 저항이 낮은 게이트 전극을 포함할 수 있다.
도 1은 제 1 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2a 내지 도 2f는 제 1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 3은 제 2 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 4a 내지 4f는 제 2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.

Claims (8)

  1. 반도체 기판에 형성된 홈 내측에 배치되는 게이트 전극;
    상기 게이트 전극의 하부에 배치되는 게이트 절연막;
    상기 게이트 전극의 측면 상에 배치되는 소오스/드레인 영역;
    상기 게이트 전극 및 상기 소오스/드레인 영역 사이에 개재되는 스페이서를 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 소오스/드레인 영역에 접하며, 상기 스페이서의 하부에 형성되는 LDD영역을 포함하는 반도체 소자.
  3. 반도체 기판에 홈을 형성하는 단계;
    상기 홈의 내측면 상에 스페이서를 형성하는 단계;
    상기 스페이서 내측에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측면 및 상기 스페이서의 하부에 LDD영역을 형성하는 단계; 및
    상기 스페이서의 측면 상에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 LDD영역을 형성하는 단계는
    상기 반도체 기판에 불순물을 주입하는 단계; 및
    상기 불순물이 주입된 반도체 기판을 열처리하는 단계를 포함하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 스페이서 내측에 게이트 전극 형성 물질을 채우는 단계; 및
    상기 게이트 전극 형성 물질이 채워진 반도체 기판을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 평탄화하는 단계에서, 상기 스페이서를 기준으로 상기 게이트 전극 형성 물질이 채워진 반도체 기판의 식각을 멈추는 반도체 소자의 제조방법.
  7. 반도체 기판에 제 1 홈을 형성하는 단계;
    상기 제 1 홈 내측에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 내측에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 주위의 반도체 기판을 식각하여, 제 2 홈을 형성하는 단계;
    상기 제 2 홈 하부에 LDD영역을 형성하는 단계; 및
    상기 게이트 전극의 일측에 소오스/드레인 영역을 형성하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 LDD영역을 형성한 후, 상기 제 2 홈 내측에 스페이서를 형성하는 반도체 소자의 제조방법.
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