CN114975601A - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制作方法，属于半导体制作技术领域。所述制作方法包括：衬底，且所述衬底内至少设置一个沟槽；栅极介质层，设置在所述沟槽的内壁上；栅极结构，设置在所述沟槽内；源掺区，设置在所述栅极结构一侧的所述衬底内；以及漏掺区，设置在所述栅极结构另一侧的所述衬底内；其中，所述源掺区的表面、所述漏掺区的表面以及所述栅极结构的表面位于同一平面内。通过本发明提供的一种半导体器件及其制作方法，可获得高性能的半导体器件。

Description

一种半导体器件及其制作方法
技术领域
本发明属于半导体制作技术领域，特别涉及一种半导体器件及其制作方法。
背景技术
随着半导体技术的发展，半导体器件的体积越来越小，在制备过程中也易出现缺陷，导致器件失效。例如在制备金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET，简称MOS晶体管)时，随着MOS晶体管体积的缩小，容易出现严重的短沟道效应，从而导致MOS晶体管出现阈值电压下降、漏端引入的势垒降低以及沟道穿通效应等问题，半导体器件漏电现象增加，降低了半导体器件的制作良率。
因此，如何获得良率高且性能好的半导体器件成为了一个重点研究。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，通过本发明提供的半导体器件及其制作方法，可扩大半导体器件的沟道长度，获得高质量的半导体器件。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体器件，包括：
衬底，且所述衬底内至少设置一个沟槽；
栅极介质层，设置在所述沟槽的内壁上；
栅极结构，设置在所述沟槽内；
源掺区，设置在所述栅极结构一侧的所述衬底内；以及
漏掺区，设置在所述栅极结构另一侧的所述衬底内；
其中，所述源掺区的表面、所述漏掺区的表面以及所述栅极结构的表面位于同一平面内。
在本发明一实施例中，所述半导体器件包括浅沟槽隔离结构，所述浅沟槽隔离结构设置在所述半导体器件的四周。
在本发明一实施例中，所述半导体器件包括深阱区和阱区，所述深阱区和所述阱区设置在所述衬底内，且所述阱区位于所述深阱区上。
在本发明一实施例中，所述阱区的深度和所述浅沟槽隔离结构的深度相同。
在本发明一实施例中，所述沟槽的深度为所述浅沟槽隔离结构的深度的三分之一至三分之二。
在本发明一实施例中，所述沟槽侧壁上的所述栅极介质层的厚度，大于所述沟槽底部上的所述栅极介质层的厚度。
本发明还提供一种半导体器件的制作方法，至少包括以下步骤：
提供一衬底；
在所述衬底内形成至少一个沟槽；
在所述沟槽的内壁形成栅极介质层；
在所述栅极介质层上形成栅极结构；以及
在所述栅极结构一侧的所述衬底中形成源掺区，在所述栅极结构另一侧的所述衬底中形成漏掺区；
其中，所述源掺区的表面、所述漏掺区的表面以及所述栅极结构的表面位于同一平面内。
在本发明一实施例中，所述栅极结构的制备方法包括以下步骤：
在所述栅极介质层上形成栅极材料层，直至所述栅极材料层覆盖所述衬底；
平坦化所述栅极材料层；以及
刻蚀所述沟槽内的所述栅极材料层，确保所述沟槽内的所述栅极材料层与所述衬底的表面位于同一平面内。
在本发明一实施例中，所述半导体器件的制作方法包括：在所述栅极结构两侧的所述衬底内进行离子注入，形成轻掺杂区。
在本发明一实施例中，所述轻掺杂区的深度与所述沟槽底部的所述栅极介质层远离所述栅极结构一侧的表面，位于同一平面内。
综上所述，本发明提供一种半导体器件及其制作方法，栅极结构形成于衬底内，在栅极结构两侧的衬底内形成源极和漏极，在体积不变的情况下，扩大半导体器件的沟道长度，能够缓解短沟道效应，提高半导体器件的阈值电压，减少漏致势垒降低以及沟道穿通效应等问题。同时，降低制作工艺难度，提高制作良率，降低企业生产成本，能够获得高质量的半导体器件。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体器件的俯视图。
图2为图1中A-A方向形成光刻胶层的示意图。
图3为图1中A-A方向形成浅沟槽隔离结构的示意图。
图4为图1中A-A方向形成阱区结构的示意图。
图5至图6为图1中A-A方向形成沟槽的示意图。
图7为图1中A-A方向形成栅极介质层的示意图。
图8至图9为图1中A-A方向形成栅极结构的示意图。
图10为图1中B-B方向形成轻掺杂区的示意图。
图11为图1中B-B方向形成重掺杂区的示意图。
图12为图1中B-B方向形成自对准硅化物阻挡层的示意图。
标号说明：
10衬底；101深阱区；102阱区；11垫氧化层；12垫氮化层；13第一光刻胶层；131第一开口；14浅沟槽隔离结构；15第二光刻胶层；151第二开口；16沟槽；17栅极介质层；18栅极结构；181栅极材料层；19轻掺杂区；20重掺杂区；21自对准硅化物阻挡层；22源掺区；23漏掺区。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
在半导体集成器件中，MOS晶体管具有重要作用，MOS晶体管例如可应用在电源开关、升压芯片、控制信号反向、充电控制、防反接或逻辑转换等场景中。但随着半导体器件尺寸的缩小，MOS晶体管出现短沟道效应。本发明提供的一种半导体器件及其制作方法，对金属氧化物半导体场效应晶体管的结构进行优化，获得的MOS晶体管的源极、栅极以及漏极位于同一平面，获得小体积的且性能优异的MOS晶体管。本发明提供的半导体器件的制备方法可广泛应用在出现相似问题的半导体器件中。
请参阅图1所示，在本发明一实施例中，图1为单个MOS晶体管结构的俯视图，在MOS晶体管四周，通过浅沟槽隔离结构14与其他器件进行隔离。栅极结构18位于中心位置，源掺区22和漏掺区23分别位于栅极结构18的两侧，且栅极结构18四周通过栅极介质层17进行隔离。通过本发明提供半导体器件及其制作方法，获得的MOS晶体管在体积较小的前提下，具有较大的沟道长度，能够获得高质量的半导体器件。
请参阅图2所示，在本发明一实施例中，图2为图1沿A-A方向的剖视图。首先提供衬底10，且衬底10可以为任意适于形成的材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、磷化铟（InP）、砷化镓（GaAs）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。本发明并不限制衬底10的材料，且衬底10可以为P掺杂的半导体衬底，也可以为N掺杂的半导体衬底，本实施例中，衬底10例如为P掺杂的硅衬底。
请参阅图2所示，在本发明一实施例中，在衬底10上形成垫氧化层11，垫氧化层11例如为致密的氧化硅等材料，且例如可以通过干氧氧化法、湿氧氧化法或原位水汽生长法等方法中的任一种，在衬底10上形成致密的垫氧化层11。在本实施例中，将衬底10放入例如900℃～1150℃温度下的炉管，通入氧气，衬底10与氧气在高温下反应，生成致密的垫氧化层11，且通过该方法生成的垫氧化层11的质量较好。其中，垫氧化层11的厚度例如为10nm~30nm，具体例如12nm、15nm、20nm或25nm等。
请参阅图2所示，在本发明一实施例中，在垫氧化层11上形成垫氮化层12，垫氮化层12例如为氮化硅或氮化硅和氧化硅的混合物，在本实施例中，垫氮化层12例如为氮化硅层。其中，垫氧化层11作为缓冲层可以改善衬底10与垫氮化层12之间的应力。在本发明中，例如可以通过低压化学气相沉积法（Low Pressure Chemical Vapor Deposition，LPCVD）等方法形成垫氮化层12。具体的，例如将带有垫氧化层11的衬底10放置于充有二氯硅烷与氨气的炉管内，在压力例如为2T~10T，且在温度例如为700℃~800℃下反应，沉积垫氮化层12。且可以通过控制加热时间调整垫氮化层12的厚度，垫氮化层12的厚度例如为80nm~150nm，具体例如为90nm、100nm、120nm、130nm、140nm或150nm等。垫氮化层12可保护衬底10免受浅沟槽隔离结构制造过程中涉及的化学机械抛光平坦化制程（Chemical MechanicalPolishing，CMP）工艺的影响。且垫氮化层12在埋层区的形成过程中，可以作为掩膜，保护其他部位的衬底10不受损害。
请参阅图2所示，在本发明一实施例中，可利用例如旋涂法在垫氮化层12上形成第一光刻胶层13，经过曝光，显影工艺，形成图案化的第一光刻胶层13。图案化的第一光刻胶层13上形成多个第一开口131，用于定位浅沟槽的位置，在MOS晶体管的四周形成浅沟槽，以用于MOS晶体管和其他半导体器件之间的隔离。
请参阅图2至图3所示，在本发明一实施例中，以图案化的第一光刻胶层13为掩膜，定量刻蚀开口内的衬底10，以形成浅沟槽。在本实施例中，例如采用干法刻蚀形成浅沟槽，且刻蚀气体例如包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）、溴化氢（HBr）中的一种或几种混合，或它们和氧气（O2）组合。刻蚀完成后，去除图案化的第一光刻胶层13，以形成浅沟槽。在形成浅沟槽后，通过热氧化工艺在浅沟槽内形成内衬氧化层（图中未显示），内衬氧化层可以修复刻蚀时浅沟槽侧壁表面的损伤，解决潜在漏电的问题。
请参阅图2至图3所示，在本发明一实施例中，在浅沟槽内沉积绝缘介质，直至绝缘介质覆盖垫氮化层12的表面。本发明并不限制绝缘介质的沉积方式，例如可以通过高密度等离子体化学气相淀积（High Density Plasma CVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等沉积方式，以形成高质量的绝缘介质。在本实施例中，绝缘介质例如通过高密度等离子体化学气相淀积法制备，且绝缘介质例如为低介电常数的氧化硅。在其他实施例中，绝缘介质还可以为其他绝缘的材料制备。在制备完成绝缘介质后，对绝缘介质进行平坦处理，例如利用化学机械抛光工艺平坦化绝缘介质和部分垫氮化层12，使绝缘介质和垫氮化层12的高度一致。再对抛光后的垫氮化层12进行刻蚀去除，本发明并不限制垫氮化层12的去除方法，例如采用干法刻蚀或湿法刻蚀等。在本实施例中，例如采用酸溶液进行刻蚀，具体采用体积分数例如为85%~88%的磷酸，在例如150℃~165℃的条件下，对垫氮化层12进行刻蚀，再使用氢氟酸对绝缘介质进行刻蚀，以形成浅沟槽隔离结构14。通过控制刻蚀时间，确保浅沟槽隔离结构14与垫氧化层11之间形成台阶高度，台阶高度可通过控制刻蚀条件进行控制。
请参阅图4所示，在本发明一实施例中，在浅沟槽隔离结构14制备完成后，以垫氧化层11为掩膜，对衬底10进行离子注入，以形成不同的阱区。具体的，以较高注入能量注入第一杂质离子，形成深阱区101，以较低注入第二杂质离子，形成阱区102。其中，第一杂质离子的注入能量例如为100keV~150keV，第二杂质离子的注入能量例如为70keV~100keV，因此，阱区102位于深阱区101的上方，且阱区102的深度和浅沟槽隔离结构14的深度相同。且第一杂质离子和第二杂质离子类型不同，在本实施例中，第一杂质离子例如为磷（P）或砷（As）等N型杂质，第二杂质离子例如为硼（B）或镓（Ga）等P型杂质，即深阱区101为N型阱区，阱区102为P型阱区。在其他实施例中，第一杂质离子也可以为P型杂质，第二杂质离子例如为N型杂质，可根据制作的半导体器件类型进行选择。通过设置深阱区101，可作为MOS晶体管的隔离区，与其他器件进行隔离，并同时改善MOS晶体管电流能力。
请参阅图4所示，在本发明一实施例中，在形成深阱区101和阱区102后，对衬底10进行快速热退火处理。在本实施例中，例如在1000℃~1200℃下，处理40s~80s。通过快速热退火处理，对深阱区101和阱区102进行激活，能够修复制作过程中产生的晶格缺陷、激活掺杂离子和最小化掺杂离子扩散三者之间取得优化，且快速热退火还能减小瞬时增强扩散。
请参阅图4至图5所示，在本发明一实施例中，在阱区形成和激活后，例如通过刻蚀去除衬底10表面的垫氧化层11和部分浅沟槽隔离结构14。在本实施例中，例如通过湿法刻蚀去除垫氧化层11，且刻蚀液例如为氢氟酸溶液，氢氟酸溶液与垫氧化层11和浅沟槽隔离结构14同步反应，直至垫氧化层11反应完全。此时，将浅沟槽隔离结构14与垫氧化层11之间的台阶高度转移至浅沟槽隔离结构14与衬底10之间。在去除垫氧化层11后，在衬底10和浅沟槽隔离结构14上形成第二光刻胶层15，经过曝光，显影工艺，形成图案化的第二光刻胶层15。图案化的第二光刻胶层15上形成第二开口151，用于定义栅极结构的位置。
请参阅图5至图6所示，在本发明一实施例中，以图案化的第二光刻胶层15为掩膜，刻蚀第二开口151暴露的部分衬底10，形成沟槽16。在本实施例中，例如采用干法刻蚀形成沟槽16，且刻蚀气体例如包括氧气（O2）、四氟化碳（CF4）六氟化硫（SF6）等气体中的一种或几种混合。其中，沟槽16的深度小于浅沟槽隔离结构14的深度，沟槽16的深度例如为浅沟槽隔离结构14的深度的三分之一至三分之二，形成沟槽16后，去除第二光刻胶层15。由于刻蚀工艺的影响，沟槽16的底部呈弧状设置，能够减少尖端漏电现象，提高器件性能。
请参阅图7所示，在本发明一实施例中，在形成沟槽16后，对衬底10进行热氧化工艺，在沟槽16内壁和衬底10的表面形成栅极介质层17。具体的，将衬底10放入反应腔室内，且反应腔室例如在900℃~1150℃，以及压力例如为10T~20T的条件下，通入混有少量氢气（H2）的氧气（O2），氢气和氧气在衬底10的表面和沟槽16内壁上形成水蒸气、OH自由基、O自由基等物质的混合物，与衬底10中的硅发生氧化反应，生成栅极介质层17。控制氢气和氧气的比例以及气体流量，形成的栅极介质层17在沟槽16侧壁的厚度大于在沟槽16以及衬底10上的厚度，且栅极介质层17在衬底10上以及沟槽16底部的厚度例如为8nm~20nm，沟槽16侧壁的栅极介质层17的厚度例如为12~25nm。以提高后期形成的栅极和源极以及之间的绝缘性。
请参阅图7至图9所示，在本发明一实施例中，在栅极介质层17形成后，在沟槽16沉积栅极材料层181，且栅极材料层181例如为金属栅极材料或多晶硅栅极材料等。在本实施例中，栅极材料层181例如为未掺杂的多晶硅栅极材料，且栅极材料层181例如通过低压化学气相沉积法等方式制备，直至栅极材料层181覆盖衬底10上的栅极介质层17。然后采用平坦化工艺，例如通过化学机械抛光工艺对栅极材料层181进行平坦化工艺，去除位于沟槽16两侧的栅极介质层17上的栅极材料层181，确保沟槽16内的栅极材料层181与沟槽16两侧的栅极介质层17齐平。再在衬底10上形成图案化光阻层（图中未显示），且图案化光阻层上设置开口，以暴露出沟槽16内的栅极材料层181，以图案化光阻层为掩膜，去除沟槽16内的部分栅极材料层181，形成栅极结构18。其中，例如选择干法刻蚀，且刻蚀气体包括四氟化碳、三氟甲烷、二氟甲烷、三氟化氮、六氟化硫、溴化氢等中的一种或几种混合，或它们和氧气组合，在其他实施例中，也可选择湿法刻蚀对栅极材料层181进行刻蚀。通过控制刻蚀时间，栅极结构18的表面与沟槽16两侧的衬底10齐平，确保栅极结构18与后期制备的源极和漏极位于同一水平面内，且源极和漏极的在衬底内的边界与栅极结构18底部的栅极介质层17在同一平面内相同，沟道长度由源极的底部和漏极的底部，增加了沟道长度，减小短沟道效应。
请参阅图7和图10所示，在本发明一实施例中，图10为图1沿B-B方向的剖视图。在形成栅极结构18后，在栅极结构18的两侧的衬底10内，注入第三杂质离子，形成轻掺杂区19。具体的，在衬底10上形成图案化的光阻层，且图案化的光阻层暴露栅极结构18两侧的衬底10上的栅极介质层17，然后进行第三杂质离子注入。其中，第三杂质离子和第二杂质离子类型不同，在本实施例中，第三杂质离子例如为磷（P）或砷（As）等N型杂质，即轻掺杂区19为N型轻掺杂区，掺杂类型和阱区102相反。在本实施例中，第三杂质离子的注入能量例如为50keV~70keV，确保轻掺杂区19的深度和沟槽16底部的栅极介质层17远离栅极结构18的一侧齐平。则MOS晶体管的沟道区域由一侧的轻掺杂区19与浅沟槽隔离结构14的边界横跨至另一侧的轻掺杂区19与浅沟槽隔离结构14的边界，在工作过程中，在不扩大MOS晶体管体积的前提下扩大MOS晶体管的沟通长度，能够缓解短沟道效应，避免MOS晶体管沟道中的载流子出现速度饱和现象，提高MOS晶体管的阈值电压，减少漏致势垒降低以及沟道穿通效应等问题，提高MOS晶体管的性能。
请参阅图10至图11所示，在本发明一实施例中，在形成轻掺杂区19后，对衬底10不进行操作，更改离子注入的能量和浓度，继续第三杂质离子的注入，形成重掺杂区20，以作为MOS晶体管的源掺区和漏掺区。其中，重掺杂区20的注入能量例如为30keV~50keV，且注入剂量大于形成轻掺杂区19的注入剂量，重掺杂区20的注入剂量例如为轻掺杂区19的注入剂量的1.3~2倍，因此，形成的重掺杂区20位于轻掺杂区19的上方，且重掺杂区20的表面与衬底10的表面位于同一平面内。轻掺杂区19和重掺杂区20可在同一离子注入设备中完成，且只需在注入过程中修改离子注入的条件，即可以形成轻掺杂区19和重掺杂区20，方法简单，能够降低制作工艺难度，且减少一道光罩工艺，降低企业生产成本。
请参阅图7、图11至图12所示，在本发明一实施例中，在形成重掺杂区20后，去除重掺杂区20上的栅极介质层17。具体的，例如通过干法刻蚀去除位于衬底10上的以及栅极结构18四周的栅极介质层17，栅极介质层17、栅极结构18以及衬底10的高度一致。在其他实施例中，例如通过湿法刻蚀或干法刻蚀和湿法刻蚀相结合的方式去除栅极介质层17。去除衬底10上的栅极介质层17后，仅保留沟槽16底部和四周侧壁上的栅极介质层17，以作为栅极结构18与其他结构的隔离，确保隔离效果，减少漏电现象。
请参阅图11至图12所示，在本发明一实施例中，在去除部分栅极介质层17后，在重掺杂区20和栅极结构18上形成自对准硅化物阻挡层（Self-Aligned Block，SAB）21，即自对准硅化物阻挡层21覆盖栅极结构18和重掺杂区20的顶部。其中，自对准硅化物阻挡层21例如为硅化镍（NiSi）等金属硅化物，以降低接触电阻。具体的，在衬底10上形成介电层，将栅极结构18和重掺杂区20顶部的介电层刻蚀去除，在栅极结构18和重掺杂区20的区域上沉积金属材料，例如钛、钴或镍等，通过快速退火处理的方式，金属材料与衬底10中的硅反应，形成金属硅化物，最后，去除未反应的金属及介电层。其中，将栅极结构18一侧的重掺杂区20定义为MOS晶体管的源掺区22，将栅极结构18另一侧的重掺杂区20定义为MOS晶体管的漏掺区23。然后将栅极结构18及其上方的自对准硅化物阻挡层21定义为MOS晶体管的栅极，源掺区22及其上方的自对准硅化物阻挡层21定义为LDMOS器件的源极，漏掺区23其上方的自对准硅化物阻挡层21定义为LDMOS器件的漏极。在MOS晶体管工作时。栅极给予正向电压，给晶体管提供基极电流，使晶体管导通。此时，沟道长度较大，能够缓解短沟道效应，减少漏致势垒降低以及沟道穿通效应等问题，提高MOS晶体管的阈值电压，提高MOS晶体管的性能，从而能够获得高质量的半导体器件。
综上所述，本发明提供一种半导体器件及其制作方法，在形成层浅沟槽合理结构后，在衬底内形成沟槽，氧化沟槽的侧壁和底部形成栅极介质层，在沟槽内形成栅极结构。在栅极结构两侧的衬底内形成源极和漏极，在不增大半导体器件体积的前提下，获得较大的沟道长度，缓解短沟道效应，能够获得高质量的半导体器件。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体器件，其特征在于，包括：
衬底，且所述衬底内至少设置一个沟槽；
栅极介质层，设置在所述沟槽的内壁上；
栅极结构，设置在所述沟槽内；
源掺区，设置在所述栅极结构一侧的所述衬底内；以及
漏掺区，设置在所述栅极结构另一侧的所述衬底内；
其中，所述源掺区的表面、所述漏掺区的表面以及所述栅极结构的表面位于同一平面内。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括浅沟槽隔离结构，所述浅沟槽隔离结构设置在所述半导体器件的四周。
3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件包括深阱区和阱区，所述深阱区和所述阱区设置在所述衬底内，且所述阱区位于所述深阱区上。
4.根据权利要求3所述的半导体器件，其特征在于，所述阱区的深度和所述浅沟槽隔离结构的深度相同。
5.根据权利要求2所述的半导体器件，其特征在于，所述沟槽的深度为所述浅沟槽隔离结构的深度的三分之一至三分之二。
6.根据权利要求1所述的半导体器件，其特征在于，所述沟槽侧壁上的所述栅极介质层的厚度，大于所述沟槽底部上的所述栅极介质层的厚度。
7.一种半导体器件的制作方法，其特征在于，其至少包括以下步骤：
提供一衬底；
在所述衬底内形成至少一个沟槽；
在所述沟槽的内壁形成栅极介质层；
在所述栅极介质层上形成栅极结构；以及
在所述栅极结构一侧的所述衬底中形成源掺区，在所述栅极结构另一侧的所述衬底中形成漏掺区；
其中，所述源掺区的表面、所述漏掺区的表面以及所述栅极结构的表面位于同一平面内。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述栅极结构的制备方法包括以下步骤：
在所述栅极介质层上形成栅极材料层，直至所述栅极材料层覆盖所述衬底；
平坦化所述栅极材料层；以及
刻蚀所述沟槽内的所述栅极材料层，确保所述沟槽内的所述栅极材料层与所述衬底的表面位于同一平面内。
9.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述半导体器件的制作方法包括：在所述栅极结构两侧的所述衬底内进行离子注入，形成轻掺杂区。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，所述轻掺杂区的深度与所述沟槽底部的所述栅极介质层远离所述栅极结构一侧的表面，位于同一平面内。
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