CN112236864A - 双栅极导体晶体管及相关方法 - Google Patents

双栅极导体晶体管及相关方法 Download PDF

Info

Publication number
CN112236864A
CN112236864A CN201980037906.1A CN201980037906A CN112236864A CN 112236864 A CN112236864 A CN 112236864A CN 201980037906 A CN201980037906 A CN 201980037906A CN 112236864 A CN112236864 A CN 112236864A
Authority
CN
China
Prior art keywords
gate
trench
ldmos transistor
gate conductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980037906.1A
Other languages
English (en)
Other versions
CN112236864B (zh
Inventor
T·K·卡斯特罗
M·A·祖尼加
B·法特米扎德赫
A·布兰德
J·夏
R·辛格
M·徐
C-N·倪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Maxim Integrated Products Inc
Original Assignee
Maxim Integrated Products Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Maxim Integrated Products Inc filed Critical Maxim Integrated Products Inc
Publication of CN112236864A publication Critical patent/CN112236864A/zh
Application granted granted Critical
Publication of CN112236864B publication Critical patent/CN112236864B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种横向双扩散金属氧化物半导体(LDMOS)晶体管包括硅半导体结构和垂直栅极。该垂直栅极包括：(a)第一栅极导体和第二栅极导体，各自在厚度方向上从该硅半导体结构的第一外表面延伸到该硅半导体结构中，(b)第一隔离电介质层，该第一隔离电介质层在该垂直栅极内将该第一栅极导体与该第二栅极导体隔离，以及(c)栅极电介质层，该栅极电介质层将该第一栅极导体和该第二栅极导体中的每一个与该硅半导体结构隔离。

Description

双栅极导体晶体管及相关方法
相关申请的交叉引用
本申请要求2018年6月5日提交的美国专利申请号16/000,719的优先权权益，该美国专利申请的全部内容通过引用并入本文。
背景技术
金属氧化物半导体场效应晶体管(通常被称为MOSFET)广泛应用于电子器件中，诸如用于开关或放大。MOSFET能够实现快速开关速度，这使得它们非常适合用于高频应用。另外，MOSFET的控制相对简单，因为它们是电压控制的器件，而不是电流控制的器件。
横向双扩散金属氧化物半导体场效应晶体管(通常被称为LDMOS晶体管)是其中在晶体管的半导体材料内主要在横向方向上阻断漏极到源极电压的一类MOSFET。LDMOS晶体管通常与集成电路中的其他电路系统相结合，尤其是在电源应用或射频应用中。
图1是常规n沟道LDMOS晶体管100的截面视图，该LDMOS晶体管包括硅半导体结构102、源极电极104、栅极结构106和漏极电极108。源极电极104堆叠在硅半导体结构102的顶表面110上处于LDMOS晶体管100的源极区112中，并且漏极电极108堆叠在顶表面110上处于LDMOS晶体管100的漏极区114中。栅极结构106包括堆叠在LDMOS晶体管100的栅极区120中的栅极电极116、多晶硅层117、和二氧化硅层118。硅半导体结构102包括p型衬底122、n阱124、p本体126、源极p+区128、源极n+区130和漏极n+区132。N阱124形成在p型衬底122上，并且p本体126形成在n阱124中在源极电极104下方。漏极n+区132形成在n阱124中并且接触漏极电极108。源极p+区128和源极n+区130中的每一个形成在p本体126中并且接触源极电极104。源极n+区130和漏极n+区132中的每一个比n阱124更重地掺杂，并且源极p+区128比p本体126更重地掺杂。
当跨漏极电极108和源极电极104施加正电压VDS时，n阱124和p本体126的界面处的p-n结被反向偏置。因此，默认情况下，基本上没有电流从漏极电极108流到源极电极104。漏极n+区132和n阱124的相对掺杂浓度引起n阱124中被称为漂移区134的一部分承载大部分电压VDS，从而使得LDMOS晶体管100能够支持相对较大的VDS值而不会击穿。
在栅极电极116与源极电极104之间施加的正电压VGS在二氧化硅层118下方的硅半导体结构102中产生负电荷，从而使在p本体126的区136中形成少数载流子沟道。此沟道具有过量电子，并且因此将传导电流。因此，当VGS超过阈值并且VDS为正值时，电流将在横向138方向上从漏极n+区132流过硅半导体结构102到达源极n+区130。
发明内容
在实施例中，LDMOS晶体管包括硅半导体结构和垂直栅极。该垂直栅极包括：(a)第一栅极导体和第二栅极导体，各自在厚度方向上从该硅半导体结构的第一外表面延伸到该硅半导体结构中，(b)第一隔离电介质层，该第一隔离电介质层在该垂直栅极内将该第一栅极导体与该第二栅极导体隔离，以及(c)栅极电介质层，该栅极电介质层将该第一栅极导体和该第二栅极导体中的每一个与该硅半导体结构隔离。
在实施例中，一种集成电路包括LDMOS晶体管和沟槽电容器。该LDMOS晶体管包括硅半导体结构和垂直栅极。该垂直栅极包括：(a)第一栅极导体和第二栅极导体，各自在厚度方向上从该硅半导体结构的第一外表面延伸到该硅半导体结构中，(b)第一隔离电介质层，该第一隔离电介质层在该垂直栅极内将该第一栅极导体与该第二栅极导体隔离，以及(c)栅极电介质层，该栅极电介质层将该第一栅极导体和该第二栅极导体中的每一个与该硅半导体结构隔离。该沟槽电容器包括：(a)第一电容器导体和第二电容器导体，各自在该厚度方向上从该硅半导体结构的该第一外表面延伸到该硅半导体结构中，以及(b)电容器电介质层，该电容器电介质层将该第一电容器导体和该第二电容器导体中的每一个与该硅半导体结构隔离。
在实施例中，一种用于形成LDMOS晶体管的垂直栅极的方法包括：(a)在硅半导体结构的沟槽中形成沟槽电介质层；(b)用第一导电材料填充该沟槽；(c)从该沟槽中去除该第一导电材料的一部分；(d)在从该沟槽中去除该第一导电材料的一部分的步骤之后，去除该沟槽电介质层的处于该沟槽的第一区域中的一部分；(e)在该沟槽中的该第一导电材料上布置第一隔离电介质层；(f)在该沟槽的该第一区域中形成栅极电介质层的源极部分；以及(g)用第二导电材料填充该沟槽中不包含该第一导电材料的一部分。
在实施例中，一种用于形成集成电路的方法包括：(a)根据前一段所述的方法形成LDMOS晶体管的垂直栅极，以及(b)执行至少以下步骤以形成沟槽电容器：(1)在该硅半导体结构的第二沟槽中形成电容器电介质层，(2)用第三导电材料填充该第二沟槽，(3)从该第二沟槽中去除该第三导电材料的一部分，以及(4)用第四导电材料填充该第二沟槽中不包含该第三导电材料的一部分。
附图说明
图1是常规LDMOS晶体管的截面视图。
图2是LDMOS晶体管的截面视图，该LDMOS晶体管包括具有三个电介质区段的垂直栅极。
图3是根据实施例的包括两个栅极导体的LDMOS晶体管的俯视平面图。
图4是图3的LDMOS晶体管的沿图3的线4A-4A截取的截面视图。
图5是根据实施例的LDMOS晶体管的截面视图，该LDMOS晶体管类似于图3的LDMOS晶体管，但具有电耦合到不同相应电极的第一栅极导体和第二栅极导体。
图6是根据实施例的包括三个栅极导体的LDMOS晶体管的俯视平面图。
图7是图6的LDMOS晶体管的沿图6的线7A-7A截取的截面视图。
图8是根据实施例的LDMOS晶体管的截面视图，该LDMOS晶体管具有两个栅极导体并且包括具有p型降低表面场效应层的基极层。
图9是根据实施例的LDMOS晶体管的截面视图，该LDMOS晶体管具有两个栅极导体并且包括布置在n型层中的p型降低表面场效应层。
图10是根据实施例的集成电路的一部分的截面视图，该集成电路的一部分包括图3的LDMOS晶体管的实例和互补金属氧化物半导体晶体管。
图11示意性地展示了根据实施例的包括图3的LDMOS晶体管的两个实例的降压转换器。
图12展示了根据实施例的用于形成包括两个栅极导体的LDMOS晶体管的垂直栅极的方法。
图13A至图13K展示了根据实施例的使用图12的方法形成包括两个栅极导体的垂直栅极的一个示例。
图14展示了根据实施例的用于形成包括三个栅极导体的LDMOS晶体管的垂直栅极的方法。
图15A至图15E展示了根据实施例的使用图14的方法形成包括三个栅极导体的垂直栅极的一个示例。
图16展示了根据实施例的用于形成沟槽电容器的方法。
图17A至图17E展示了根据实施例的使用图16的方法形成沟槽电容器的一个示例。
图18A至图18F展示了根据实施例的使用图16的方法形成沟槽电容器的另一个示例。
图19是根据实施例的沟槽电容器的俯视平面图，其中与电介质层一侧的电界面是使用硅半导体结构实现的。
图20是图19的沟槽电容器的沿图19的线20A-20A截取的截面视图。
图21是根据实施例的沟槽电容器的俯视平面图，其中与电介质层的电界面是未使用硅半导体结构实现的。
图22是图21的沟槽电容器的沿图21的线22A-22A截取的截面视图。
图23是根据实施例的另一沟槽电容器的俯视平面图，其中与电介质层的电界面是未使用硅半导体结构实现的。
图24是图23的沟槽电容器的沿图23的线24A-24A截取的截面视图。
图25示意性地展示了根据实施例的包括LDMOS晶体管、驱动器电路系统和沟槽电容器的集成电路。
具体实施方式
LDMOS晶体管领域的最新创新是开发电介质层包括多个电介质区段的垂直栅极晶体管，以促进高晶体管性能和小晶体管间距。例如，图2是LDMOS晶体管200的截面视图，该LDMOS晶体管包括具有三个电介质区段的垂直栅极。LDMOS晶体管200包括硅半导体结构202、垂直栅极204、源极电极206、漏极电极208和栅极电极210。硅半导体结构202包括基极层212、n型层214、p本体区216、源极p+区218、源极n+区220和漏极n+区222。
垂直栅极204包括栅极导体224和栅极电介质层226，其各自布置在硅半导体结构202的沟槽228中。栅极导体224在厚度方向230上从外表面232延伸到硅半导体结构202中，并且栅极电介质层226包括第一电介质区段234、第二电介质区段236和第三电介质区段238。
每个电介质区段234、236和238将栅极导体224与硅半导体结构202隔开相应的隔离距离。具体地，第一电介质区段234在横向方向242上将栅极导体224与n型层214的漏极部分240隔开第一隔离距离t1。另外，第二电介质区段236在厚度方向230上将栅极导体224与n型层214的阱部分244隔开第二隔离距离t2，并且第二电介质区段236还在横向方向242上将栅极导体224与n型层214的源极部分246隔开第二隔离距离t2。第三电介质区段238将栅极导体224与p本体区216隔开第三隔离距离t3。
第一隔离距离t1、第二隔离距离t2、第三隔离距离t3中的每一个与第一隔离距离t1、第二隔离距离t2和第三隔离距离t3中的其他每一个各不相同。隔离距离的这种差异可以有利地实现LDMOS晶体管200的高击穿电压和低导通电阻。特别地，第一隔离距离t1、第二隔离距离t2和第三隔离距离t3中的每一个的值影响LDMOS晶体管200的不同相应特性。例如，LDMOS晶体管200的栅极到漏极击穿电压随着第一隔离距离t1的值的增大而增大，而第二隔离距离t2的值影响n型层214中的电场分布、栅极到漏极电容和累积电阻。第三隔离距离t3的值进而影响LDMOS晶体管200的阈值电压和栅极到源极击穿电压。具体地，阈值电压随着第三隔离距离t3的值的减小而减小，而LDMOS晶体管200的栅极到源极击穿电压随着第三隔离距离t3的值的增大而增大。
形成第一电介质区段234、第二电介质区段236和第三电介质区段238的栅极电介质层226使得可以独立选择相应的第一隔离距离t1、第二隔离距离t2和第三隔离距离t3中的每一个，从而帮助LDMOS晶体管200实现高击穿电压和低导通电阻。例如，可以将第一隔离距离t1选择为实现高栅极到漏极击穿电压，同时还可以独立地将第二隔离距离t2选择为实现累积电导与均匀电场分布之间的期望平衡，从而在实现高击穿电压的同时促进低导通电阻。如果栅极电介质层226改为由具有均匀厚度的单个电介质层形成，则需要将电介质层厚度为实现足够高的栅极到漏极击穿电压，从而导致与n型层214的阱部分244和源极部分246相邻的电介质层的次优厚度，这将增大导通电阻。作为另一个示例，独立选择第一隔离距离t1、第二隔离距离t2和第三隔离距离t3的能力使得在选择t1和t2时不受实现期望栅极控制所需的t3的值的限制，从而进一步使得可以选择t1和t2来分别实现高击穿电压和低导通电阻。作为又一个示例，独立选择第一隔离距离t1和第二隔离距离t2的能力使得n型层214的掺杂分布在n型层214的漏极部分240中与在n型层214的源极部分246和n型层214的阱部分244中不同，进一步使得LDMOS晶体管200能够实现高击穿电压和低导通电阻。第三隔离距离t3例如小于第一隔离距离t1和第二隔离距离t2中的每一个。
虽然LDMOS晶体管200具有显著的有利特征，但LDMOS晶体管200可能难以制造。例如，可能难以在不损坏第一电介质区段234和第二电介质区段236的情况下形成第三电介质区段238。作为另一个示例，可能难以在栅极电介质层226具有可变厚度的情况下实现沟槽228的期望分布。
申请人开发的新型LDMOS晶体管和用于形成该新型晶体管的方法可以至少部分地克服以上讨论的缺点中的一个或多个。这些新型LDMOS晶体管包括多个栅极导体，这些栅极导体有助于晶体管的生产，促进晶体管配置的灵活性，和/或促进晶体管具有小间距。另外，晶体管形成方法的某些实施例在形成栅极电介质层的源极部分的同时使用多个栅极导体中的一个或多个来保护栅极电介质层的漏极部分和阱部分。另外，晶体管形成方法的某些实施例与互补金属氧化物半导体(CMOS)工艺兼容，并且可以用于形成沟槽电容器。
图3和图4展示了申请人开发的新型LDMOS晶体管的一个实施例。具体而言，图3是LDMOS晶体管300的俯视平面图，该LDMOS晶体管包括具有两个栅极导体的垂直栅极，而图4是沿图3的线4A-4A截取的LDMOS晶体管300的截面视图。LDMOS晶体管300包括硅半导体结构302、垂直栅极304、源极电极306、漏极电极308和第一栅极电极310。
硅半导体结构302包括基极层312、n型层314、p本体区316、源极p+区318、源极n+区320和漏极n+区322。基极层312例如是在硅衬底、p型硅衬底、p型降低表面场效应(RESURF)层、或在p型硅衬底上生长的n型外延层中的n型高压阱。N型层314在厚度方向324上布置在基极层312上方，p本体区316与硅半导体结构302的外表面326相邻地布置在n型层314中。源极p+区318和源极n+区320分别布置在p本体区316中，而漏极n+区322与外表面326相邻地布置在n型层314中。源极p+区318具有比p本体区316更大的p型掺杂浓度，且源极n+区320和漏极n+区322中的每一个具有比n型层314更大的n型掺杂浓度。
在不脱离本发明的范围的情况下，硅半导体结构302可以包括附加的杂质区。另外，源极p+区318和源极n+区320在p本体区316内的位置可以改变。例如，在替代实施例(未展示)中，源极p+区318在p本体区316内布置在源极n+区320后面。此外，在不脱离本发明范围的情况下可以省略源极p+区318。
硅半导体结构302的一个或多个区可选地具有分级的掺杂浓度。例如，在一些实施例中，n型层314具有分级n型掺杂浓度，其中n型掺杂浓度在漏极n+区322附近最大，而p本体区316具有分级p型掺杂浓度，其中p型掺杂浓度在源极n+区320附近最大。在某些实施例中，n型层314被配置为具有n型掺杂梯度浓度，这有助于最大化累积电导，同时维持LDMOS晶体管300的期望击穿电压。另外，尽管为了简化起见，在图3和图4中用直线描绘了硅半导体结构302的杂质区，但是在不脱离本发明范围的情况下，硅半导体结构302的杂质区的实际形状可以不同于所示的形状。例如，p本体区316可以具有圆形或不规则的底表面，而不是图4所示的直线底表面。
垂直栅极304包括第一栅极导体328、第二栅极导体330、第一隔离电介质层332和栅极电介质层334，各自布置在硅半导体结构302的沟槽336中。部分地根据LDMOS晶体管300的所需击穿电压来选择沟槽336的深度。击穿电压的幅值随着沟槽336在厚度方向324上的深度的增大而增大。第一栅极导体328和第二栅极导体330中的每一个在厚度方向324上从外表面326延伸到硅半导体结构302中。第一隔离电介质层332在厚度方向324和横向方向338中的每一个上在沟槽336内将第一栅极导体328与第二栅极导体330隔离，其中横向方向338与厚度方向324正交。第一栅极导体328在横向方向338上与LDMOS晶体管300的漏极区340相邻，并且第一栅极导体328还在厚度方向324上与LDMOS晶体管300的阱区344相邻。第二栅极导体330在横向方向338上与LDMOS晶体管300的源极区342相邻。阱区344在厚度方向324上位于垂直栅极304下方。源极区342和漏极区340分别在横向方向338上布置在垂直栅极304的相反侧上。
栅极电介质层334包括第一电介质区段346、第二电介质区段348和第三电介质区段350。栅极电介质层334将第一栅极导体328和第二栅极导体330中的每一个与硅半导体结构302隔离。第一栅极导体328和第二栅极导体330中的每一个在横向方向338上布置在源极n+区320与漏极n+区322之间。LDMOS晶体管300具有垂直栅极而不是水平栅极这一事实使得LDMOS晶体管300在横向方向338上的长度最小化，从而促进小晶体管尺寸和高变压器性能。第一电介质区段346在横向方向338上将第一栅极导体328与LDMOS晶体管300的漏极区340隔开第一隔离距离t1。第二电介质区段348在厚度方向324上将第一栅极导体328与LDMOS晶体管300的阱区344隔开第二隔离距离t2，并且第二电介质区段348还在横向方向338上将第一栅极导体328与LDMOS晶体管300的源极区342隔开第二隔离距离t2。第三电介质区段350在横向方向338上将第二栅极导体330与源极区342隔开第三隔离距离t3，并且第三电介质区段350在横向方向338上与至少p本体区316和源n+区320相邻。可以将栅极电介质层334修改为具有附加的电介质区段，以便能够进一步优化LDMOS晶体管300。例如，在一个替代实施例中，第二电介质区段348被分成两个电介质区段，使得第一栅极导体328在横向方向338上与LDMOS晶体管300的源极区342隔开不同于第二隔离距离t2的隔离距离。此外，在不脱离本发明范围的情况下，可以将栅极电介质层334修改为具有较少的电介质区段，以降低制造LDMOS晶体管300的复杂性。
第一隔离距离t1、第二隔离距离t2和第三隔离距离t3中的每一个的值以类似于上文关于图2所讨论的方式影响LDMOS晶体管300的不同相应特性。在某些实施例中，第一隔离距离t1、第二隔离距离t2和第三隔离距离t3中的每一个彼此不同，并且例如，如以上关于图2所讨论的，将隔离距离t1、t2和t3选择为实现LDMOS晶体管300的高击穿电压和低导通电阻。在特定实施例中，第三隔离距离t3小于第一隔离距离t1和第二隔离距离t2中的每一个。
在某些实施例中，第一栅极导体328和第二栅极导体330中的每一个由多晶硅材料形成。第一隔离电介质层332、第一电介质区段346、第二电介质区段348和第三电介质区段350例如由二氧化硅或高K电介质材料(诸如HfO2、TiO2、ZrO2和HfAlOx中的一种或多种)形成。在一些实施例中，第一隔离电介质层332、第一电介质区段346、第二电介质区段348和第三电介质区段350由共同的电介质材料形成，而在一些其他实施例中，第一隔离电介质层332、第一电介质区段346、第二电介质区段348和第三电介质区段350中的至少两个由不同的电介质材料形成。
源极电极306布置在外表面326上并且电耦合到源p+区318和源n+区320中的每一个。漏极电极308布置在外表面326上并电耦合到漏极n+区322，而第一栅极电极310布置在外表面326上并电耦合到第一栅极导体328和第二栅极导体330中的每一个。在一些实施例中，在硅半导体结构302与源极电极306、漏极电极308和第一栅极电极310中的每一个之间布置相应的硅化物层(未示出)和/或其他导电层。在一些替代实施例中，源极电极306被替代为分别电耦合到源p+区318和源n+区320的两个单独的电极。
当在漏极电极308与源极电极306之间施加正电压VDS时，在n型层314和p本体区316的界面处形成的p-n结被反向偏置，使得默认情况下，漏极电极308与源极电极306之间流动的电流非常小。然而，施加在第一栅极电极310与源极电极306之间的正电压VGS在横向方向338上与第三电介质区段350相邻的半导体结构302中产生负电荷，导致在p本体区316的用虚线354大致表示的部分中形成少数载流子沟道。此沟道具有过量电子，并且因此将电流从n型层314传导通过p本体区316到源极n+区320。因此，当VGS超过阈值且VDS为正值时，电流将从漏极n+区322流向源极n+区320。该阈值部分地由p本体区316中的掺杂浓度和第三隔离距离t3的值来确定。例如，可以通过减小与第三电介质区段350相邻的p本体区316中的p型掺杂浓度和/或通过减小第三隔离距离t3的值来降低阈值电压。源极p+区318在p本体区316与源极电极306之间形成欧姆接触，以帮助防止硅半导体衬底302中的寄生双极结型晶体管(未示出)激活。
例如，当形成栅极电介质层334的源极部分(第三电介质层350)时，第一栅极导体328有助于保护栅极电介质层334的漏极部分(第一电介质区段346)和阱部分(第二电介质区段348)。另外，尽管第一栅极导体328和第二栅极导体330电耦合到共同的电极，即，LDMOS晶体管300中的第一栅极电极310，但第一栅极导体328和第二栅极导体330可替代地电耦合到不同的相应电极，从而可以更加灵活地配置LDMOS晶体管300。例如，图5是LDMOS晶体管500的截面视图，其类似于LDMOS晶体管300，但具有电耦合到不同相应电极的第一栅极导体328和第二栅极导体330。具体而言，第一栅极导体328电耦合到第一栅极电极510，且第二栅极导体330电耦合到第二栅极电极556。在LDMOS晶体管500的某些应用中，LDMOS晶体管500经由第二栅极电极556通过在至少两个不同电压之间驱动第二栅极电极556进行切换，并且第一栅极电极510连接到稳压源(例如地或非零电源轨)以将栅极电容与LDMOS晶体管500的开关解耦。
申请人开发的新型LDMOS晶体管不限于包括两个栅极导体，而是可以包括一个或多个附加栅极导体。例如，图6是LDMOS晶体管600的俯视平面图，该LDMOS晶体管包括具有三个栅极导体的垂直栅极，而图7是沿图6的线7A-7A截取的LDMOS晶体管600的截面视图。LDMOS晶体管600类似于图3和图4的LDMOS晶体管300，但垂直栅极304被替代为垂直栅极604。垂直栅极604包括各自布置在沟槽336中的第一栅极导体628、第二栅极导体630、第三栅极导体658、第一隔离电介质层632、第二隔离电介质层660和栅极电介质层634。栅极电介质层634包括第一电介质区段646、第二电介质区段648和第三电介质区段650，这些电介质区段分别类似于第一电介质区段346、第二电介质区段348和第三电介质区段350。栅极电介质层634将第一栅极导体628、第二栅极导体630和第三栅极导体658中的每一个与硅半导体结构302隔离。
第三栅极导体658布置在沟槽336的底部，使得第三栅极导体在厚度方向324上与LDMOS晶体管600的阱区344相邻。第二栅极导体628在厚度方向324上布置在第三栅极导体658上方，且第二隔离电介质层660在厚度方向324上将第一栅极导体628与垂直栅极604中的第三栅极导体658隔离。第一栅极导体628和第二栅极导体630中的每一个在厚度方向324上从外表面326延伸到硅半导体结构302中。第一隔离电介质层632在厚度方向324和横向方向338中的每一个上在沟槽336内将第一栅极导体628与第二栅极导体630隔离。第一栅极导体628在横向方向338上与LDMOS晶体管300的漏极区340相邻，且第二栅极导体630在横向方向338上与LDMOS晶体管300的源极区342相邻。LDMOS晶体管600可选地进一步包括电耦合到第三栅极导体658的第三栅极电极(未示出)。
本文所披露的新型LDMOS晶体管可以进一步包括在厚度方向上在垂直栅极下方的p型RESURF层。例如，图8是LDMOS晶体管800的截面视图，其类似于图3和图4的LDMOS晶体管300，但基极层312由包括在厚度方向324上布置在n型基极864上的p型RESURF层862的基极层812体现。在LDMOS晶体管800中，p型RESURF层862与n型层314相邻，并且p型RESURF层862和n型层314共同产生附加耗尽区以促进在n型层314中均匀分布电场。作为另一示例，图9是LDMOS晶体管900的截面视图，其类似于图3和4的LDMOS晶体管300，但进一步包括布置在n型层314中在垂直栅极304下方的p型RESURF层962。P型RESURF层962和n型层314共同产生附加耗尽区以促进在n型层314中均匀分布电场。
本文所披露的LDMOS晶体管的一个可能应用是集成电路，诸如包括本发明的LDMOS晶体管的一个或多个实例以及一种或多种其他类型晶体管的集成电路。例如，图10是包括LDMOS晶体管300的实例和互补金属氧化物半导体(CMOS)晶体管1002的集成电路1000的一部分的截面视图，其中这两个晶体管共用硅半导体结构302并通过浅隔离沟槽1006在横向方向1004上部分地隔离。浅隔离沟槽1006填充有电介质材料1008。CMOS晶体管1002例如是控制LDMOS晶体管300的开关的驱动器电路(未示出)的一部分。CMOS晶体管1002可选地经由集成电路1000的一个或多个电导体1010电耦合到LDMOS晶体管300，如图10中符号所示。CMOS晶体管1002包括CMOS p本体区1012、CMOS源极n+区1014、CMOS漏极n+区1016和CMOS栅极结构1018。CMOS p本体区1012布置在硅半导体结构302中，并且CMOS源极n+区1014和CMOS漏极n+区1016中的每一个与外表面326相邻地布置在CMOS p本体区1012中。CMOS栅极结构1018布置在外表面326上、在横向方向1004上位于CMOS源极n+区1014与CMOS漏极n+区1016之间。
本文所披露的LDMOS晶体管的一个可能应用是用于开关功率转换器中。例如，图11示意性地展示了降压转换器1100，该降压转换器包括LDMOS晶体管300的两个实例，下文称为LDMOS晶体管300(1)和LDMOS晶体管300(2)。图11中示意性地展示LDMOS晶体管300(1)和300(2)，以便使说明更加清晰。降压转换器1100进一步包括电耦合到输入电源(未示出)的输入端口1102、输入电容器1104、电感器1106、输出电容器1108、电耦合到负载(未示出)的输出端口1110、第一驱动器电路系统1112、第二驱动器电路系统1116和控制器1120。
输入端口1102跨正输入节点1122和参考节点1124电耦合。输入电容器1104跨正输入节点1122和参考节点1124电耦合，并且输入电容器1104为由降压转换器1100汲取的输入纹波电流提供路径。LDMOS晶体管300(1)的漏极电极308电耦合到正输入节点1122，并且LDMOS晶体管300(1)的源极电极306电耦合到开关节点Vx。LDMOS晶体管300(1)的栅极电极310电耦合到第一驱动器电路系统1112。LDMOS晶体管300(2)的漏极电极308电耦合到开关节点Vx，并且LDMOS晶体管300(2)的源极电极306电耦合到参考节点1124。LDMOS晶体管300(2)的栅极电极310电耦合到第二驱动器电路系统1116。LDMOS晶体管300(1)和300(2)、第一驱动器电路系统1112和第二驱动器电路系统1116共同形成开关电路1128。电感器1106电耦合在开关节点Vx与正输出节点1130之间，并且输出端口1110跨正输出节点1130和参考节点1124电耦合。输出电容器1108跨正输出节点1130和参考节点1124电耦合，并且输出电容器1108为由降压转换器1100生成的输出纹波电流提供路径。
控制器1120控制开关电路1128的开关，以将功率从电源(电耦合到输入端口1102)传递到负载(电耦合到输出端口1110)。具体地，控制器1120控制第一驱动器电路系统1112以使LDMOS晶体管300(1)的栅极电极层310在两个不同的电压幅值之间反复切换，从而反复产生和破坏LDMOS晶体管300(1)的p本体区316中的少数载流子沟道。因此，LDMOS晶体管300(1)在控制器1120的控制下在其导电与非导电状态之间反复切换。控制器1120还控制第二驱动器电路系统1116以使LDMOS晶体管300(2)的栅极电极层310在两个不同电压幅值之间反复切换，使得LDMOS晶体管300(2)在其导电与非导电状态之间反复切换。控制器1120控制LDMOS晶体管300(2)的切换，使得其提供续流功能，或者换言之，使得当LDMOS晶体管300(1)处于其非导电状态时，LDMOS晶体管300(2)为流过电感器1106的电流提供路径。在一些实施例中，控制器1120控制开关电路1128的开关以调节降压转换器1100的一个或多个参数，诸如输入电压V输入、输入电流I输入、输入功率P输入、输出电压V输出、输出电流I输出和输出功率P输出。未示出控制器1120与降压转换器1100的其他部件之间的连接，以便使说明更加清晰。
LDMOS晶体管300(1)和300(2)中的一个或多个可以被替代为LDMOS晶体管500、LDMOS晶体管600、LDMOS晶体管800或LDMOS晶体管900的实例。此外，应当理解的是，本文披露的LDMOS晶体管不限于在降压转换器中使用，或者甚至不限于在开关功率转换器中使用。例如，在本文披露的LDMOS晶体管可以替代地用在放大器中。
以下讨论的是用于制造LDMOS晶体管的垂直栅极的几种方法，其中垂直栅极包括多个栅极导体。这些方法可以例如用于形成LDMOS晶体管300、500、600、800和900的垂直栅极。然而，应当理解的是，LDMOS晶体管300、500、600、800和900的垂直栅极可以通过下文讨论的方法以外的方法制造。此外，以下讨论的制造方法可以用于制造LDMOS晶体管300、500、600、800和900以外的LDMOS晶体管的垂直栅极。
图12展示了用于形成包括两个栅极导体的LDMOS晶体管的垂直栅极的方法1200，并且图13A至图13K以截面视图展示了使用方法1200形成类似于LDMOS晶体管300的垂直栅极304的垂直栅极的一个示例。图12和图13最好一起查看。在步骤1202中，在硅半导体结构的沟槽中形成沟槽电介质层。在图13A所示的步骤1202的一个示例中，在硅半导体结构302的沟槽336中形成沟槽电介质层1302。沟槽电介质层1302例如由二氧化硅或诸如HfO2、TiO2、ZrO2和HfAlOx中的一种或多种等高K电介质材料形成。在步骤1204中，用第一导电材料填充沟槽。在图13B所示的步骤1204的一个示例中，用第一导电材料1304填充沟槽336。第一导电材料1304例如是多晶硅，并且在一个实施例中，步骤1304包括平坦化第一导电材料1304以形成平坦的顶表面1306。
在步骤1206中，从沟槽中去除第一导电材料的一部分。在图13C和图13D中所示的步骤1206的一个示例中，使用掩模材料1308(例如，用光刻胶)对第一导电材料1304进行图案化，且去除第一导电材料1304的未被掩模材料1308覆盖的一部分以形成第一栅极导体328。在完成步骤1206之后，第一栅极导体层328的存在有利地有助于在方法1200的后续步骤期间保护沟槽电介质层1302的被第一栅极导体层328覆盖的一部分。
在步骤1206之后执行步骤1208。在步骤1208中，去除沟槽电介质层的处于沟槽的第一区域中的一部分。在图13E所示的步骤1208的一个示例中，在沟槽336的区域1310中去除沟槽电介质层1302的一部分，使用剩余掩模材料1308作为掩模以留下第一电介质区段346和第二电介质区段348。随后去除剩余掩模材料1308。在步骤1210中，在沟槽中的第一导电材料上布置第一隔离电介质层。在图13F和图13G所示的步骤1210的一个示例中，在沟槽336中布置电介质材料1312，并且从沟槽336的侧壁1314去除无关的电介质材料1312以形成第一电介质分离层332。在步骤1212中，在沟槽的第一区域中形成栅极电介质层的源极部分。在图13H所示的步骤1212的一个示例中，在沟槽336的区域1306中形成第三电介质区段350。在步骤1214中，用第二导电材料填充沟槽中不包含第一导电材料的一部分。在图13I所示的步骤1214的一个示例中，用第二导电材料填充沟槽336的剩余未填充部分以形成第二栅极导体330。
步骤1216是可选的。在步骤1216中，提供与第一导电材料和第二导电材料的电界面。在图13J所示的步骤1216的一个示例中，在第一栅极导体328和第二栅极导体330中的每一个上布置硅化物层1316或其他导电层，并且在硅化物层1316上布置第一栅极电极310，使得第一栅极电极310电耦合到第一栅极导体328和第二栅极导体330中的每一个。在图13K所示的步骤1216的另一个示例中，在第一栅极导体328和第二栅极导体330上布置相应的硅化物层1318和1320，并且在硅化物层1318和1320上分别布置第一栅极电极510和第二栅极电极556，以获得类似于图5所示的垂直栅极。
方法1200可选地与用于形成LDMOS晶体管的其他元件的一种或多种附加方法并行和/或串行执行。例如，在一个实施例中，执行方法1200与一个或多个附加方法一起执行以形成LDMOS晶体管的源极区和漏极区。
图14展示了用于形成包括三个栅极导体的LDMOS晶体管的垂直栅极的方法1400，并且图15A至图15E以截面视图展示了使用方法1400形成类似于LDMOS晶体管600的垂直栅极604的垂直栅极的一个示例。图14和图15最好一起查看。如以下所讨论，首先将第三导电材料布置在沟槽中以形成第三栅极导体，然后执行方法1200(图12)的某些步骤以形成第一栅极导体和第二栅极导体。
在步骤1402中，在硅半导体结构的沟槽中形成沟槽电介质层。在图15A所示的步骤1402的一个示例中，在硅半导体结构302的沟槽336中形成沟槽电介质层1502。沟槽电介质层1502例如由二氧化硅或诸如HfO2、TiO2、ZrO2和HfAlOx中的一种或多种等高K电介质材料形成。在步骤1404中，用第三导电材料填充沟槽。在图15B所示的步骤1404的一个示例中，用第三导电材料1504填充沟槽336。第三导电材料1504例如是多晶硅，并且在一个实施例中，步骤1404包括平坦化第三导电材料1504以形成平坦的顶表面1506。
在步骤1406中，从沟槽中去除第三导电材料的一部分以形成第三栅极导体。在图15C所示的步骤1406的一个示例中，从沟槽336中去除第三导电材料1504的一部分以形成第三栅极导体658。在步骤1408中，在第三导电材料上布置第二隔离电介质层。在图15D所示的步骤1408的一个示例中，在第三栅极导体658上布置第二隔离电介质层660。在步骤1410中，执行方法1200的步骤1204-1214以形成第一栅极导体和第二栅极导体，并且还可以可选地执行方法1200的步骤1216。在图15E所示的步骤1410的一个示例中，执行方法1200的步骤1204-1216以形成类似于图6的垂直栅极604的垂直栅极。
用于形成LDMOS晶体管的垂直栅极的上述方法的某些实施例可适于形成沟槽电容器。例如，图16展示了用于形成沟槽电容器的方法1600，而图17A至图17E以截面视图展示了根据方法1600形成沟槽电容器的示例。图18A至图18F以截面视图展示了根据方法1600形成沟槽电容器的另一个示例。图16至图18最好一起查看。
在步骤1602中，在硅半导体结构的沟槽中形成电容器电介质层。在图17A所示的步骤1602的一个示例中，在硅半导体结构1706的沟槽1704中形成电容器电介质层1702。在图18A所示的步骤1602的另一个示例中，在硅半导体结构1806的沟槽1804中形成电容器电介质层1802。电容器电介质层1702和1802例如由二氧化硅或诸如HfO2、TiO2、ZrO2和HfAlOx中的一种或多种等高K电介质材料形成。在步骤1604中，用第一导电材料填充沟槽。在图17B所示的步骤1604的一个示例中，用第一导电材料1708填充沟槽1704。在图18B所示的步骤1604的另一个示例中，用第一导电材料1808填充沟槽1804。第一导电材料1708和1808例如是多晶硅，并且在一个实施例中，步骤1604包括平坦化第一导电材料1708和第一导电材料1808，以分别形成平坦的顶表面1710和1810。
在步骤1606中，从沟槽中去除第一导电材料的一部分以形成第一电容器导体。在图17C和图17D中所示的步骤1606的一个示例中，使用掩模材料1712(例如，用光刻胶)对第一导电材料1708进行图案化，且去除第一导电材料1708的未被掩模材料1712覆盖的一部分以形成第一电容器导体1714。在图18C和图18D中所示的步骤1606的另一个示例中，使用掩模材料1812(例如，用光刻胶)对第一导电材料1808进行图案化，且去除第一导电材料1808的未被掩模材料1812覆盖的一部分以形成第一电容器导体1814。
步骤1608是可选的。在步骤1608中，在沟槽中的第一导电材料上布置间隔物电介质层。在图17的示例中不执行步骤1608，而是在图18的示例中执行步骤1608。在图18E所示的步骤1608的一个示例中，在第一电容器导体1814上布置间隔物电介质层1816。在步骤1810中，用第二导电材料填充沟槽中不包含第一导电材料的一部分以形成第二电容器导体。在图17E所示的步骤1610的一个示例中，用第二导电材料填充沟槽1704中不包含第一电容器导体1714的一部分以形成第二电容器导体1718，从而产生沟槽电容器1720。在图18F所示的步骤1610的另一个示例中，用第二导电材料填充沟槽1804中不包含第一电容器导体1814的一部分以形成第二电容器导体1818，从而产生沟槽电容器1820。
在沟槽电容器1720中，第一电容器导体1714和第二电容器导体1718各自在厚度方向1724上从硅半导体结构1706的外表面1722延伸。电容器电介质层1702将第一电容器导体1714和第二电容器导体1718中的每一个与硅半导体结构1706隔离。在沟槽电容器1820中，第一电容器导体1814和第二电容器导体1818各自在厚度方向1824上从硅半导体结构1806的外表面1822延伸。第一电容器导体1814具有U形，并且在第一电容器导体1814内布置第二电容器导体1818，如在横向方向1826和厚度方向1824上延伸的平面中以截面方式观察沟槽电容器时所见。
与沟槽电容器1720和1820的电界面可以用几种可能的方式实现。例如，图19是沟槽电容器1920的俯视平面图，并且图20是沿图19的线20A-20A截取的沟槽电容器1920的截面视图。沟槽电容器1920是沟槽电容器1720的实施例，其中与电介质层一侧的电界面是使用硅半导体结构1706实现的。具体地，沟槽电容器1920在硅半导体结构1706中包括第一杂质区1924和第二杂质区1926，其中，第一杂质区1924和第二杂质区1926为p型掺杂或n型掺杂。第一杂质区1924和第二杂质区1926在横向方向1928上布置在沟槽1704的相反侧上。沟槽电容器1922进一步包括第一电极1930、第二电极1932和第三电极1934。第一电极1930电耦合到第一杂质区1924，第二电极1932电耦合到第二杂质区1926，并且第三电极1934电耦合到第一电容器导体1714和第二电容器导体1718中的每一个。电容器电介质层1702用作沟槽电容器1920中的电容电介质层，如图20中的电容器符号所示。
电流从第一电极1930和第二电极1932流过硅半导体结构1706到达沟槽电容器1920中的电容器电介质层1702，并且硅半导体结构1706可以表现出随电压而变的非线性导电性。因此，沟槽电容器1920的电容值可以根据施加到沟槽电容器1920的电压而变化。通过减少或消除对流过半导体材料的电容器电流的需要，可以显著减少或甚至基本上消除电容中的这种非线性。图21是沟槽电容器2120的俯视平面图，而图22是沿图21的线22A-22A截取的沟槽电容器2120的截面视图。沟槽电容器2120是沟槽电容器1720的实施例，其中与电介质层的电界面是未使用硅半导体结构1706实现的。
沟槽电容器2120包括在厚度方向2126上布置在第一电容器导体1714和第二电容器导体1718中的每一个上的附加电介质层2124。附加电介质层2124例如由二氧化硅或诸如HfO2、TiO2、ZrO2和HfAlOx中的一种或多种等高K电介质材料形成。沟槽电容器2120还包括在厚度方向2126上布置在附加电介质层2124上的导电界面层2128。在一些实施例中，导电界面层2128由多晶硅形成。此外，在特定实施例中，沟槽电容器2120是包括LDMOS和CMOS器件的集成电路的一部分，并且第一电容器导体1714和第二电容器导体1718是使用方法1600形成的，且导电界面层2128是使用CMOS工艺形成的。附加电介质层2124用作沟槽电容器2120中的电容电介质层，如图22中的电容器符号所示。通过与导电界面层2128电耦合的电极2130和与第一电容器导体1714和第二电容器导体1718电耦合的一个或多个附加电极(未示出)来实现与第一电容器导体1714和第二电容器导体1718的电界面。
图23是沟槽电容器2320的俯视平面图，而图24是沿图23的线24A-24A截取的沟槽电容器2320的截面视图。沟槽电容器2320是沟槽电容器1820的实施例，其中与电介质层的电界面是未使用硅半导体结构1806实现的。沟槽电容器2320包括电极2322、2324和2326。电极2322和2324中的每一个电耦合到第一电容器导体1814，并且电极2326电耦合到第二电容器导体1818。因此，间隔物电介质层1816用作沟槽电容器2320中的电容电介质层，如图24中的电容器符号所示。
本文所披露的用于形成LDMOS晶体管的垂直栅极的方法和用于形成沟槽电容器的方法可以用于形成单个集成电路中的LDMOS晶体管栅极和沟槽电容器。例如，图25示意性地展示了集成电路2500，其中包括LDMOS晶体管2504、驱动器电路系统2560和沟槽电容器2506，这些器件分别布置在硅半导体结构2508中。LDMOS晶体管2502例如是LDMOS晶体管300、LDMOS晶体管500、LDMOS晶体管600、LDMOS晶体管800或LDMOS晶体管900之一。驱动器电路系统2504被配置为生成栅极控制信号2510以驱动LDMOS晶体管2502的栅极，且驱动器电路系统2504由电源轨2512供电。沟槽电容器2506跨电源轨2512电耦合以提供电源轨2512上的去耦。沟槽电容器2506例如是沟槽电容器1720、沟槽电容器1820、沟槽电容器1920、沟槽电容器2120或沟槽电容器2320之一。
特征组合
在不脱离本发明范围的情况下，上述特征可以以各种方式组合。以下示例展示了一些可能的组合：
(A1)一种横向双扩散金属氧化物半导体(LDMOS)晶体管可以包括硅半导体结构和垂直栅极。该垂直栅极可以包括：(1)第一栅极导体和第二栅极导体，各自在厚度方向上从该硅半导体结构的第一外表面延伸到该硅半导体结构中，(2)第一隔离电介质层，该第一隔离电介质层在该垂直栅极内将该第一栅极导体与该第二栅极导体隔离，以及(3)栅极电介质层，该栅极电介质层将该第一栅极导体和该第二栅极导体中的每一个与该硅半导体结构隔离。
(A2)在表示为(A1)的LDMOS晶体管中，该第一隔离电介质层可以在该厚度方向和横向方向中的每一个上将该第一栅极导体与该第二栅极导体隔离，该横向方向与该厚度方向正交。
(A3)在表示为(A1)和(A2)的LDMOS晶体管中的任何一个中，该第一栅极导体可以在横向方向上与该LDMOS晶体管的漏极区相邻。
(A4)在表示为(A1)到(A3)的LDMOS晶体管中的任何一个中，该第二栅极导体可以在横向方向上与该LDMOS晶体管的源极区相邻。
(A5)在表示为(A1)至(A4)的LDMOS晶体管中的任何一个中，一种硅半导体结构可以包括：(1)基极层，(2)n型层，该n型层在厚度方向上布置在基极层上方，(3)p本体区，该p本体区布置在该n型层中，(4)源极n+区，该源极n+区布置在该p本体区中，以及(5)漏极n+区，该漏极n+区布置在该n型层中。该第一栅极导体和该第二栅极导体中的每一个可以在横向方向上布置在源极n+区与漏极n+区之间。
(A6)表示为(A5)的LDMOS晶体管可以进一步包括：(1)源极电极，该源极电极电耦合到源极n+区，(2)漏极电极，该漏极电极电耦合到漏极n+区，以及(3)第一栅极电极，该第一栅极电极电耦合到第一栅极导体。
(A7)在表示为(A6)的LDMOS晶体管中，该第一栅极电极可以另外电耦合到该第二栅极导体。
(A8)表示为(A6)的LDMOS晶体管可以进一步包括电耦合到该第二栅极导体的第二栅极电极。
(A9)在表示为(A5)至(A8)的LDMOS晶体管中的任何一个中，该基极层可以选自由硅衬底中的n型高压阱、p型硅衬底和n型外延层组成的组。
(A10)表示为(A5)至(A9)的LDMOS晶体管中的任何一个可以进一步包括在厚度方向上布置在垂直栅极下方的p型降低表面场效应(RESURF)层。
(A11)在表示为(A1)至(A10)的LDMOS晶体管中的任何一个中，该垂直栅极可以进一步包括：(1)第三栅极导体和(2)第二隔离电介质层，该第二隔离电介质层在垂直栅极内将第一栅极导体与第三栅极导体隔离。
(A12)在表示为(A11)的LDMOS晶体管中，该第二隔离电介质层可以在该厚度方向上将该第一栅极导体与该第三栅极导体隔离。
(A13)在表示为(A11)和(A12)的LDMOS晶体管中的任何一个中，该栅极电介质层可以进一步将该第三栅极导体与该硅半导体结构隔离。
(A14)在表示为(A11)到(A13)的LDMOS晶体管中的任何一个中，该第一栅极导体可以在横向方向上与该LDMOS晶体管的漏极区相邻，该第二栅极导体可以在横向方向上与该LDMOS晶体管的源极区相邻，并且该第三栅极导体可以在厚度方向上与该LDMOS晶体管的阱区相邻。
(A15)在表示为(A1)至(A14)的LDMOS晶体管中的任何一个中，该栅极电介质层可以包括至少三个电介质区段，该至少三个电介质区段中的每一个将栅极导体与硅半导体结构隔开相应的隔离距离，该相应的隔离距离中的每一个与该相应的隔离距离中的其他每一个各不相同。
(A16)在表示为(A1)至(A15)的LDMOS晶体管中的任何一个中，该第一隔离电介质层可以由二氧化硅形成。
(A17)在表示为(A1)至(A15)的LDMOS晶体管中的任何一个中，该第一隔离电介质层可以由一种或多种高K电介质材料形成。
(A18)在表示为(A17)的LDMOS晶体管中，该一种或多种高K电介质材料可以包括HfO2、TiO2、ZrO2和HfAlOx中的至少一种。
(B1)一种集成电路可以包括：(1)表示为(A1)到(A18)的LDMOS晶体管中的任何一个，以及(2)沟槽电容器，该沟槽电容器包括：(i)第一电容器导体和第二电容器导体，各自在该厚度方向上从该硅半导体结构的该第一外表面延伸到该硅半导体结构中，以及(ii)电容器电介质层，该电容器电介质层将该第一电容器导体和该第二电容器导体中的每一个与该硅半导体结构隔离。
(B2)表示为(B1)的集成电路可以进一步包括：在该垂直栅极内将该第一栅极导体与该第二栅极导体隔离的间隔物电介质层。
(B3)在表示为(B1)和(B2)的集成电路中的任何一个中，该第二电容器导体可以布置在第一电容器导体内，如在横向方向和厚度方向上延伸的平面中以截面方式观察沟槽电容器时所见，该横向方向与该厚度方向正交。
(B4)在表示为(B1)至(B3)的集成电路中的任何一个中，该第一电容器导体可以具有U形，如在厚度方向和横向方向上延伸的平面中以截面方式观察沟槽电容器时所见。
(B5)表示为(B1)至(B4)的集成电路中的任何一个可以进一步包括：(1)附加电介质层，该附加电介质层在厚度方向上布置在第一电容器导体和第二电容器导体中的每一个上，以及(2)导电界面层，该导电界面层在厚度方向上布置在附加电介质层上。
(B6)表示为(B1)至(B5)的集成电路中的任何一个可以进一步包括：驱动器电路系统，该驱动器电路系统被配置为驱动该LDMOS晶体管的垂直栅极，其中，(1)该驱动器电路系统由第一电源轨供电，并且(2)该沟槽电容器跨该第一电源轨电耦合。
(C1)一种用于形成横向双扩散金属氧化物半导体(LDMOS)晶体管的垂直栅极的方法可以包括以下步骤：(1)在硅半导体结构的沟槽中形成沟槽电介质层；(2)用第一导电材料填充该沟槽；(3)从该沟槽中去除该第一导电材料的一部分；(4)在从该沟槽中去除该第一导电材料的一部分的步骤之后，去除该沟槽电介质层的处于该沟槽的第一区域中的一部分；(5)在该沟槽中的该第一导电材料上布置第一隔离电介质层；(6)在该沟槽的该第一区域中形成栅极电介质层的源极部分；以及(7)用第二导电材料填充该沟槽中不包含该第一导电材料的一部分。
(C2)表示为(C1)的方法可以进一步包括在用该第一导电材料填充该沟槽之前：(1)用第三导电材料填充该沟槽；(2)从该沟槽中去除该第三导电材料的一部分；以及(3)在从该沟槽中去除该第三导电材料的一部分的步骤之后，在该第三导电材料上布置第二隔离电介质层。
(C3)在表示为(C1)和(C2)的方法中的任何一种中，从该沟槽中去除该第一导电材料的一部分的步骤可以包括：(1)使用掩模材料对该第一导电材料进行图案化，以及(2)刻蚀第一导电材料的未被掩模材料覆盖的表面。
(C4)在表示为(C1)至(C3)的方法中的任何一种中，在该沟槽中的第一导电材料上布置该第一隔离电介质层的步骤可以包括：(1)在该沟槽中布置电介质材料，以及(2)从该沟槽的侧壁去除无关的电介质材料。
(C5)表示为(C1)至(C4)的方法中的任何一种可以进一步包括，用该第二导电材料填充该沟槽中不包含该第一导电材料的一部分的步骤之后，(1)在该第一导电材料和该第二导电材料中的每一个上布置硅化物层，以及(2)在该硅化物层上布置第一栅极电极，使得该第一栅极电极电耦合到该第一导电材料和该第二导电材料中的每一个。
(C6)表示为(C1)至(C4)的方法中的任何一种可以进一步包括，用该第二导电材料填充该沟槽中不包含该第一导电材料的一部分的步骤之后，(1)分别在该第一导电材料和该第二导电材料中的每一个上布置第一硅化物层和第二硅化物层，以及(2)在该第一硅化物层和该第二硅化物层上分别布置第一栅极电极和第二栅极电极，使得该第一栅极电极电耦合到该第一导电材料，并且该第二栅极电极电耦合到该第二导电材料。
(D1)一种用于形成集成电路的方法可以包括：(1)根据表示为(C1)至(C6)的方法中的任一种形成LDMOS晶体管的垂直栅极，以及(2)执行至少以下步骤以形成沟槽电容器：(i)在该硅半导体结构的第二沟槽中形成电容器电介质层，(ii)用第三导电材料填充该第二沟槽，(iii)从该第二沟槽中去除该第三导电材料的一部分，以及(iv)用第四导电材料填充该第二沟槽中不包含该第三导电材料的一部分。
(D2)表示为(D1)的方法可以进一步包括：在去除第三导电材料的一部分的步骤之后但在用第四导电材料填充第二沟槽的步骤之前，在该第二沟槽中的第三导电材料上布置间隔物电介质层。
在不脱离本发明范围的情况下，可以对上述器件、方法和系统进行改变。例如，上文讨论的n沟道LDMOS晶体管可以被修改为p沟道LDMOS晶体管。因此，应注意的是，包含在以上说明书中并且在附图中示出的主题应当被解释为说明性的而非限制性意义。以下权利要求旨在涵盖本文中所描述的一般特征和特定特征，以及本器件、方法和系统范围的所有陈述在语言上可以被说成落在其间。

Claims (20)

1.一种横向双扩散金属氧化物半导体(LDMOS)晶体管，包括：
硅半导体结构；以及
垂直栅极，该垂直栅极包括：
第一栅极导体和第二栅极导体，各自在厚度方向上从该硅半导体结构的第一外表面延伸到该硅半导体结构中，
第一隔离电介质层，该第一隔离电介质层在该垂直栅极内将该第一栅极导体与该第二栅极导体隔离，以及
栅极电介质层，该栅极电介质层将该第一栅极导体和该第二栅极导体中的每一个与该硅半导体结构隔离。
2.如权利要求1所述的LDMOS晶体管，其中，该第一隔离电介质层在该厚度方向和横向方向中的每一个上将该第一栅极导体与该第二栅极导体隔离，该横向方向与该厚度方向正交。
3.如权利要求1所述的LDMOS晶体管，其中，该第一栅极导体在横向方向上与该LDMOS晶体管的漏极区相邻，该横向方向与该厚度方向正交。
4.如权利要求3所述的LDMOS晶体管，其中，该第二栅极导体在该横向方向上与该LDMOS晶体管的源极区相邻。
5.如权利要求1所述的LDMOS晶体管，其中：
该硅半导体结构包括：
基极层，
n型层，该n型层在厚度方向上布置在该基极层上方，
p本体区，该p本体区布置在该n型层中，
源极n+区，该源极n+区布置在该p本体区中，以及
漏极n+区，该漏极n+区布置在该n型层中；并且
该第一栅极导体和该第二栅极导体中的每一个在与该厚度方向正交的横向方向上布置在该源极n+区与该漏极n+区之间。
6.如权利要求5所述的LDMOS晶体管，进一步包括：
源极电极，该源极电极电耦合到该源极n+区；
漏极电极，该漏极电极电耦合到该漏极n+区；以及
第一栅极电极，该第一栅极电极电耦合到该第一栅极导体。
7.如权利要求6所述的LDMOS晶体管，其中，该第一栅极电极还电耦合到该第二栅极导体。
8.如权利要求6所述的LDMOS晶体管，进一步包括第二栅极电极，该第二栅极电极电耦合到该第二栅极导体。
9.如权利要求5所述的LDMOS晶体管，进一步包括p型降低表面场效应(RESURF)层，该p型降低表面场效应层在该厚度方向上布置在该垂直栅极下方。
10.如权利要求1所述的LDMOS晶体管，其中，该垂直栅极进一步包括：
第三栅极导体；以及
第二隔离电介质层，该第二隔离电介质层在该垂直栅极内将该第一栅极导体与该第三栅极导体隔离。
11.如权利要求10所述的LDMOS晶体管，其中，该第二隔离电介质层在该厚度方向上将该第一栅极导体与该第三栅极导体隔离。
12.如权利要求10所述的LDMOS晶体管，其中，该栅极电介质层进一步将该第三栅极导体与该硅半导体结构隔离。
13.如权利要求10所述的LDMOS晶体管，其中：
该第一栅极导体在横向方向上与该LDMOS晶体管的漏极区相邻，该横向方向与该厚度方向正交；
该第二栅极导体在该横向方向上与该LDMOS晶体管的源极区相邻；并且
该第三栅极导体在该厚度方向上与该LDMOS晶体管的阱区相邻。
14.如权利要求1所述的LDMOS晶体管，其中，该栅极电介质层包括至少三个电介质区段，该至少三个电介质区段中的每一个将该栅极导体与该硅半导体结构隔开相应的隔离距离，该相应的隔离距离中的每一个与该相应的隔离距离中的其他每一个各不相同。
15.一种集成电路，包括：
如权利要求1所述的LDMOS晶体管；以及
沟槽电容器，该沟槽电容器包括：
第一电容器导体和第二电容器导体，各自在该厚度方向上从该硅半导体结构的第一外表面延伸到该硅半导体结构中，以及
电容器电介质层，该电容器电介质层将该第一电容器导体和该第二电容器导体中的每一个与该硅半导体结构隔离。
16.如权利要求15所述的集成电路，进一步包括间隔物电介质层，该间隔物电介质层在该垂直栅极内将该第一栅极导体与该第二栅极导体隔离。
17.如权利要求15所述的集成电路，进一步包括驱动器电路系统，该驱动器电路系统被配置为驱动该LDMOS晶体管的垂直栅极，其中：
该驱动器电路系统由第一电源轨供电；并且
该沟槽电容器跨该第一电源轨电耦合。
18.一种用于形成横向双扩散金属氧化物半导体(LDMOS)晶体管的垂直栅极的方法，该方法包括以下步骤：
在硅半导体结构的沟槽中形成沟槽电介质层；
用第一导电材料填充该沟槽；
从该沟槽中去除该第一导电材料的一部分；
在从该沟槽中去除该第一导电材料的一部分的步骤之后，去除该沟槽电介质层的处于该沟槽的第一区域中的一部分；
在该沟槽中的该第一导电材料上布置第一隔离电介质层；
在该沟槽的该第一区域中形成栅极电介质层的源极部分；以及
用第二导电材料填充该沟槽中不包含该第一导电材料的一部分。
19.如权利要求18所述的方法，进一步包括，在用该第一导电材料填充该沟槽之前：
用第三导电材料填充该沟槽；
从该沟槽中去除该第三导电材料的一部分；以及
在从该沟槽中去除该第三导电材料的一部分的步骤之后，在该第三导电材料上布置第二隔离电介质层。
20.一种用于形成集成电路的方法，包括以下步骤：
根据权利要求18所述的方法形成LDMOS晶体管的垂直栅极；以及
执行至少以下步骤以形成沟槽电容器：
在该硅半导体结构的第二沟槽中形成电容器电介质层；
用第三导电材料填充该第二沟槽；
从该第二沟槽中去除该第三导电材料的一部分；以及
用第四导电材料填充该第二沟槽中不包含该第三导电材料的一部分。
CN201980037906.1A 2018-06-05 2019-06-04 双栅极导体晶体管及相关方法 Active CN112236864B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/000,719 US10622452B2 (en) 2018-06-05 2018-06-05 Transistors with dual gate conductors, and associated methods
US16/000,719 2018-06-05
PCT/US2019/035439 WO2019236612A1 (en) 2018-06-05 2019-06-04 Transistors with dual gate conductors, and associated methods

Publications (2)

Publication Number Publication Date
CN112236864A true CN112236864A (zh) 2021-01-15
CN112236864B CN112236864B (zh) 2023-01-10

Family

ID=68694356

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980037906.1A Active CN112236864B (zh) 2018-06-05 2019-06-04 双栅极导体晶体管及相关方法

Country Status (4)

Country Link
US (2) US10622452B2 (zh)
CN (1) CN112236864B (zh)
DE (1) DE112019002870T5 (zh)
WO (1) WO2019236612A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114975601A (zh) * 2022-07-28 2022-08-30 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018113282A1 (de) * 2017-06-05 2018-12-06 Maxim Integrated Products, Inc. Ldmos-transistoren einschliesslich vertikaler gates mit mehreren dielektrischen abschnitten und assoziierte verfahren
CN116759455A (zh) * 2018-05-25 2023-09-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件和其制造方法
US11621345B2 (en) * 2018-08-14 2023-04-04 Pawan Tyagi Systems and methods of fabricating gate electrode on trenched bottom electrode based molecular spintronics device
US10707345B2 (en) 2018-09-13 2020-07-07 Silanna Asia Pte Ltd Laterally diffused MOSFET with low Rsp*Qg product
US10937872B1 (en) * 2019-08-07 2021-03-02 Vanguard International Semiconductor Corporation Semiconductor structures
CN112234094B (zh) 2020-09-29 2022-07-29 矽力杰半导体技术(杭州)有限公司 金属氧化物半导体器件及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774556A (en) * 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
CN101410987A (zh) * 2006-03-28 2009-04-15 Nxp股份有限公司 用于集成电路的功率半导体器件结构及其制造方法
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
CN103782390A (zh) * 2011-08-11 2014-05-07 沃特拉半导体公司 垂直栅极射频横向扩散金氧半场效晶体管(ldmos)装置
US20150045071A1 (en) * 2006-06-22 2015-02-12 Tp Lab Inc. Apparatus and method for automatically refreshing a display of a telephone
CN105702732A (zh) * 2014-12-12 2016-06-22 万国半导体股份有限公司 带有保护屏蔽氧化物的分裂栅沟槽功率mosfet
CN107452800A (zh) * 2016-05-24 2017-12-08 马克西姆综合产品公司 Ldmos晶体管及相关系统和方法
CN107799587A (zh) * 2017-10-20 2018-03-13 电子科技大学 一种逆阻型igbt及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4989055A (en) * 1989-06-15 1991-01-29 Texas Instruments Incorporated Dynamic random access memory cell
US6437385B1 (en) * 2000-06-29 2002-08-20 International Business Machines Corporation Integrated circuit capacitor
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6531895B1 (en) * 2002-02-08 2003-03-11 Delphi Technologies, Inc. Isolated gate drive circuit having a switched input capacitor
US6830984B2 (en) * 2002-02-15 2004-12-14 Lsi Logic Corporation Thick traces from multiple damascene layers
US7183142B2 (en) * 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7288805B2 (en) * 2005-02-24 2007-10-30 International Business Machines Corporation Double gate isolation
TWI319886B (en) * 2006-12-19 2010-01-21 De-coupling capacitor circuit
US7737501B2 (en) * 2007-07-11 2010-06-15 International Business Machines Corporation FinFET SRAM with asymmetric gate and method of manufacture thereof
CN106033777A (zh) 2015-03-20 2016-10-19 中芯国际集成电路制造(上海)有限公司 Ldmos器件及其形成方法
US9502251B1 (en) * 2015-09-29 2016-11-22 Monolithic Power Systems, Inc. Method for fabricating low-cost isolated resurf LDMOS and associated BCD manufacturing process
US10276651B2 (en) * 2017-09-01 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Low warpage high density trench capacitor

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774556A (en) * 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
CN101410987A (zh) * 2006-03-28 2009-04-15 Nxp股份有限公司 用于集成电路的功率半导体器件结构及其制造方法
US20150045071A1 (en) * 2006-06-22 2015-02-12 Tp Lab Inc. Apparatus and method for automatically refreshing a display of a telephone
CN103782390A (zh) * 2011-08-11 2014-05-07 沃特拉半导体公司 垂直栅极射频横向扩散金氧半场效晶体管(ldmos)装置
CN105702732A (zh) * 2014-12-12 2016-06-22 万国半导体股份有限公司 带有保护屏蔽氧化物的分裂栅沟槽功率mosfet
CN107452800A (zh) * 2016-05-24 2017-12-08 马克西姆综合产品公司 Ldmos晶体管及相关系统和方法
CN107799587A (zh) * 2017-10-20 2018-03-13 电子科技大学 一种逆阻型igbt及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114975601A (zh) * 2022-07-28 2022-08-30 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Also Published As

Publication number Publication date
US20190371902A1 (en) 2019-12-05
WO2019236612A1 (en) 2019-12-12
US20200243659A1 (en) 2020-07-30
US10622452B2 (en) 2020-04-14
DE112019002870T5 (de) 2021-02-18
CN112236864B (zh) 2023-01-10

Similar Documents

Publication Publication Date Title
CN112236864B (zh) 双栅极导体晶体管及相关方法
CN107452800B (zh) Ldmos晶体管及相关系统和方法
US10229993B2 (en) LDMOS transistors including resurf layers and stepped-gates, and associated systems and methods
CN110176454B (zh) 多晶体管器件
US10147801B2 (en) Transistor with buried P+ and source contact
US11830932B2 (en) Laterally diffused metal oxide semiconductor structure and method for manufacturing the same
CN102623500A (zh) 具有降低的导通电阻的沟槽型功率 mosfet
US11742206B2 (en) Laterally diffused metal oxide semiconductor device and method for manufacturing the same
US11705485B2 (en) LDMOS transistors with breakdown voltage clamps
US11699753B2 (en) LDMOS transistors including vertical gates with multiple dielectric sections, and associated methods
KR101925668B1 (ko) 개선된 게이트 전하를 갖는 전력 반도체 트랜지스터
US20210376144A1 (en) Laterally diffused metal oxide semiconductor device and method for manufacturing the same
US10573744B1 (en) Self-aligned, dual-gate LDMOS transistors and associated methods
KR20090107024A (ko) Ｐｎ접합 및 모스 커패시터 하이브리드 리설프 트랜지스터

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant