CN102623500A - 具有降低的导通电阻的沟槽型功率 mosfet - Google Patents

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Abstract

本发明涉及具有降低的导通电阻的沟槽型功率MOSFET，具体来说，本发明提供了一种半导体器件，包括：漂移区；阱区，在漂移区上方延伸；有源沟槽，包括侧壁和底部，该有源沟槽延伸穿过阱区并进入漂移区，并且其侧壁和底部的至少部分内衬有电介质材料。器件进一步包括设置于有源沟槽内并通过电介质材料与有源沟槽的侧壁分离的屏蔽；栅极，设置于有源沟槽内第一屏蔽的上方并通过电极间电介质材料与第一屏蔽分离；以及源极区，形成于与有源沟槽相邻的阱区内。栅极通过电介质材料与有源沟槽的侧壁分离。屏蔽和栅极由具有不同功函数的材料制成。

Description

具有降低的导通电阻的沟槽型功率 MOSFET
相关申请的交叉参考
本申请要求于2011年1月20日提交的美国临时申请第61/434,712号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及半导体功率器件技术，更具体地，涉及改进的沟槽型垂直MOSFET器件及用于形成这种器件的制造过程。
背景技术
半导体封装在现有技术中是众所周知的。这些封装有时可包括一个或多个半导体器件，诸如集成电路(IC)器件、管芯或芯片。IC器件可以包括在由半导体材料制成的衬底上制造的电子电路。这些电路通过使用许多已知的半导体处理技术(诸如沉积、蚀刻微影(etching photolithography)、退火、掺杂和扩散)来制成。硅晶片通常用作使这些IC器件形成于其上的衬底。
半导体器件的示例是金属氧化物硅场效应晶体管(MOSFET)器件，其用于包括电源、自动电子装置、计算机和光盘驱动的多个电子设备中。MOSFET器件可以用于诸如将电源连接至具有负载的特定电子装置的开关的各种应用产品中。MOSFET器件可以形成在被蚀刻于衬底中的沟槽中或被蚀刻于衬底上所沉积的外延层上的沟槽中。
MOSFET器件通过将合适的阈值电压施加至MOSFET器件的栅极电极进行操作，该电压使器件导通并形成连接MOSFET的源极和漏极的沟道以允许电流流动。一旦MOSFET器件被导通，电流和电压之间的关系就呈近似线性，这意味着该器件如同电阻器。当MOSFET器件被截止(即，处于截止状态)时，电压阻断能力受击穿电压的限制。在高功率应用中，期望具有高的击穿电压，例如，600V以上，同时仍能保持低导通状态特定电阻Rsp。
达到有用操作(即，防止在零施加栅极电压处具有沟道积累)的范围内的阈值电压所采用的技术可以降低导通状态特定电阻。因此，所需要的是一种在仍能达到在有用操作的范围内的阈值电压的同时使导通状态特定电阻降低的成本节约方法。
发明内容
实施方式提供了一种具有降低的导通状态特定电阻的加固(rugged)沟槽型功率MOSFET。沟槽型功率MOSFET具有包括屏蔽、栅极和电极间电介质的有源沟槽。屏蔽和栅极通过电极间电介质而分离。屏蔽和栅极由具有不同功函数的材料制成。
在一个实施方式中，半导体器件包括：第一导电类型的漂移区；阱区，在漂移区上方延伸并具有与第一导电类型相反的第二导电类型；包括侧壁和底部的有源沟槽，该有源沟槽延伸穿过阱区并进入漂移区，并且其侧壁和底部的至少部分内衬有电介质材料。该器件还包括：第一屏蔽，设置在有源沟槽内并通过电介质材料与有源沟槽的侧壁分离；栅极，设置在有源沟槽内第一屏蔽的上方并且通过电极间电介质材料与第一屏蔽分离；以及具有第一导电类型的源极区，形成在与有源沟槽相邻的阱区中。栅极通过电介质材料与有源沟槽的侧壁分离。第一屏蔽和栅极由具有不同功函数的材料制成。
在另一实施方式中，第一屏蔽包括N型多晶硅，并且栅极包括P型多晶硅。漂移区可以为外延生长的P型材料。第一屏蔽中的N型多晶硅材料可以沿着与漂移区相邻的沟槽提供积累层。
在另一实施方式中，第一屏蔽包括N型多晶硅并且栅极包括金属。
在另一实施方式中，第一屏蔽包括P型多晶硅，并且栅极包括N型多晶硅。漂移区可以为外延生长的N型材料。第一屏蔽中的P型多晶硅材料可以沿着与漂移区相邻的沟槽提供积累层。
在另一实施方式中，漂移区形成在衬底的上方，并且有源沟槽延伸入衬底中。
在另一实施方式中，第一导电类型为p型。
在另一实施方式中，电极间电介质材料具有比电介质材料大的厚度。
在另一实施方式中，电极间电介质材料与电介质材料的材料相同。
在另一实施方式中，有源沟槽内的第一屏蔽被配置为电偏置至期望电势。
在另一实施方式中，第一屏蔽和源极区被配置为电耦接至基本相同的电势。
在另一实施方式中，第一屏蔽和栅极被配置为电耦接至基本相同的电势。
在另一实施方式中，第一屏蔽包括N型多晶硅并且栅极包括P型多晶硅。有源沟槽进一步包括第二屏蔽，并且第二屏蔽包括设置在第一屏蔽下方的N型多晶硅材料。第一屏蔽和第二屏蔽的厚度可以改变。第一屏蔽和第二屏蔽的宽度可以改变。第一屏蔽和第二屏蔽还可被配置为独立地偏置。
在另一实施方式中，第一屏蔽包括N型多晶硅并且栅极包括P型多晶硅。有源沟槽进一步包括设置在第一屏蔽下方的多个第二屏蔽，多个第二屏蔽堆叠在第一屏蔽的下方。多个第二屏蔽均可以为N型多晶硅材料。
在另一实施方式中，有源沟槽内的屏蔽形成被配置为电偏置至期望电势的次栅极电极。栅极和次栅极电极可以被配置为独立地电偏置。次栅极电极还可被配置为偏置在近似于半导体器件的阈值电压的恒定电势。次栅极电极可以被配置为偏置在比施加至源极区的电势大的电势处。次栅极电极可以被配置为在切换事件发生之前耦接至近似于半导体器件的阈值电压的电势。有源沟槽可进一步包括设置在次栅极电极下方的第三导电层，第三导电层通过电介质材料与次栅极电极和沟槽侧壁及底部相分离。第三导电层形成被配置为电偏置至期望电势的屏蔽电极。
在另一实施方式中，半导体器件包括：由外延生长的p型导电材料制成的漂移区；阱区，在漂移区上方延伸并具有n型半导体材料；有源沟槽，包括侧壁和底部。有源沟槽延伸穿过阱区并进入漂移区。有源沟槽的侧壁和底部的至少部分内衬有电介质材料。半导体器件进一步包括：第一屏蔽，设置在有源沟槽内并通过电介质材料与有源沟槽的侧壁分离；栅极，设置在有源沟槽内第一屏蔽的上方并通过电极间电介质材料与有源沟槽分离；以及源极区，形成在与有源沟槽相邻的阱区中并具有n型导电材料。第一屏蔽包括N型多晶硅材料。栅极通过电介质材料与有源沟槽的侧壁分离。栅极包括不同于第一屏蔽材料的材料。
在另一实施方式中，漂移区形成在衬底的上方并且有源沟槽延伸入衬底中。
在另一实施方式中，栅极包括P型多晶硅材料。
在另一实施方式中，栅极包括金属材料。
在另一实施方式中，第一屏蔽中的N型多晶硅材料沿着与漂移区相邻的沟槽提供积累层。
在另一实施方式中，电极间电介质材料具有比电介质材料大的厚度。
在另一实施方式中，电极间电介质材料与电介质材料的材料相同。
在另一实施方式中，一种用于形成半导体器件的方法包括：形成第一导电类型的漂移区；形成在漂移区上方延伸的阱区，阱区具有与第一导电类型相反的第二导电类型。该方法还包括形成延伸穿过阱区并进入漂移区中的有源沟槽，该有源沟槽包括侧壁和底部。该方法进一步包括向有源沟槽的侧壁和底部的部分内衬电介质材料；在有源沟槽内形成包括N型多晶硅材料并通过电介质材料与有源沟槽的侧壁分离的屏蔽；在有源沟槽内屏蔽的上方形成电极间电介质材料；在有源沟槽内屏蔽的上方形成栅极，该栅极通过电极间电介质材料与屏蔽分离；以及在与有源沟槽相邻的阱区中形成源极区。栅极通过电介质材料与有源沟槽的侧壁分离。栅极包括不同于屏蔽材料的材料。源极区为第一导电类型。
在另一实施方式中，该方法进一步包括在衬底的上方形成漂移区并形成延伸入衬底中的有源沟槽。
在另一实施方式中，形成栅极的方法包括在有源沟槽中形成P型多晶硅材料。
在另一实施方式中，形成栅极的方法包括在有源沟槽中形成金属材料。
在另一实施方式中，形成漂移区的方法进一步包括外延生长p型材料。
在另一实施方式中，形成电极间电介质材料的方法进一步包括将电极间电介质材料沉积为厚度大于电介质材料的厚度。
在另一实施方式中，形成电极间电介质材料的方法进一步包括将电极间电介质材料沉积为厚度与电介质材料的厚度相同。
在另一实施方式中，形成电极间电介质材料的方法进一步包括形成比电介质材料薄的电极间电介质材料。
在另一实施方式中，形成电极间电介质材料的方法进一步包括利用氧化。
在另一实施方式中，形成电极间电介质材料的方法进一步包括利用氧化和沉积。
从以下给出的详细描述中，本发明的另外可应用范围将变得显而易见。应当理解的是，尽管详细描述和具体示例示出了各个实施方式，但这些详细描述和具体示例仅用于示意性目的，而并不意指必要地限制本发明的范围。
附图说明
可通过参考下文所给出的附图和说明书的剩余部分来实现对本发明的性质和优点的进一步理解。附图结合于本发明的详细描述部分中。
图1是具有设置在沟槽中的由p型多晶硅材料制成的栅极和屏蔽的P沟道沟槽型器件的截面图。
图2A是具有p型多晶硅栅极和在沟槽中设置于栅极下方的n型多晶硅屏蔽的P沟道沟槽型器件的截面图，其中，沟槽延伸至衬底。
图2B是具有p型多晶硅栅极和在沟槽中设置于栅极下方的n型多晶硅屏蔽的P沟道沟槽型器件的截面图，其中，沟槽延伸到漂移区中。
图2C是具有在沟槽中设置在栅极下方的屏蔽的P沟道沟槽型器件的截面图，其中，屏蔽由具有第一功函数的材料制成，栅极由具有第二功函数的材料制成。
图2D是具有金属栅极和在沟槽中设置在栅极下方的n型多晶硅屏蔽的P沟道沟槽型器件的截面图。
图2E是具有p型多晶硅栅极和在沟槽中设置在栅极下方的数个n型多晶硅屏蔽的P沟道沟槽型器件的截面图。
图3A和图3B分别示出了图1和图2中所示的P沟道沟槽型器件的掺杂分布(profile)。
图4A至图4C是用于图2A中所示的P沟道沟槽型器件的示例性沟槽终端结构的截面图。
图5是示出了用于形成P沟道沟槽型MOSFET的方法的流程图，该P沟道沟槽型MOSFET具有p型多晶硅栅极和在沟槽中设置在栅极下方的n型多晶硅屏蔽。
具体实施方式
在以下描述中，出于说明的目的，阐述了特定细节以提供对本发明的透彻理解。然而，显而易见的是，可以在没有这些特定细节的情况下实现本发明。
实施方式允许制造具有降低的导通电阻的沟槽型功率MOSFET。实施方式还提供了通过在栅极和屏蔽多晶硅之间形成较厚的电介质层而被加固的沟槽型功率MOSFET器件，从而使得该器件的栅极对于最大额定电压更加耐受。
在实施方式中，P-沟道沟槽电荷平衡MOSFET包括沟槽、至少一个屏蔽多晶硅区以及至少一个栅极区。屏蔽多晶硅区中位于靠近MOSFET的P外延(P epi)部分的至少一个屏蔽多晶硅区掺杂有N型材料。另外地，至少一个栅极区包括P型掺杂多晶硅。可替换地，至少一个栅极区包括金属。
在实施方式中，半导体器件包括：第一导电类型的漂移区；在该漂移区上方延伸并具有与第一导电类型相反的第二导电类型的阱区；包括侧壁和底部的有源沟槽。该有源沟槽延伸穿过阱区并进入漂移区，并且其侧壁和底部的至少部分内衬有电介质材料。该器件进一步包括：设置于有源沟槽内并且通过电介质材料与有源沟槽的侧壁分离的第一屏蔽；在有源沟槽内设置于第一屏蔽上方并且通过电极间电介质材料与第一屏蔽分离的栅极；以及形成在与有源沟槽相邻的阱区中的具有第一导电类型的源极区。该栅极通过电介质材料而与有源沟槽的侧壁分离。第一屏蔽和栅极由具有不同功函数的材料制成。在变型例中，第一屏蔽包括N型多晶硅，栅极包含P型多晶硅。漂移区可以是外延生长的P型材料。第一屏蔽中的N型多晶硅材料可以沿着与漂移区相邻的沟槽提供积累层。在另一变型例中，第一屏蔽包含N型多晶硅，栅极包含金属。在又一变型例中，第一屏蔽包含P型多晶硅，栅极包含N型多晶硅。漂移区可以是外延生长的N型材料。第一屏蔽中的P型多晶硅材料可以沿着与漂移区相邻的沟槽提供积累层。下面将参考附图来说明这些实施方式和变型例的细节。
图1是P沟道沟槽型器件100的图示，该器件包括栅极以及置于沟槽内部的屏蔽，其中，栅极和屏蔽都由p型多晶硅材料制成。沟槽型器件100包括：衬底102、漂移区105、阱区108、有源沟槽115、电介质材料120、屏蔽125、栅极135、源极区140以及金属层145。电介质材料120内衬沟槽115的侧壁和底部，并且将屏蔽125与栅极135分离。屏蔽125和栅极135都由相同的P型多晶硅材料制成。P沟道器件100使用P型多晶硅来提供合适的功函数，从而达到有用操作的范围内(即，防止在零施加栅极电压时具有沟道积累)的阈值电压。该屏蔽栅极P沟道沟槽型器件100(其使用屏蔽多晶硅以及具有相同掺杂类型多晶硅的栅极多晶硅)具有高的导通电阻。
图2A示出了具有p型多晶硅栅极和在沟槽中置于栅极下方的n型多晶硅屏蔽的P沟道沟槽型器件200A。P沟道沟槽型器件200A(其是电荷平衡结构)包括栅极多晶硅，其是P型掺杂的；以及屏蔽多晶硅，为屏蔽多晶硅掺杂相反极性(N型)。屏蔽区中的N掺杂多晶硅在邻近P epi区的区域中沿着沟槽提供积累层，从而在保持阈值电压要求的同时降低了器件结构的导通电阻。此外，其能够实现在栅极和屏蔽多晶硅之间形成厚的电极间电介质层，从而使器件的栅极对于最大额定电压更加耐受。使用较薄的栅极氧化物器件的超便携应用也使用较厚的电极间电介质层。
沟槽型器件200A包括衬底202、漂移区205、阱区208、有源沟槽215、电介质材料220、屏蔽225、电极间电介质230、栅极235、源极区240以及金属层245。漂移区205具有在衬底202上的轻掺杂P+层上方形成的外延(P型)层。阱区208具有在漂移区205上方形成的n型材料。在漂移区205上方延伸的阱区208具有与漂移区205的导电类型相反的导电类型。使用蚀刻技术在漂移区205的外延(p型)层中形成有源沟槽215。有源沟槽可以延伸穿过阱区208并进入漂移区205中。在一些实施方式中，有源沟槽可以延伸穿过漂移区而进入衬底中。电介质材料220内衬有源沟槽215的侧壁和底部。通过在沟槽的侧壁和底部上沉积或生长电介质材料，可以使沟槽的侧壁和底部内衬有电介质材料。在一个实施方式中，可以生长薄且共形外延(epi)层。在另一变型例中，可以根据沟槽深度改变厚度和掺杂浓度，从而改进漂移区205中的电荷平衡动作。屏蔽225形成在有源沟槽215内并且包含N型多晶硅材料，屏蔽通过电介质材料220而与有源沟槽215的侧壁和底部隔开。屏蔽225可以沿着与漂移区205相邻的有源沟槽215提供积累层。屏蔽225还可被配置为电偏置到期望电势。在有源沟槽215中屏蔽225的上方形成电极间电介质230。在一个实施方式中，电极间电介质材料230薄于电介质材料220。在该实施方式中，栅极235和屏蔽225之间的距离小于沟槽215侧壁和栅极235之间的距离、沟槽215侧壁和屏蔽230之间的距离、或沟槽215底部和屏蔽230之间的距离。在该变型例中，可以将电极间材料230沉积为电极间电介质材料所具有的厚度厚于电介质材料的厚度。在另一变型例中，可以将电极间材料230沉积为电极间电介质材料所具有的厚度基本上等于电介质材料220的厚度或与电介质材料220的厚度相同。
栅极235形成在有源沟槽215中屏蔽225的上方，并且通过电极间电介质材料230与屏蔽225分离。栅极235还被形成为通过电介质材料220与有源沟槽215的侧壁分离。栅极235可被形成为在有源沟槽215中包含P型多晶硅材料，或在另一变型例中，在有源沟槽215中包含金属材料，如参考图2B进一步描述的。在一些实施方式中，栅极235和屏蔽225电耦接至基本相同的电势。这可以通过将栅极235直接电连接至屏蔽225来实现。屏蔽225和栅极235可以具有变化的厚度和宽度。例如，屏蔽225可以薄于栅极235，或与之相反。此外，屏蔽225可以具有小于或大于栅极235的宽度。在一个实施方式中，栅极235宽于屏蔽225并且栅极235悬于屏蔽225的上方。
在与有源沟槽215相邻的阱区208中形成源极区240。源极区240可以具有p+导电类型。在一些实施方式中，源极区240和屏蔽225电耦接至基本相同的电势。这可以通过将源极区240直接电连接至屏蔽225来实现。
屏蔽225还可以连接至电源，从而形成被配置为电偏置到期望电势的次栅极电极。栅极235和次栅极电极还可被独立地电偏置。例如，该次栅极电极可以偏置在近似于半导体器件的阈值电压的恒定电势。在另一变型例中，次栅极电极可偏置在比施加至源极区240的电势大的电势。在又一变型例中，次栅极电极还可以在切换事件发生之前耦接至近似于半导体器件的阈值电压的电势。
金属层245可以沉积在该器件的顶部上方，并耦接至源极区240。连接至源极电极(未示出)的金属层245可以包括任何导电和/或半导电材料，例如以任何金属、硅化物、多晶硅或其组合为例。可以在衬底202的背部上形成漏极电极(未示出)。沟槽型器件200A可以进一步包括用于与栅极区235、源极区240和漏极区(未示出)接触的源极电极、漏极电极和栅极电极。可替换地，沟槽型器件200A可以包括电荷控制沟槽，该电荷控制沟槽延伸入漂移区205的深度比有源沟槽215深，并且有源沟槽215基本上填充有材料，从而允许降低的导通电阻。尽管将沟槽型器件200A示为包括p型多晶硅栅极235和n型多晶硅屏蔽225，其他可能配置也是可行的，如下面参照图2C所进一步描述的。
图2B示出了P沟道沟槽型器件200B，其中沟槽215不接触衬底202。包括衬底202、漂移区205、阱区208、有源沟槽215、电介质材料220、屏蔽225、电极间电介质230、栅极235、源极区240以及金属层245的沟槽型器件200B类似于沟槽型器件200A，除了沟槽型器件200B中的沟槽215仅延伸入漂移区205而未到达或接触衬底202之外。尽管沟槽型器件200B被示为包括p型多晶硅栅极235和n型多晶硅屏蔽225，但是其他可能配置也是可行的，如下面参照图2C进一步描述的。
图2C示出了P沟道沟槽型器件200C，其中屏蔽225由具有第一功函数(WF1)的材料制成，栅极235由具有第二功函数(WF2)的材料制成。包括衬底202、漂移区205、阱区208、有源沟槽215、电介质材料220、由具有第一功函数(WF1)材料制成的屏蔽225、电极间电介质230、由具有第二功函数(WF2)材料制成的栅极235、源极区240以及金属层245的沟槽型器件200C类似于沟槽型器件200A，除了根据功函数而非掺杂来广义描述屏蔽225和栅极材料235之外。沟槽型器件200A和200B均为沟槽型器件200C的特定实施方式。屏蔽225材料和栅极235材料分别具有WF1和WF2，而WF1和WF2是不相同的。在一个实施方式中，WF1大于WF2。在另一实施方式中，WF2大于WF1。
图2D示出了具有金属栅极以及在沟槽中设置于栅极下方的n型多晶硅屏蔽的P沟道沟槽型器件200D。包括衬底202、漂移区205、阱区208、有源沟槽215、电介质材料220、屏蔽225、电极间电介质230、金属栅极235、源极区240以及金属层245的沟槽型器件200D类似于沟槽型器件200A，除了沟槽型器件200D包括金属栅极，而沟槽型器件200A包括p型多晶硅栅极之外。
图2E示出了具有p型多晶硅栅极以及在沟槽中设置于栅极下方的数个n型多晶硅屏蔽的P沟道沟槽型器件200E。包括衬底202、漂移区205、阱区208、有源沟槽215、电介质材料220、数个屏蔽225A-225B、数个电极间电介质230A-230B、栅极235、源极区240以及金属层245的沟槽型器件200E类似于沟槽型器件200A，除了沟槽型器件200E包括数个屏蔽225A-225B以及数个电极间电介质230A-230B，而沟槽型器件200A包括单个屏蔽225和单个电极间电介质230之外。沟槽型器件200E包括形成在第一屏蔽225A上方的第二屏蔽225B。在该实施方式中，在有源沟槽215中在第二屏蔽225B之前形成第一屏蔽225A，使得第一屏蔽225A在第二屏蔽225B下方。第一屏蔽225A、第二屏蔽225B以及栅极235通过电极间电介质230A-230B分离。第一电极间电介质230A形成在第一屏蔽225A上方。然后，第二屏蔽225B形成在第一电极间电介质230A上方。第二电极间电介质230B层形成在第二屏蔽225B上方，并且栅极235形成在第二电极间电介质230B上方。在一个实施方式中，第一电极间电介质230A和第二电极间电介质230B可基本相似。在其他实施方式中，第一屏蔽225A和第二屏蔽225B具有变化的厚度和宽度。例如，第二屏蔽225B可以薄于第一屏蔽225A，或与之相反。此外，第二屏蔽225B可以具有小于或大于第一屏蔽225A的宽度。在一个实施方式中，第一屏蔽225A宽于第二屏蔽225B，并且第一屏蔽225A悬于第二屏蔽225B上方。第一屏蔽225A和第二屏蔽225B还都可以由N型多晶硅材料制成。第一屏蔽225A和第二屏蔽225B均可以连接至独立的电源，使得第一屏蔽225A和第二屏蔽225B可以被独立地偏置。
关于图2A至图2D，电介质材料220内衬沟槽215的侧壁和底部，并且将第一屏蔽225A、第二屏蔽225B和栅极235与沟槽215侧壁分离。第一屏蔽225A还通过电介质材料220与沟槽215底部分离。
图3A示出了图1中所示的P沟道沟槽型器件100的掺杂分布。沟槽型器件100包括衬底102、漂移区105、阱区108、有源沟槽115、电介质材料120、屏蔽125、栅极135、源极区140以及金属层145。都是P型多晶硅材料的屏蔽125和栅极135设置于沟槽115内并且通过电介质130而彼此分离。在沟槽型器件100中，栅极135和屏蔽125的掺杂分布都是负的并且都具有从约10-10cm-3至约10-20cm-3范围内的掺杂浓度。此外，内衬沟槽115的侧壁和底部并且将栅极135与屏蔽125分离的电介质材料120还具有为负的掺杂浓度分布并且具有从10-10cm-3至约10-20cm-3范围内的掺杂浓度。对具有如图3A中所示的掺杂浓度分布的沟槽型器件100所执行的仿真具有表1中给出的结果。
表1
  单位节距   ST3(1.0μm)   1.0μm   0.8μm
  BV   34.5   33.56   33.79
  Vth   1.71   1.73   1.71
  Rsp 10V   0.171   0.091   0.067
  Rsp 4.5V   0.279   0.166   0.122
  Rsp 10V对ST3的降低％   NA   47％   61％
  Rsp 4.5V对ST3的降低％   NA   41％   56％
  Qgs   317   362
  Qgd   300   345
  Qg 5V   821   870
图3B示出了图2A中所示的P沟道沟槽型器件200的掺杂分布，其中图2A中所示的P沟道沟槽型器件具有比图1所示的器件低的导通电阻。沟槽型器件200A包括衬底202、漂移区205、阱区208、有源沟槽215、电介质材料220、屏蔽225、电极间电介质230、栅极235、源极区240以及金属层245。N型多晶硅材料的屏蔽225和P型多晶硅材料或金属的栅极235设置于沟槽215内并且通过电极间电介质230而彼此分离。在沟槽型器件200中，屏蔽225的掺杂分布是正的并且具有从约1013.5cm-3至约1019.9cm-3范围内的掺杂浓度，而栅极235的掺杂分布是负的并且具有从约10-10cm-3至约10-20cm-3范围内的掺杂浓度。内衬沟槽215的侧壁和底部的电介质材料220具有为负的掺杂分布并且具有从约10-10cm-3至约10-20cm-3范围内的掺杂浓度。将栅极235与屏蔽225分离的电极间电介质230具有为正的掺杂分布并且具有从约1013.5cm-3至约1019.9cm-3范围内的掺杂浓度。在一个实施方式中，电极间电介质材料230薄于电介质材料220。在该实施方式中，栅极235和屏蔽225之间的距离小于沟槽215侧壁和栅极235之间的距离、沟槽215侧壁和屏蔽230之间的距离、或沟槽215底部和屏蔽230之间的距离。在变型例中，可以使图2A中所示的栅极235和屏蔽225之间的间隔大于图1中示出的栅极135和屏蔽125之间的间隔。在该变型例中，可以使电极间电介质230薄于沉积在栅极135和屏蔽125之间的电介质材料120。对具有如图3B中所示的掺杂浓度分布的沟槽型器件200A所执行的仿真具有如表2中给出的结果。表1和表2的比较示出了沟槽型器件200A具有优于沟槽型器件100的特定导通状态电阻Rsp改进，该改进提升了4％之多。
表2
  单位节距   ST3(1.0μm)   1.0μm   0.8μm
  BV   34.5   33.1   33.7
  Vth   1.71   1.72   1.72
  Rsp 10V(mohm*cm2)   0.171   0.083   0.063
  Rsp 4.5V(mohm*cm2)   0.279   0.154   0.116
  Rsp 10V对ST3的降低％   NA   51％   63％
  Rsp 4.5V对ST3的降低％   NA   45％   58％
  Qgs(nC/cm2)   309   356
  Qgd(nC/cm2)   346   628
  Qg 5V(nC/cm2)   742   712
  Qg 10V(nC/cm2)   1647   1799
图4A至图4C示出了用于具有p型多晶硅栅极和在沟槽中设置于栅极下方的n型多晶硅屏蔽的电荷平衡P沟道沟槽型MOSFET器件400A的各种示例性沟槽终端(termination)结构的横截面视图。在所示的示例性实施方式中，MOSFET 400A包括衬底202、漂移区205、阱区208、有源沟槽215、电介质材料220、屏蔽225、电极间电介质230、栅极235、源极区240以及金属层245。N型多晶硅材料的屏蔽225和P型多晶硅材料或金属的栅极235设置于沟槽215内，并且通过电极间电介质230而彼此分离。在图4A所示的实施方式中，终端沟槽453A内衬有相对较厚的电介质(氧化物)层455A，并由诸如多晶的导电材料457A填充。多晶457A可具有与屏蔽225相同的掺杂剂。在所示的实施方式中，多晶457A具有与屏蔽225相同的N多晶掺杂材料。氧化层455A的厚度、终端沟槽453A的深度以及终端沟槽与相邻的有源沟槽之间的间隔(即，边端台面(lastmesa)的宽度)由器件反向阻断电压来确定。在图4A所示的实施方式中，沟槽在表面处更宽(T沟槽结构)，而且在终端区上方使用金属场极板459A。在可替换的实施方式中(未示出)，场极板可通过将终端沟槽453A内的多晶457A延伸至表面上方并超出终端区(至图4A的终端沟槽左侧)而由多晶硅来形成。许多变型例也是可行的。例如，可在金属与硅接触的下方增加p+区(未示出)以获得更好的欧姆接触。可将与终端沟槽453A相邻的边端台面中的P阱区454及其各自的接触选择性去除。同时，可将浮置p型区添加至终端沟槽453A左侧(即，有源区外侧)。
在另一变型例中，替代使用多晶填充终端沟槽453，而是在填充有氧化物的沟槽内的沟槽底部埋入多晶电极。该实施方式在图4B中示出，其中，约一半的终端沟槽453B由氧化物455B填充，其下部的一半具有埋入在氧化物内的多晶电极457B。多晶457B可具有与屏蔽225相同的掺杂剂。在所示的实施方式中，多晶457B具有与屏蔽225相同的N型多晶掺杂材料。沟槽453B的深度和所埋入的多晶457B的高度可基于器件处理而被改变。在图4C所示的又一实施方式中，终端沟槽453C基本填充有其中未埋入导电材料的电介质。对于图4A、图4B和图4C所示的所有这三种实施方式，将终端沟槽与边端有源沟槽分离的边端台面的宽度可与形成在两个有源沟槽之间的典型台面的宽度不同，而且可被调整为使得在终端区中获得最佳电荷平衡。上述根据图4A所示的结构所描述的所有变型例均可应用于图4B和图4C所示的对应区域中。而且，本领域技术人员应当理解，尽管本文中所描述的终端结构是用于屏蔽栅极器件的，但对于上述所有各种沟槽基器件，可实施类似结构作为终端区。
图5是示出根据一个实施方式的用于形成具有降低导通电阻的沟槽型功率MOSFET 200(如图2A-2C所示)的方法的流程图。图5所示方法可被用于制作加固的且具有降低导通电阻的P沟道沟槽电荷平衡MOSFET。该MOSFET包括衬底202、漂移区205、阱区208、有源沟槽215、电介质材料220、屏蔽225、电极间电介质230、栅极235、源极区240以及金属层245。N型多晶硅材料的屏蔽225和P型多晶硅材料或金属的栅极235均设置于沟槽215内，并且通过电极间电介质230而彼此分离。该方法始于操作502，在该操作时已制备成具有轻掺杂p+层的衬底202。在操作505中，在衬底202上的轻掺杂p+层的上方形成具有外延(p型)层的漂移区205。接下来，在操作510中，利用蚀刻技术，在漂移区205的外延(p型)层中形成有源沟槽215。有源沟槽可延伸穿过阱区208并进入漂移区205。在一些实施方式中，有源沟槽可延伸穿过漂移区而进入衬底中。在该操作中，在将有源沟槽215形成在外延(p型)层中之前，可在漂移区205的外延(p型)层上方生长硬掩模并将其图案化。在进行非选择性epi生长过程之后的情况下，进行刻蚀有源沟槽后，可去除硬掩模。
接下来，在操作515中，用电介质材料220内衬沟槽的侧壁和底部。沟槽的侧壁和底部可通过在沟槽的侧壁和底部沉积或生长电介质材料而内衬有电介质材料。在一个实施方式中，可生长薄且共形的外延(epi)层。在另一变型例中，可根据沟槽深度来改变厚度和掺杂浓度，以改进漂移区205中的电荷平衡动作。在操作520中，将屏蔽225形成在有源沟槽215内。包括N型多晶硅材料的屏蔽215通过电介质材料220与有源沟槽215的侧壁和底部分离。屏蔽225可沿着相邻于漂移区205的有源沟槽215提供积累层。在一个实施方式中，有源沟槽215中的区域可被N掺杂多晶硅屏蔽225材料部分填充至预定高度，或可被N型多晶硅屏蔽225材料完全填充，并随后刻蚀回至预定高度。接下来，在操作525中，将电极间电介质230材料形成在有源沟槽215中屏蔽225的上方。电极间230材料可利用氧化和/或沉积工艺来形成。在一些实施方式中，电极间电介质材料具有的厚度比电介质材料的厚度厚。在其他变型例中，可将电极间230材料形成为电极间电介质材料所具有的厚度基本类似于电介质材料220的厚度或与电介质材料220的厚度相同。在又一变型例中，可将电极间230材料形成为电极间电介质材料所具有的厚度比电介质材料220的厚度薄。
在其他变型例中，可在有源沟槽中屏蔽225的下方形成多于一个的附加屏蔽。附加屏蔽可在屏蔽225之前形成在有源沟槽215中，以使得附加屏蔽在屏蔽225下方。附加屏蔽也可利用类似于用于形成屏蔽225的技术来形成。在附加屏蔽之间，形成电极间电介质层以使附加屏蔽分离，并通过位于最底部屏蔽上方的最底部电极间层将最底部屏蔽与屏蔽225分离。通过电极间材料分离的附加屏蔽可彼此堆叠在第一屏蔽下方。附加屏蔽也可全部由N型多晶硅材料制成。
接着，在操作530中，在漂移区205上方形成具有n型材料的阱区208。在漂移区205上方延伸的阱区208具有与漂移区205的导电类型相反的导电类型。在操作535中，将栅极235形成在有源沟槽215内屏蔽225的上方并通过电极间电介质材料230使栅极235与屏蔽分离。栅极235还被形成为通过电介质材料220与有源沟槽215的侧壁分离。栅极235可被形成为包括有源沟槽215中的P型多晶硅材料，或在另一变型例中，包括有源沟槽215中的金属材料。在一些实施方式中，栅极235和屏蔽225电耦接至基本相同的电势。这可通过使栅极235直接电连接至屏蔽225来实现。接下来，在操作540中，在与有源沟槽215相邻的阱区208中形成源极区240。源极区240可具有p+导电类型。在一些实施方式中，源极区240和屏蔽225电耦接至基本相同的电势。这可通过使源极区240直接电耦接至屏蔽225来实现。
在另一实施方式中，有源沟槽215内的屏蔽225还可连接至电源，以形成被配置为电偏置至期望电势的次栅极电极。栅极235和次栅极电极还可独立地电偏置。例如，次栅极电极可偏置在近似于半导体器件的阈值电压的恒定电势。可替换地，次栅极电极可偏置在比施加至源极区240的电势大的电势。可替换地，次栅极电极还可在切换事件发生之前耦接至近似于半导体器件的阈值电压的电势。
在操作545中，形成源极电极、漏极电极和栅极电极。可在器件的上部沉积包含金属层245的源极电极。源极电极可包括任何导电的和/或半导电的材料，例如以任意金属、硅化物、多晶硅或其组合为例。漏极电极可形成在衬底202的背面，并且可在形成源极电极区之前或之后形成。在一些实施方式中，漏极可通过使用诸如打磨、抛光或蚀刻的工艺使衬底202的背面变薄来形成在背面上。然后，可在衬底202的背面上沉积导电层直至将漏极的导电层形成为期望的厚度。最后，在操作590中，完成具有降低导通电阻的沟槽型功率MOSFET。该方法可替换地用于形成比有源沟槽延伸入漂移区更深处的电荷控制沟槽，并且基本用材料将有源沟槽填充以获得降低的导通电阻。
尽管已经描述了本发明的特定实施方式，但各种修改、替换、可替换的构造以及等同物也涵盖在本发明的范围内。所描述的本发明并不局限于某一具体实施方式内的操作，而是随意于其他实施方式构造内的操作，这是因为对于本领域技术人员显而易见的是，本发明的范围并不局限于所描述的一系列处理和步骤。
应当理解，本文中所提供的所有的材料类型都是仅用于示意性目的。因此，本文中所描述的实施方式中的各种电介质层中的一个或多个可包括低k电介质材料和高k电介质材料。另外，尽管将特定掺杂剂命名为n型掺杂剂和p型掺杂剂，但是在半导体器件中可使用其他已知的n型和p型掺杂剂(或这些掺杂剂的组合)。另外，尽管参照特定导电类型(P或N)描述了本发明的器件，但是根据适宜的修改，器件可配置有相同类型掺杂剂的组合或可配置有相反导电类型(分别是N或P)。
因此，说明书和附图应看作是示意性的而非限制性的。然而，显然的，在不背离权利要求中所阐述的本发明的宽泛精神和范围的前提下，可以对本发明进行增加、减少、删除以及其他修改和变型。

Claims (30)

1.一种半导体器件，包括：
第一导电类型的漂移区；
阱区，在所述漂移区的上方延伸并具有与所述第一导电类型相反的第二导电类型；
有源沟槽，包括侧壁和底部，所述有源沟槽延伸穿过所述阱区并进入所述漂移区，并且所述有源沟槽的侧壁和底部的至少部分内衬有电介质材料；
第一屏蔽，所述第一屏蔽设置于所述有源沟槽内并通过所述电介质材料与所述有源沟槽的侧壁分离；
栅极，所述栅极设置于所述有源沟槽内所述第一屏蔽的上方并通过电极间电介质材料与所述第一屏蔽分离，所述栅极通过所述电介质材料与所述有源沟槽的侧壁分离；
源极区，所述源极区形成在与所述有源沟槽相邻的所述阱区中并具有所述第一导电类型；
其中，所述第一屏蔽和所述栅极由具有不同功函数的材料制成。
2.根据权利要求1所述的半导体器件，其中，所述第一屏蔽包括N型多晶硅，并且所述栅极包括P型多晶硅。
3.根据权利要求2所述的半导体器件，其中，所述漂移区是外延生长的P型材料。
4.根据权利要求2所述的材料，其中，所述第一屏蔽中的所述N型多晶硅材料沿着与所述漂移区相邻的所述沟槽提供积累层。
5.根据权利要求1所述的半导体器件，其中，所述第一屏蔽包括N型多晶硅，并且所述栅极包括金属。
6.根据权利要求1所述的半导体器件，其中，所述第一屏蔽包括P型多晶硅，并且所述栅极包括N型多晶硅。
7.根据权利要求6所述的半导体器件，其中，所述漂移区是外延生长的N型材料。
8.根据权利要求6所述的半导体器件，其中，所述第一屏蔽中的所述P型多晶硅材料沿着与所述漂移区相邻的所述沟槽提供积累层。
9.根据权利要求1所述的半导体器件，其中，所述漂移区形成于衬底的上方并且所述有源沟槽延伸到所述衬底中。
10.根据权利要求1所述的半导体器件，其中，所述第一屏蔽和所述栅极被配置为电耦接至实质上相同的电势。
11.根据权利要求1所述的半导体器件，其中：
所述第一屏蔽包括N型多晶硅；
所述栅极包括P型多晶硅；
所述有源沟槽进一步包括第二屏蔽；以及
所述第二屏蔽包括设置于所述第一屏蔽下方的N型多晶硅材料。
12.根据权利要求1所述的半导体器件，其中：
所述第一屏蔽包括N型多晶硅；
所述栅极包括P型多晶硅；以及
所述有源沟槽进一步包括设置于所述第一屏蔽下方的多个第二屏蔽，所述多个第二屏蔽堆叠在所述第一屏蔽下方。
13.根据权利要求1所述的半导体器件，其中，所述有源沟槽内的所述屏蔽形成次栅极电极，所述次栅极电极被配置为电偏置到期望电势。
14.根据权利要求13所述的半导体器件，其中，所述栅极和所述次栅极电极被配置为独立地电偏置。
15.根据权利要求14所述的半导体器件，其中，所述次栅极电极被配置为以近似于所述半导体器件的阈值电压的恒定电势偏置。
16.根据权利要求14所述的半导体器件，其中，所述次栅极电极被配置为以比施加至所述源极区的电势大的电势偏置。
17.根据权利要求14所述的半导体器件，其中，所述次栅极电极被配置为在发生切换事件之前耦接至近似于所述半导体器件的阈值电压的电势。
18.根据权利要求13所述的半导体器件，其中，所述有源沟槽进一步包括第三导电层，所述第三导电层设置于所述次栅极电极的下方，所述第三导电层通过所述电介质材料与所述次栅极电极以及所述沟槽的侧壁和底部分离，所述第三导电层形成被配置为电偏置到期望电势的屏蔽电极。
19.一种半导体器件，包括：
漂移区，所述漂移区是外延生长的p型导电材料；
阱区，所述阱区在所述漂移区上方延伸并具有n型导电材料；
有源沟槽，所述有源沟槽包括侧壁和底部，所述有源沟槽延伸穿过所述阱区并进入所述漂移区，所述有源沟槽的侧壁和底部的至少部分内衬有电介质材料；
第一屏蔽，所述第一屏蔽设置于所述有源沟槽内并通过所述电介质材料与所述有源沟槽的侧壁分离，所述第一屏蔽包括N型多晶硅材料；
栅极，所述栅极设置在所述有源沟槽内所述第一屏蔽的上方并通过电极间电介质材料与所述第一屏蔽分离，所述栅极通过所述电介质材料与所述有源沟槽的侧壁分离，所述栅极所包括的材料不同于所述第一屏蔽的材料；
源极区，所述源极区具有形成在与所述有源沟槽相邻的所述阱区中的n型导电材料。
20.根据权利要求19所述的半导体器件，其中，所述漂移区形成于衬底的上方，并且所述有源沟槽延伸入所述衬底中。
21.根据权利要求19所述的半导体器件，其中，所述栅极包括金属材料。
22.根据权利要求19所述的半导体器件，其中，所述第一屏蔽中的所述n型多晶硅材料沿着与所述漂移区相邻的所述沟槽提供积累层。
23.根据权利要求19所述的半导体器件，其中，所述电极间电介质材料具有比所述电介质材料厚的厚度。
24.一种形成半导体器件的方法，包括：
形成第一导电类型的漂移区；
形成延伸穿过阱区并进入所述漂移区中的有源沟槽，所述有源沟槽包括侧壁和底部；
向所述有源沟槽的侧壁和底部的部分内衬电介质材料；
在所述有源沟槽内形成包括N型多晶硅材料的屏蔽，所述屏蔽通过所述电介质材料与所述有源沟槽的侧壁分离；
在所述有源沟槽中所述屏蔽的上方形成电极间电介质材料；
形成在所述漂移区上方延伸的阱区，所述阱区具有与所述第一导电类型相反的第二导电类型；
在所述有源沟槽内所述屏蔽的上方形成栅极，所述栅极通过所述电极间电介质材料与所述屏蔽分离，所述栅极所包含的材料不同于所述屏蔽的材料；以及
在与所述有源沟槽相邻的所述阱区形成源极区，所述源极区具有所述第一导电类型。
25.根据权利要求24所述的方法，其中，所述漂移区形成在所述衬底的上方，并且所述有源沟槽被形成为延伸到所述衬底中。
26.根据权利要求24所述的方法，其中，形成所述栅极包括在所述有源沟槽中形成P型多晶硅材料。
27.根据权利要求24所述的方法，其中，形成所述屏蔽包括形成N型多晶硅材料，所述N型多晶硅材料沿着与所述漂移区相邻的所述沟槽提供积累层。
28.根据权利要求24所述的方法，其中，形成电极间电介质材料进一步包括将所述电极间材料沉积为厚度大于所述电介质材料的厚度。
29.根据权利要求24所述的方法，其中，形成所述电极间电介质材料进一步包括使用氧化。
30.根据权利要求24所述的方法，其中，形成电极间电介质材料进一步包括使用氧化和沉积。
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