WO2023188756A1 - 半導体装置 - Google Patents

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WO2023188756A1
WO2023188756A1 PCT/JP2023/002430 JP2023002430W WO2023188756A1 WO 2023188756 A1 WO2023188756 A1 WO 2023188756A1 JP 2023002430 W JP2023002430 W JP 2023002430W WO 2023188756 A1 WO2023188756 A1 WO 2023188756A1
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WO
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gate
gate electrode
conductive part
semiconductor device
conductive
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Application number
PCT/JP2023/002430
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English (en)
French (fr)
Inventor
賢樹 長田
Original Assignee
ローム株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device.
  • Patent Document 1 A MISFET having a trench gate structure including a gate trench, an insulating layer, a bottom electrode, and an opening electrode is known (see, for example, Patent Document 1).
  • Patent Document 1 discloses that the opening side electrode functions as a gate electrode and contains conductive polysilicon.
  • a semiconductor device includes a semiconductor layer, a trench formed in the semiconductor layer and including sidewalls, an insulating layer formed on the semiconductor layer, and a gate electrode disposed in the trench. It is equipped with The insulating layer includes a gate insulating portion interposed between the semiconductor layer and the gate electrode and covering the sidewall of the trench.
  • the gate electrode includes a first conductive part in contact with the gate insulating part and a second conductive part including a side surface in contact with the first conductive part, the first conductive part being made of polysilicon, and the first conductive part being in contact with the first conductive part.
  • the second conductive part is made of metal.
  • gate resistance can be reduced while suppressing changes in gate threshold voltage.
  • FIG. 1 is a schematic plan view of an exemplary semiconductor device according to a first embodiment.
  • FIG. 2 is a schematic cross-sectional view of the gate trench taken along line F2-F2 in FIG.
  • FIG. 3 is a partially enlarged view of FIG. 2.
  • FIG. 4 is a schematic cross-sectional view of the gate trench taken along line F4-F4 in FIG.
  • FIG. 5 is a schematic cross-sectional view of an exemplary semiconductor device according to the second embodiment.
  • FIG. 6 is a schematic cross-sectional view of an exemplary semiconductor device according to the third embodiment.
  • FIG. 7 is a schematic cross-sectional view showing a modified example of the gate electrode.
  • FIG. 8 is a schematic cross-sectional view showing a modified example of the gate contact.
  • FIG. 1 is a schematic plan view of an exemplary semiconductor device 10 according to a first embodiment.
  • planar view used in the present disclosure refers to viewing the semiconductor device 10 in the Z-axis direction of the mutually orthogonal XYZ axes shown in FIG. Unless explicitly stated otherwise, “planar view” refers to viewing the semiconductor device 10 from above along the Z-axis.
  • the semiconductor device 10 is, for example, a metal-insulator-semiconductor field effect transistor (MISFET) having a trench gate structure.
  • Semiconductor device 10 includes a semiconductor layer 12 and an insulating layer 14 formed on semiconductor layer 12.
  • the semiconductor layer 12 can be formed from silicon (Si), for example.
  • the semiconductor layer 12 includes a first surface 12A, which will be described later with reference to FIG. 2, and a second surface 12B opposite to the first surface 12A.
  • the Z-axis direction may be a direction perpendicular to the first surface 12A and the second surface 12B of the semiconductor layer 12. Since the semiconductor layer 12 is covered with the insulating layer 14, only the rectangular outer edge of the semiconductor layer 12 is shown in FIG.
  • the insulating layer 14 can be formed from a silicon oxide film (SiO 2 ), for example. Insulating layer 14 may additionally or alternatively include a layer formed from an insulating material different from SiO2 , such as silicon nitride (SiN).
  • the semiconductor device 10 may further include a gate wiring 16 formed on the insulating layer 14 and a source wiring 18 formed on the insulating layer 14.
  • the source wiring 18 is separated from the gate wiring 16.
  • the gate wiring 16 and the source wiring 18 are made of at least one of titanium (Ti), nickel (Ni), gold (Au), silver (Ag), copper (Cu), aluminum (Al), a copper alloy, and an aluminum alloy. It can be formed from one.
  • the gate wiring 16 can generally extend along the outer edge of the semiconductor layer 12.
  • the gate wiring 16 includes a first gate wiring part 16X1 and a second gate wiring part 16X2 extending in the X-axis direction, and a third gate wiring part 16Y1 and a fourth gate wiring part 16Y2 extending in the Y-axis direction. including.
  • the first gate wiring section 16X1 is connected between one end of the third gate wiring section 16Y1 and one end of the fourth gate wiring section 16Y2.
  • the second gate wiring section 16X2 is connected to the other end of the third gate wiring section 16Y1, but is not connected to the other end of the fourth gate wiring section 16Y2.
  • the gate wiring 16 may further include a gate pad portion 16P. In the example of FIG. 1, the other end of the fourth gate wiring section 16Y2 is connected to the gate pad section 16P.
  • the source wiring 18 may include an inner source wiring part 18a that is at least partially surrounded by the gate wiring 16, and an outer source wiring part 18b that surrounds the gate wiring 16. Further, the source wiring 18 can further include a source connection part 18c that connects the inner source wiring part 18a and the outer source wiring part 18b.
  • the gate wiring 16 forms an open loop that partially surrounds the inner source wiring portion 18a.
  • the source connecting portion 18c is arranged at a location where the loop of the gate wiring 16 is open, so that the inner source wiring portion 18a can be connected to the outer source wiring portion 18b.
  • the source connection portion 18c passes between the second gate wiring portion 16X2 and the gate pad portion 16P.
  • the loop of the gate wiring 16 may be opened at different locations.
  • the gate wiring 16 may form a closed loop in plan view.
  • the semiconductor device 10 further includes a gate trench 20 (also simply referred to as trench 20) formed in the semiconductor layer 12.
  • the gate trench 20 can be arranged so as to at least partially overlap both the gate wiring 16 and the source wiring 18 in a plan view.
  • the semiconductor device 10 may include a plurality of gate trenches 20, and some of the plurality of gate trenches 20 may be aligned parallel to each other at equal intervals.
  • the gate trench 20 extends in the X-axis direction and is arranged to intersect with the third gate interconnection section 16Y1 or the fourth gate interconnection section 16Y2 in plan view.
  • the semiconductor device 10 may further include a gate contact plug 22 and a source contact plug 24 that penetrate the insulating layer 14.
  • Gate contact plug 22 is coupled to gate wiring 16 .
  • the gate contact plug 22 can be placed in a region where the gate trench 20 and the gate wiring 16 intersect in plan view.
  • Source contact plug 24 is coupled to source wiring 18 .
  • the source contact plug 24 extends parallel to the gate trenches 20 and can be placed between the two gate trenches 20 .
  • the semiconductor device 10 may further include a termination trench 26 formed in the semiconductor layer 12.
  • the termination trench 26 includes a first termination trench portion 26X1 and a second termination trench portion 26X2 extending in the X-axis direction, and a third termination trench portion 26Y1 and a fourth termination trench portion 26Y2 extending in the Y-axis direction.
  • the plurality of gate trenches 20 aligned parallel to each other are arranged between the first termination trench portion 26X1 and the second termination trench portion 26X2 in plan view.
  • the third termination trench portion 26Y1 overlaps with the inner source wiring portion 18a in plan view.
  • the fourth termination trench portion 26Y2 overlaps with the outer source wiring portion 18b in plan view.
  • the gate trench 20 extends between and communicates with the third termination trench portion 26Y1 and the fourth termination trench portion 26Y2. Therefore, the gate trench 20 overlaps both the inner source wiring part 18a and the outer source wiring part 18b in plan view.
  • the semiconductor device 10 may further include a first field plate contact plug 28 and a second field plate contact plug 30 that penetrate the insulating layer 14.
  • the first field plate contact plug 28 is coupled to the inner source wiring portion 18a.
  • the first field plate contact plug 28 overlaps the third end trench portion 26Y1 in plan view.
  • the second field plate contact plug 30 is coupled to the outer source wiring portion 18b.
  • the second field plate contact plug 30 overlaps with the fourth end trench portion 26Y2 in plan view.
  • Each of the gate contact plug 22, source contact plug 24, first field plate contact plug 28, and second field plate contact plug 30 can be formed from any metal material.
  • each contact plug 22, 24, 28, 30 may be formed from at least one of tungsten (W), titanium (Ti), and titanium nitride (TiN).
  • semiconductor device 10 may not include termination trench 26.
  • field plate contact plugs 28 and 30 may be arranged to overlap the ends of each gate trench 20.
  • the semiconductor device 10 may further include a gate trench 20 extending in the Y-axis direction, and the first gate wiring part 16X1 and the second gate wiring part 16X2 intersect with the gate trench 20 extending in the Y-axis direction. It's okay.
  • the semiconductor device 10 may not include the source wiring 18.
  • the field plate contact plug 30 may be arranged to overlap the end of each gate trench 20.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor device 10 of FIG. 1 taken along line F2-F2.
  • the semiconductor layer 12 may include a semiconductor substrate 32 and an epitaxial layer 34 formed on the semiconductor substrate 32.
  • the semiconductor substrate 32 includes the first surface 12A of the semiconductor layer 12, and the epitaxial layer 34 includes the second surface 12B of the semiconductor layer 12.
  • the semiconductor substrate 32 may be a Si substrate, for example.
  • the semiconductor substrate 32 corresponds to the drain region of the MISFET.
  • the epitaxial layer 34 may be a Si layer epitaxially grown on a Si substrate.
  • Epitaxial layer 34 can include a drift region 36 , a body region 38 formed on drift region 36 , and a source region 40 formed on body region 38 .
  • Source region 40 may include second surface 12B of semiconductor layer 12.
  • the drain region (semiconductor substrate 32) may be an n-type region containing n-type impurities.
  • the n-type impurity concentration of the drain region (semiconductor substrate 32) can be set to 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the drain region (semiconductor substrate 32) may have a thickness of 50 ⁇ m or more and 450 ⁇ m or less.
  • the drift region 36 may be an n-type region containing n-type impurities at a lower concentration than the drain region (semiconductor substrate 32).
  • the n-type impurity concentration of the drift region 36 can be set to 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the drift region 36 may have a thickness of 1 ⁇ m or more and 25 ⁇ m or less.
  • Body region 38 may be a p-type region containing p-type impurities.
  • the p-type impurity concentration of the body region 38 can be set to 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • Body region 38 may have a thickness of 0.2 ⁇ m or more and 1.0 ⁇ m or less.
  • Source region 40 may be an n-type region containing a higher concentration of n-type impurities than drift region 36 .
  • the n-type impurity concentration of the source region 40 can be set to 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the source region 40 may have a thickness of 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the n-type is also referred to as a first conductivity type, and the p-type is also referred to as a second conductivity type.
  • the n-type impurity may be, for example, phosphorus (P) or arsenic (As).
  • the p-type impurity may be, for example, boron (B), aluminum (Al), or the like.
  • the gate trench 20 has an opening in the second surface 12B of the semiconductor layer 12 and has a depth in the Z-axis direction. Gate trench 20 extends through source region 40 and body region 38 of semiconductor layer 12 to drift region 36 . Gate trench 20 has sidewalls 20A and a bottom wall 20B, and bottom wall 20B is adjacent to drift region 36. The depth of the gate trench 20 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the sidewall 20A of the gate trench 20 may extend in a direction perpendicular to the second surface 12B of the semiconductor layer 12 (Z-axis direction), or may be inclined with respect to the Z-axis direction. In one example, the sidewall 20A may be inclined with respect to the Z-axis direction so that the width of the gate trench 20 becomes smaller toward the bottom wall 20B. Further, the bottom wall 20B of the gate trench 20 does not necessarily have to be flat, and may be partially or entirely curved, for example.
  • the semiconductor device 10 further includes a gate electrode 42 and a field plate electrode 44 arranged within the gate trench 20.
  • the gate electrode 42 may be an electrode configured to be applied with a gate voltage
  • the field plate electrode 44 may be an electrode configured to be applied with a reference voltage (or source voltage).
  • the gate electrode 42 includes a top surface 42A covered with the insulating layer 14 and a bottom surface 42B opposite to the top surface 42A.
  • Field plate electrode 44 is arranged below gate electrode 42 within gate trench 20 . More specifically, the field plate electrode 44 is arranged between the bottom surface 42B of the gate electrode 42 and the bottom wall 20B of the gate trench 20. At least a portion of the bottom surface 42B of the gate electrode 42 faces the field plate electrode 44 with the insulating layer 14 in between.
  • the gate electrode 42 further includes a side surface 42C that faces the side wall 20A of the gate trench 20.
  • the upper surface 42A of the gate electrode 42 can be located below the second surface 12B of the semiconductor layer 12. Further, the bottom surface 42B of the gate electrode 42 is located near the interface between the drift region 36 and the body region 38 in the Z-axis direction, and preferably may be located below the interface.
  • the top surface 42A and bottom surface 42B of the gate electrode 42 may be flat or curved.
  • the gate electrode 42 and the field plate electrode 44 are surrounded by the insulating layer 14.
  • Field plate electrode 44 may have a smaller width than gate electrode 42 . Due to the relatively small width of field plate electrode 44, the thickness of insulating layer 14 surrounding field plate electrode 44 is relatively large. Thereby, electric field concentration within the gate trench 20 can be alleviated.
  • the insulating layer 14 includes a gate insulating portion 46 interposed between the gate electrode 42 and the semiconductor layer 12 and covering the side wall 20A of the gate trench 20.
  • the gate insulating portion 46 is a part of the insulating layer 14 between the side surface 42C of the gate electrode 42 and the side wall 20A of the gate trench 20.
  • the gate insulating portion 46 is in contact with both the side surface 42C of the gate electrode 42 and the side wall 20A of the gate trench 20. That is, the gate electrode 42 faces the semiconductor layer 12 with the gate insulating section 46 interposed therebetween.
  • a predetermined voltage is applied to the gate electrode 42, a channel is formed in the p-type body region 38 adjacent to the gate insulating portion 46.
  • the semiconductor device 10 can control the flow of electrons in the Z-axis direction between the n-type source region 40 and the n-type drift region 36 via this channel.
  • Semiconductor layer 12 may further include contact region 48 .
  • Contact region 48 may be a p-type region containing p-type impurities.
  • the p-type impurity concentration of the contact region 48 is higher than that of the body region 38, and can be set to 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • Source contact plug 24 extends through insulating layer 14 and source region 40 to contact contact region 48 . The source contact plug 24 can electrically connect the source wiring 18 formed on the insulating layer 14 to the contact region 48 of the semiconductor layer 12.
  • the semiconductor device 10 may further include a drain electrode 50 formed on the first surface 12A of the semiconductor layer 12.
  • the drain electrode 50 is adjacent to and electrically connected to the drain region (semiconductor substrate 32).
  • Drain electrode 50 is formed from at least one of titanium (Ti), nickel (Ni), gold (Au), silver (Ag), copper (Cu), aluminum (Al), copper alloy, and aluminum alloy. be able to.
  • the gate electrode 42 includes a first conductive part 52 and a second conductive part 54 including a side surface 54A in contact with the first conductive part 52.
  • the second conductive part 54 may be embedded in a recess 52A formed in the first conductive part 52.
  • the first conductive portion 52 includes a side surface 42C and a bottom surface 42B of the gate electrode 42.
  • a portion of the upper surface 42A of the gate electrode 42 is included in the second conductive part 54, and the rest of the upper surface 42A of the gate electrode 42 is included in the first conductive part 52.
  • the first conductive part 52 is in contact with the gate insulating part 46. More specifically, the first conductive portion 52 is in contact with the gate insulating portion 46 via the side surface 42C of the gate electrode 42. Therefore, the first conductive portion 52 faces the body region 38 of the semiconductor layer 12 with the gate insulating portion 46 interposed therebetween.
  • the first conductive part 52 is made of polysilicon
  • the second conductive part 54 is made of metal.
  • the second conductive portion 54 may be made of a metal containing at least one of tungsten (W), titanium (Ti), titanium nitride (TiN), and nickel (Ni).
  • the second conductive portion 54 may include titanium nitride as a barrier metal and tungsten as an embedded metal.
  • titanium nitride may be formed along the recess 52A of the first conductive portion 52, and tungsten may be embedded on the titanium nitride. By forming titanium nitride along the recessed portion 52A, diffusion of tungsten into the first conductive portion 52 (polysilicon) can be suppressed.
  • the second conductive part 54 has a resistivity lower than that of the first conductive part 52.
  • polysilicon may be doped with impurities.
  • the field plate electrode 44 can be formed from polysilicon. In another example, field plate electrode 44 may be formed from metal. In that case, the field plate electrode 44 may be formed from the same metal as the second conductive portion 54.
  • FIG. 3 is a partially enlarged view of FIG. 2.
  • the thickness of the first conductive part 52 between the bottom surface 42B of the gate electrode 42 and the second conductive part 54 is T1
  • the thickness of the first conductive part 52 between the bottom surface 42B of the gate electrode 42 and the second conductive part 54 is T1.
  • the thickness of the first conductive portion 52 is assumed to be T2.
  • the thickness T1 corresponds to the distance between the bottom surface 42B of the gate electrode 42 and the second conductive portion 54. Note that the thickness T1 is a dimension in the Z-axis direction.
  • the thickness T2 corresponds to the distance between the side surface 42C of the gate electrode 42 and the second conductive portion 54 (side surface 54A). Note that the thickness T2 is a dimension in a direction perpendicular to the side surface 42C.
  • the thickness T1 is also referred to as the bottom thickness T1 of the first conductive part 52, and the thickness T2 is also referred to as the side thickness T2 of the first conductive part 52.
  • the thickness of the gate insulating portion 46 is assumed to be T3.
  • Thickness T3 corresponds to the distance between side wall 20A of gate trench 20 and side surface 42C of gate electrode 42. Note that the thickness T3 is a dimension in a direction perpendicular to the side wall 20A.
  • the bottom thickness T1 of the first conductive part 52 may be the same as the side thickness T2 of the first conductive part 52. More preferably, the bottom thickness T1 of the first conductive part 52 may be smaller than the side thickness T2 of the first conductive part 52. Since the first conductive part 52 made of polysilicon has a higher resistivity than the second conductive part 54 made of metal, the smaller the bottom thickness T1 of the first conductive part 52 is, the more Gate resistance of the semiconductor device 10 can be reduced. Therefore, the bottom thickness T1 of the first conductive portion 52 may be made as small as possible. For example, the bottom thickness T1 of the first conductive portion 52 may be less than or equal to the thickness T3 of the gate insulating portion 46.
  • the gate resistance of the semiconductor device 10 can be further reduced.
  • the side thickness T2 of the first conductive portion 52 can be set in consideration of both the gate resistance and the gate threshold voltage.
  • the side thickness T2 of the first conductive portion 52 may be greater than the thickness T3 of the gate insulating portion 46.
  • FIG. 4 is a schematic cross-sectional view of the semiconductor device 10 of FIG. 1 taken along line F4-F4. Unlike FIG. 3, FIG. 4 shows a cross section of a region where the gate wiring 16 is formed on the insulating layer 14.
  • the gate contact plug 22 is configured to connect the gate wiring 16 to the gate electrode 42.
  • the gate contact plug 22 extends through the insulating layer 14 between the upper surface 42A of the gate electrode 42 and the gate wiring 16.
  • the width of the gate contact plug 22 in the Y-axis direction is smaller than the width of the gate electrode 42, but may be larger than the width of the second conductive portion 54. Therefore, the gate contact plug 22 is in contact with the first conductive part 52 and the second conductive part 54.
  • the gate electrode 42 includes a first conductive portion 52 in contact with the gate insulating portion 46 and a second conductive portion 54 including a side surface 54A in contact with the first conductive portion 52.
  • the first conductive part 52 is made of polysilicon
  • the second conductive part 54 is made of metal.
  • metal is a material that has a lower resistivity than polysilicon. Therefore, since the gate electrode 42 includes the second conductive portion 54 made of metal, the gate resistance of the semiconductor device 10 can be reduced.
  • the gate threshold voltage of the semiconductor device 10 is influenced by the relationship of work functions (energy difference between the vacuum level and the Fermi level) between materials facing each other with the gate insulating section 46 in between.
  • the body region 38 of the semiconductor layer 12 faces the gate electrode 42 with the gate insulating portion 46 interposed therebetween. Therefore, the relationship between the work function of the material forming the body region 38 of the semiconductor layer 12 (silicon containing p-type impurities in this embodiment) and the work function of the material forming the gate electrode 42 influences the gate threshold voltage.
  • the gate electrode 42 is made entirely of metal, the gate resistance is reduced, but the gate threshold voltage changes from the case where the gate electrode 42 is made of polysilicon.
  • the first conductive part 52 is in contact with the gate insulating part 46, so the first conductive part 52 faces the semiconductor layer 12 (body region 38) with the gate insulating part 46 in between. ing. Therefore, even if the gate electrode 42 includes the second conductive part 54 made of metal, changes in the gate threshold voltage can be suppressed because the first conductive part 52 is made of polysilicon. .
  • the semiconductor device 10 of this embodiment has the following advantages.
  • the gate electrode 42 includes a first conductive part 52 in contact with the gate insulating part 46 and a second conductive part 54 including a side surface 54A in contact with the first conductive part 52.
  • the first conductive part 52 is made of polysilicon, and the second conductive part 54 is made of metal. Therefore, gate resistance can be reduced while suppressing changes in gate threshold voltage.
  • the thickness T1 of the first conductive part 52 between the bottom surface 42B of the gate electrode 42 and the second conductive part 54 is the same as the thickness T1 of the first conductive part 52 between the bottom surface 42B of the gate electrode 42 and the second conductive part 54. It may be smaller than the thickness T2 of 52.
  • the thickness T2 of the first conductive part 52 between the side surface 42C of the gate electrode 42 and the second conductive part 54 is made too small, it may affect the gate threshold voltage.
  • the thickness T1 of the first conductive part 52 between the bottom surface 42B of the gate electrode 42 and the second conductive part 54 is reduced, the influence on the gate threshold voltage is small. Therefore, by making the thickness T1 smaller than the thickness T2, it is possible to further reduce the gate resistance while suppressing changes in the gate threshold voltage.
  • the thickness T2 of the first conductive part 52 between the side surface 42C of the gate electrode 42 and the second conductive part 54 may be larger than the thickness T3 of the gate insulating part 46. If the thickness T2 of the first conductive part 52 between the side surface 42C of the gate electrode 42 and the second conductive part 54 is made too small, it may affect the gate threshold voltage. Therefore, by making the thickness of the gate insulating part 46 larger than T3, it is possible to suppress changes in the gate threshold voltage.
  • the semiconductor device 10 may include a field plate electrode 44 disposed below the gate electrode 42 in the gate trench 20. Thereby, even when the impurity concentration in the epitaxial layer 34 is increased to reduce the on-resistance of the semiconductor device 10, the breakdown voltage can be maintained. Furthermore, since the gate-drain capacitance can be reduced, the switching speed of the semiconductor device 10 can be improved.
  • FIG. 5 is a schematic cross-sectional view of an exemplary semiconductor device 100 according to the second embodiment.
  • the same components as those of the semiconductor device 10 are given the same reference numerals. Furthermore, detailed description of the same components as those of the semiconductor device 10 will be omitted.
  • the gate electrode 42 includes a first conductive part 102 made of polysilicon and a second conductive part 104 made of metal.
  • the first conductive portion 102 is in contact with the gate insulating portion 46 .
  • the second conductive part 104 includes a side surface 104A that is in contact with the first conductive part 102.
  • the second conductive part 104 extends from the top surface 42A of the gate electrode 42 to the bottom surface 42B.
  • the first conductive portion 102 has an opening 102A that penetrates from the top surface 42A of the gate electrode 42 to the bottom surface 42B.
  • the second conductive portion 104 is embedded within the opening 102A.
  • the proportion of the second conductive portion 104 in the gate electrode 42 can be increased compared to the first embodiment. Therefore, in the semiconductor device 100, gate resistance can be further reduced while suppressing changes in gate threshold voltage.
  • FIG. 6 is a schematic cross-sectional view of an exemplary semiconductor device 200 according to the third embodiment.
  • the same components as those of the semiconductor device 10 are given the same reference numerals. Furthermore, detailed description of the same components as those of the semiconductor device 10 will be omitted.
  • the semiconductor device 200 includes a gate electrode 202 placed within the gate trench 20. Unlike the first embodiment and the second embodiment, no other electrode is arranged below the gate electrode 202.
  • the gate electrode 202 includes a top surface 202A covered with the insulating layer 14 and a bottom surface 202B opposite to the top surface 202A.
  • a bottom surface 202B of the gate electrode 202 faces the bottom wall 20B of the gate trench 20 with the insulating layer 14 in between.
  • the gate electrode 202 further includes a side surface 202C that faces the side wall 20A of the gate trench 20.
  • the upper surface 202A of the gate electrode 202 can be located below the second surface 12B of the semiconductor layer 12. Further, the bottom surface 202B of the gate electrode 202 can be located below the interface between the drift region 36 and the body region 38 in the Z-axis direction.
  • the top surface 202A and bottom surface 202B of the gate electrode 202 may be flat or curved.
  • the gate electrode 202 is surrounded by the insulating layer 14.
  • the insulating layer 14 includes a gate insulating portion 46 interposed between the gate electrode 202 and the semiconductor layer 12 and covering the side wall 20A of the gate trench 20.
  • the gate insulating portion 46 is a part of the insulating layer 14 between the side surface 202C of the gate electrode 202 and the side wall 20A of the gate trench 20.
  • the gate insulating portion 46 is in contact with both the side surface 202C of the gate electrode 202 and the side wall 20A of the gate trench 20.
  • the gate electrode 202 includes a first conductive part 204 and a second conductive part 206 including a side surface 206A in contact with the first conductive part 204.
  • the second conductive part 206 may be embedded in a recess 204A formed in the first conductive part 204.
  • the first conductive portion 204 includes a side surface 202C and a bottom surface 202B of the gate electrode 202.
  • a portion of the upper surface 202A of the gate electrode 202 is included in the second conductive section 206, and the rest of the upper surface 202A of the gate electrode 202 is included in the first conductive section 204.
  • the first conductive portion 204 is in contact with the gate insulating portion 46 . More specifically, the first conductive portion 204 is in contact with the gate insulating portion 46 via the side surface 202C of the gate electrode 202.
  • the first conductive part 204 is made of polysilicon
  • the second conductive part 206 is made of metal.
  • the second conductive part 206 may be made of a metal containing at least one of tungsten (W), titanium (Ti), titanium nitride (TiN), and nickel (Ni).
  • the second conductive portion 206 may include titanium nitride as a barrier metal and tungsten as an embedded metal.
  • titanium nitride may be formed along the recess 204A of the first conductive portion 204, and tungsten may be embedded on the titanium nitride.
  • tungsten may be embedded on the titanium nitride.
  • metal is a material that has a lower resistivity than polysilicon, so the second conductive part 206 has a lower resistivity than the first conductive part 204.
  • polysilicon may be doped with impurities.
  • the thickness of the first conductive part 204 between the bottom surface 202B of the gate electrode 202 and the second conductive part 206 is the same as the thickness of the first conductive part 204 between the side surface 202C of the gate electrode 202 and the second conductive part 206. It can be the same. In order to further reduce gate resistance, the thickness of the first conductive part 204 between the bottom surface 202B of the gate electrode 202 and the second conductive part 206 is the same as that between the side surface 202C of the gate electrode 202 and the second conductive part 206. The thickness may be smaller than the thickness of the first conductive part 204 in .
  • the thickness of the first conductive part 204 between the bottom surface 202B of the gate electrode 202 and the second conductive part 206 may be increased. may be larger than the thickness of the first conductive part 204 between the side surface 202C of the gate electrode 202 and the second conductive part 206. This is because as the thickness of the first conductive part 204 between the bottom surface 202B of the gate electrode 202 and the second conductive part 206 increases, the depth of the recessed part 204A of the first conductive part 204 becomes smaller.
  • the gate resistance of the semiconductor device 200 can be further reduced.
  • the thickness of the first conductive part 204 between the side surface 202C of the gate electrode 202 and the second conductive part 206 is too small, it may affect the gate threshold voltage of the semiconductor device 200. Therefore, the thickness of the first conductive part 204 between the side surface 202C of the gate electrode 202 and the second conductive part 206 may be greater than the thickness of the gate insulating part 46.
  • the gate electrode 202 includes a first conductive part 204 made of polysilicon and in contact with the gate insulating part 46, and a second conductive part 206 made of metal and including the side surface 206A in contact with the first conductive part 204. Contains. Therefore, in the third embodiment as well, as in the first embodiment, gate resistance can be reduced while suppressing changes in gate threshold voltage.
  • FIG. 7 is an enlarged cross-sectional view showing the gate electrode 42 when the side surface 54A of the second conductive portion 54 is not parallel to the side surface 42C of the gate electrode 42.
  • the side surface 42C of the gate electrode 42 may be formed substantially parallel to the side wall 20A.
  • the side wall 20A of the gate trench 20 is inclined with respect to the Z-axis direction and the side surface 54A of the second conductive part 54 extends in the Z-axis direction
  • the side of the first conductive part 52 The portion thickness T2 becomes smaller at a position closer to the bottom surface 42B of the gate electrode 42.
  • the side thickness T2b of the gate electrode 42 at a position close to the bottom surface 42B is smaller than the side thickness T2a at a position close to the top surface 42A of the gate electrode 42.
  • the side thickness T2 of the first conductive portion 52 may affect the gate threshold voltage of the semiconductor device 10.
  • the first conductive portion 52 is adjusted such that the portion having the smallest thickness T2 has a thickness that does not affect the gate threshold voltage. can be configured.
  • FIG. 8 shows the arrangement of the gate contact plug 22 on the gate electrode 42 when the gate contact plug 22 has a relatively small width.
  • the width of the gate contact plug 22 in the Y-axis direction is smaller than the width of the gate electrode 42 and smaller than the width of the second conductive portion 54.
  • the bottom of the gate contact plug 22 is in contact with the second conductive part 54 but not with the first conductive part 52.
  • the W contained in the second conductive part 54 is It may be in contact with TiN contained in 22.
  • the second conductive portion 206 may extend from the top surface 202A to the bottom surface 202B of the gate electrode 202. Thereby, gate resistance can be further reduced while suppressing changes in gate threshold voltage.
  • each region within the semiconductor layer 12 may be reversed. That is, the p-type region may be made into an n-type region, and the n-type region may be made into a p-type region.
  • the various examples described herein can be combined to the extent not technically inconsistent.
  • the term “on” includes the meanings of “on” and “above” unless the context clearly dictates otherwise.
  • the phrase “the first layer is formed on the second layer” refers to the fact that in some embodiments the first layer may be directly disposed on the second layer in contact with the second layer, but in other embodiments. It is contemplated that the first layer may be placed above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first layer and the second layer.
  • the Z-axis direction used in this specification does not necessarily need to be a vertical direction, nor does it need to completely coincide with the vertical direction.
  • the X-axis direction may be a vertical direction
  • the Y-axis direction may be a vertical direction.
  • the insulating layer (14) includes a gate insulating part (46) interposed between the semiconductor layer (12) and the gate electrode (42) and covering the side wall (20A) of the trench (20),
  • the gate electrode (42) is a first conductive part (52) in contact with the gate insulating part (46); a second conductive part (54) including a side surface (54A) in contact with the first conductive part (52);
  • the first conductive part (52) is made of polysilicon, and the second conductive part (54) is made of metal.
  • the gate electrode (42) includes a side surface (42C) opposite to the sidewall (20A) of the trench (20), The semiconductor device according to appendix 1, wherein the first conductive portion (52) includes the side surface (42C) of the gate electrode (42).
  • the gate electrode (42) includes a bottom surface (42B) opposite to the top surface (42A), The semiconductor device according to appendix 4 or 5, wherein the first conductive portion (52) includes the bottom surface (42B) of the gate electrode (42).
  • the gate electrode (42) includes a bottom surface (42B) opposite to the top surface (42A), The semiconductor device according to appendix 4 or 5, wherein the second conductive portion (104) extends from the top surface (42A) to the bottom surface (42B) of the gate electrode (42).
  • the thickness (T1) of the first conductive part (52) between the bottom surface (42B) of the gate electrode (42) and the second conductive part (54) is the same as the side surface of the gate electrode (42). (42C) and the second conductive portion (54), the semiconductor device is smaller than the thickness (T2) of the first conductive portion (52).
  • the thickness (T1) of the first conductive part (52) between the bottom surface (42B) of the gate electrode (42) and the second conductive part (54) is equal to the thickness of the gate insulating part (46).
  • the gate contact plug (22) extends through the insulating layer (14) between the upper surface (42A) of the gate electrode (42) and the gate wiring (16), and extends through the first conductive portion. (52) and the semiconductor device according to any one of appendices 4 to 9, which is in contact with the second conductive portion (54).
  • the thickness (T2) of the first conductive part (52) between the side surface (42C) of the gate electrode (42) and the second conductive part (54) is equal to the thickness of the gate insulating part (46).
  • the semiconductor layer (12) includes a first conductivity type drift region (36), a second conductivity type body region (38) formed on the drift region (36), and a second conductivity type body region (38) formed on the body region (38).
  • the semiconductor device according to any one of Supplementary Notes 1 to 14.
  • SYMBOLS 10 100, 200... Semiconductor device 12... Semiconductor layer 12... First surface 12B... Second surface 14... Insulating layer 16... Gate wiring 18... Source wiring 20... Gate trench (trench) 20A... Side wall 20B... Bottom wall 22... Gate contact plug 24... Source contact plug 26... Termination trench 28... First field plate contact plug 30... Second field plate contact plug 32... Semiconductor substrate 34... Epitaxial layer 36...
  • Drift region 38 ...Body region 40...Source region 42, 202...Gate electrode 42A, 202A...Top surface 42B, 202B...Bottom surface 42C, 202C...Side surface 44...Field plate electrode 46...Gate insulator 48...Contact region 50...Drain electrode 52, 102, 204...First conductive part 52A, 204A...Concave part 102A...Opening 54,104,206...Second conductive part 54A, 104A, 206A...Side surface

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Abstract

半導体装置（１０）は、半導体層（１２）と、半導体層（１２）に形成されるとともに側壁（２０Ａ）を含むトレンチ（２０）と、半導体層（１２）上に形成された絶縁層（１４）と、トレンチ（２０）内に配置されたゲート電極（４２）とを備えている。絶縁層（１４）は、半導体層（１２）とゲート電極（４２）との間に介在してトレンチ（２０）の側壁（２０Ａ）を覆うゲート絶縁部（４６）を含む。ゲート電極（４２）は、ゲート絶縁部（４６）に接する第１導電部（５２）と、第１導電部（５２）に接する側面（５４Ａ）を含む第２導電部（５４）とを含み、第１導電部（５２）は、ポリシリコンから形成され、第２導電部（５４）は、金属から形成されている。

Description

半導体装置
　本開示は、半導体装置に関する。
　ゲートトレンチと、絶縁層と、底側電極と、開口側電極とを含むトレンチゲート構造を有するＭＩＳＦＥＴが知られている（例えば、特許文献１参照）。特許文献１には、開口側電極が、ゲート電極として機能するとともに、導電性ポリシリコンを含んでいることが開示されている。
特開２０２０－０７２１５８号公報
　トレンチゲート構造を有するＭＩＳＦＥＴを微細化するためには、ゲートトレンチのピッチを小さくする必要がある。ゲートトレンチのピッチを縮小すると、ゲート電極の寸法も小さくなるため、ゲート抵抗が増加する。
　本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成されるとともに側壁を含むトレンチと、前記半導体層上に形成された絶縁層と、前記トレンチ内に配置されたゲート電極とを備えている。前記絶縁層は、前記半導体層と前記ゲート電極との間に介在して前記トレンチの前記側壁を覆うゲート絶縁部を含む。前記ゲート電極は、前記ゲート絶縁部に接する第１導電部と、前記第１導電部に接する側面を含む第２導電部とを含み、前記第１導電部は、ポリシリコンから形成され、前記第２導電部は、金属から形成されている。
　本開示の半導体装置によれば、ゲート閾値電圧の変化を抑制しつつゲート抵抗を低減することができる。
図１は、第１実施形態による例示的な半導体装置の概略平面図である。 図２は、図１のＦ２－Ｆ２線に沿ったゲートトレンチの概略断面図である。 図３は、図２の部分拡大図である。 図４は、図１のＦ４－Ｆ４線に沿ったゲートトレンチの概略断面図である。 図５は、第２実施形態による例示的な半導体装置の概略断面図である。 図６は、第３実施形態による例示的な半導体装置の概略断面図である。 図７は、ゲート電極の変更例を示す概略断面図である。 図８は、ゲートコンタクトの変更例を示す概略断面図である。
　以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　［第１実施形態］
　図１は、第１実施形態による例示的な半導体装置１０の概略平面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に半導体装置１０を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。
　半導体装置１０は、例えばトレンチゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor，ＭＩＳＦＥＴ）である。半導体装置１０は、半導体層１２と、半導体層１２上に形成された絶縁層１４とを含む。半導体層１２は、一例ではシリコン（Ｓｉ）から形成することができる。半導体層１２は、図２を参照して後述する第１面１２Ａ、および第１面１２Ａとは反対側の第２面１２Ｂを含んでいる。図１において、Ｚ軸方向は、半導体層１２の第１面１２Ａおよび第２面１２Ｂと直交する方向であってよい。半導体層１２は、絶縁層１４により覆われているため、図１では半導体層１２の矩形状の外縁のみが示されている。絶縁層１４は、一例では、シリコン酸化膜（ＳｉＯ２）から形成することができる。絶縁層１４は、追加的または代替的に、ＳｉＯ２とは異なる絶縁材料、例えば窒化シリコン（ＳｉＮ）などから形成された層を含んでいてもよい。
　（半導体装置の例示的な平面レイアウト）
　半導体装置１０は、絶縁層１４上に形成されたゲート配線１６と、絶縁層１４上に形成されたソース配線１８とをさらに含んでいてよい。ソース配線１８は、ゲート配線１６から離隔されている。ゲート配線１６およびソース配線１８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成することができる。
　ゲート配線１６は、概して半導体層１２の外縁に沿って延びることができる。図１の例では、ゲート配線１６は、Ｘ軸方向に延びる第１ゲート配線部１６Ｘ１および第２ゲート配線部１６Ｘ２と、Ｙ軸方向に延びる第３ゲート配線部１６Ｙ１および第４ゲート配線部１６Ｙ２とを含む。第１ゲート配線部１６Ｘ１は、第３ゲート配線部１６Ｙ１の一端と、第４ゲート配線部１６Ｙ２の一端との間に接続されている。一方、第２ゲート配線部１６Ｘ２は、第３ゲート配線部１６Ｙ１の他端に接続されているが、第４ゲート配線部１６Ｙ２の他端には接続されていない。ゲート配線１６は、ゲートパッド部１６Ｐをさらに含んでいてよい。図１の例では、第４ゲート配線部１６Ｙ２の他端は、ゲートパッド部１６Ｐに接続されている。
　ソース配線１８は、ゲート配線１６によって少なくとも部分的に囲まれた内側ソース配線部１８ａと、ゲート配線１６を取り囲む外側ソース配線部１８ｂとを含んでいてよい。また、ソース配線１８は、内側ソース配線部１８ａと外側ソース配線部１８ｂとの間を接続するソース接続部１８ｃをさらに含むことができる。図１の例では、ゲート配線１６は、内側ソース配線部１８ａを部分的に囲む開いたループを形成している。ソース接続部１８ｃは、ゲート配線１６のループが開いている箇所に配置されることにより、内側ソース配線部１８ａを外側ソース配線部１８ｂに接続することができる。図１の例では、ソース接続部１８ｃは、第２ゲート配線部１６Ｘ２とゲートパッド部１６Ｐとの間を通っている。なお、別の例では、ゲート配線１６のループは、異なる箇所で開かれていてもよい。さらに別の例では、ゲート配線１６は、平面視で閉じたループを形成していてもよい。
　半導体装置１０は、半導体層１２に形成されたゲートトレンチ２０（単にトレンチ２０とも呼ぶ）をさらに含む。ゲートトレンチ２０は、平面視でゲート配線１６およびソース配線１８の両方と少なくとも部分的に重なるように配置することができる。半導体装置１０は、複数のゲートトレンチ２０を含んでいてよく、複数のゲートトレンチ２０のうちのいくつかは、等間隔で相互に平行に整列されていてよい。図１の例では、ゲートトレンチ２０は、Ｘ軸方向に延びるとともに、平面視で第３ゲート配線部１６Ｙ１または第４ゲート配線部１６Ｙ２と交差するように配置されている。
　半導体装置１０は、絶縁層１４を貫通するゲートコンタクトプラグ２２およびソースコンタクトプラグ２４をさらに含んでいてよい。ゲートコンタクトプラグ２２は、ゲート配線１６に結合されている。ゲートコンタクトプラグ２２は、平面視でゲートトレンチ２０とゲート配線１６とが交差する領域に配置することができる。ソースコンタクトプラグ２４は、ソース配線１８に結合されている。ソースコンタクトプラグ２４は、ゲートトレンチ２０と平行に延びるとともに、２つのゲートトレンチ２０の間に配置することができる。
　半導体装置１０は、半導体層１２に形成された終端トレンチ２６をさらに含んでいてもよい。図１の例では、終端トレンチ２６は、Ｘ軸方向に延びる第１終端トレンチ部２６Ｘ１および第２終端トレンチ部２６Ｘ２と、Ｙ軸方向に延びる第３終端トレンチ部２６Ｙ１および第４終端トレンチ部２６Ｙ２とを含んでいる。相互に平行に整列された複数のゲートトレンチ２０は、平面視で第１終端トレンチ部２６Ｘ１と第２終端トレンチ部２６Ｘ２との間に配置されている。第３終端トレンチ部２６Ｙ１は、平面視で内側ソース配線部１８ａと重なっている。また、第４終端トレンチ部２６Ｙ２は、平面視で外側ソース配線部１８ｂと重なっている。ゲートトレンチ２０は、第３終端トレンチ部２６Ｙ１および第４終端トレンチ部２６Ｙ２との間に延びるとともに、これらと連通している。したがって、ゲートトレンチ２０は、平面視で内側ソース配線部１８ａおよび外側ソース配線部１８ｂの両方と重なっている。
　半導体装置１０は、絶縁層１４を貫通する第１フィールドプレートコンタクトプラグ２８と、第２フィールドプレートコンタクトプラグ３０とをさらに含んでいてよい。第１フィールドプレートコンタクトプラグ２８は、内側ソース配線部１８ａに結合されている。第１フィールドプレートコンタクトプラグ２８は、平面視で第３終端トレンチ部２６Ｙ１と重なっている。第２フィールドプレートコンタクトプラグ３０は、外側ソース配線部１８ｂと結合されている。第２フィールドプレートコンタクトプラグ３０は、平面視で第４終端トレンチ部２６Ｙ２と重なっている。
　ゲートコンタクトプラグ２２、ソースコンタクトプラグ２４、第１フィールドプレートコンタクトプラグ２８、および第２フィールドプレートコンタクトプラグ３０の各々は、任意の金属材料から形成することができる。一例では、各コンタクトプラグ２２，２４，２８，３０は、タングステン（Ｗ）、チタン（Ｔｉ）、および窒化チタン（ＴｉＮ）のうちの少なくとも１つから形成することができる。
　半導体装置１０の平面レイアウトは図１の例に限られない。例えば、半導体装置１０は、終端トレンチ２６を含んでいなくてもよい。その場合、フィールドプレートコンタクトプラグ２８，３０は、各ゲートトレンチ２０の端部と重なるように配置されていてよい。例えば、半導体装置１０が、Ｙ軸方向に延びるゲートトレンチ２０をさらに含んでいてもよく、第１ゲート配線部１６Ｘ１および第２ゲート配線部１６Ｘ２が、Ｙ軸方向に延びるゲートトレンチ２０と交差していてもよい。例えば、半導体装置１０は、ソース配線１８を含んでいなくてもよい。その場合、フィールドプレートコンタクトプラグ３０は、各ゲートトレンチ２０の端部と重なるように配置されていてよい。
　（ゲートトレンチの詳細）
　図２を参照して、半導体装置１０のゲートトレンチ２０の詳細について説明する。図２は、図１の半導体装置１０のＦ２－Ｆ２線に沿った概略断面図である。
　半導体層１２は、半導体基板３２と、半導体基板３２上に形成されたエピタキシャル層３４とを含んでいてよい。その場合、半導体基板３２は、半導体層１２の第１面１２Ａを含み、エピタキシャル層３４は、半導体層１２の第２面１２Ｂを含む。半導体基板３２は、一例では、Ｓｉ基板であってよい。半導体基板３２は、ＭＩＳＦＥＴのドレイン領域に対応する。エピタキシャル層３４は、Ｓｉ基板上にエピタキシャル成長されたＳｉ層であってよい。エピタキシャル層３４は、ドリフト領域３６と、ドリフト領域３６上に形成されたボディ領域３８と、ボディ領域３８上に形成されたソース領域４０とを含むことができる。ソース領域４０は、半導体層１２の第２面１２Ｂを含んでいてよい。
　ドレイン領域（半導体基板３２）は、ｎ型不純物を含むｎ型領域であってよい。ドレイン領域（半導体基板３２）のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下とすることができる。ドレイン領域（半導体基板３２）は、５０μｍ以上４５０μｍ以下の厚さを有していてよい。
　ドリフト領域３６は、ドレイン領域（半導体基板３２）よりも低い濃度のｎ型不純物を含むｎ型領域であってよい。ドリフト領域３６のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ドリフト領域３６は、１μｍ以上２５μｍ以下の厚さを有していてよい。
　ボディ領域３８は、ｐ型不純物を含むｐ型領域であってよい。ボディ領域３８のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ボディ領域３８は、０．２μｍ以上１．０μｍ以下の厚さを有していてよい。
　ソース領域４０は、ドリフト領域３６よりも高い濃度のｎ型不純物を含むｎ型領域であってよい。ソース領域４０のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下とすることができる。ソース領域４０は、０．１μｍ以上１μｍ以下の厚さを有していてよい。
　なお、本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。
　ゲートトレンチ２０は、半導体層１２の第２面１２Ｂに開口を有するとともに、Ｚ軸方向に深さを有している。ゲートトレンチ２０は、半導体層１２のソース領域４０およびボディ領域３８を貫通してドリフト領域３６まで延びている。ゲートトレンチ２０は、側壁２０Ａおよび底壁２０Ｂを有し、底壁２０Ｂは、ドリフト領域３６に隣接している。ゲートトレンチ２０の深さは、１μｍ以上１０μｍ以下であってよい。
　ゲートトレンチ２０の側壁２０Ａは、半導体層１２の第２面１２Ｂに対して垂直な方向（Ｚ軸方向）に延びていてもよいし、Ｚ軸方向に対して傾斜していてもよい。一例では、側壁２０Ａは、ゲートトレンチ２０の幅が底壁２０Ｂに向かって小さくなるようにＺ軸方向に対して傾斜していてもよい。また、ゲートトレンチ２０の底壁２０Ｂは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。
　半導体装置１０は、ゲートトレンチ２０内に配置されたゲート電極４２およびフィールドプレート電極４４をさらに含む。ゲート電極４２は、ゲート電圧が印加されるように構成された電極であり、フィールドプレート電極４４は、基準電圧（またはソース電圧）が印加されるように構成された電極であってよい。
　ゲート電極４２は、絶縁層１４に覆われた上面４２Ａ、および上面４２Ａと反対側の底面４２Ｂを含む。フィールドプレート電極４４は、ゲートトレンチ２０内において、ゲート電極４２の下方に配置されている。より詳細には、フィールドプレート電極４４は、ゲート電極４２の底面４２Ｂとゲートトレンチ２０の底壁２０Ｂとの間に配置されている。ゲート電極４２の底面４２Ｂの少なくとも一部は、絶縁層１４を挟んでフィールドプレート電極４４と対向している。ゲート電極４２は、ゲートトレンチ２０の側壁２０Ａと対向する側面４２Ｃをさらに含む。
　ゲート電極４２の上面４２Ａは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。また、ゲート電極４２の底面４２Ｂは、Ｚ軸方向において、ドリフト領域３６とボディ領域３８との界面との近くに位置しており、好ましくは、当該界面よりも下方にあってよい。ゲート電極４２の上面４２Ａおよび底面４２Ｂは、平坦であってもよいし、湾曲していてもよい。
　ゲート電極４２およびフィールドプレート電極４４は、周囲を絶縁層１４によって囲まれている。フィールドプレート電極４４は、ゲート電極４２よりも小さい幅を有していてよい。フィールドプレート電極４４が比較的小さい幅を有することにより、フィールドプレート電極４４を囲む絶縁層１４の厚さは比較的大きくなる。これによりゲートトレンチ２０内の電界集中を緩和することができる。
　絶縁層１４は、ゲート電極４２と半導体層１２との間に介在してゲートトレンチ２０の側壁２０Ａを覆うゲート絶縁部４６を含む。ゲート絶縁部４６は、ゲート電極４２の側面４２Ｃとゲートトレンチ２０の側壁２０Ａとの間にある絶縁層１４の一部である。ゲート絶縁部４６は、ゲート電極４２の側面４２Ｃおよびゲートトレンチ２０の側壁２０Ａの両方に接している。すなわち、ゲート電極４２は、ゲート絶縁部４６を介して半導体層１２と対向している。ゲート電極４２に所定の電圧が印加されると、ゲート絶縁部４６と隣接するｐ型のボディ領域３８内にチャネルが形成される。半導体装置１０は、このチャネルを介したｎ型のソース領域４０とｎ型のドリフト領域３６との間のＺ軸方向の電子の流れの制御を可能とすることができる。
　半導体層１２は、コンタクト領域４８をさらに含んでいてよい。コンタクト領域４８は、ｐ型不純物を含むｐ型領域であってよい。コンタクト領域４８のｐ型不純物濃度は、ボディ領域３８よりも高く、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下とすることができる。ソースコンタクトプラグ２４は、絶縁層１４およびソース領域４０を貫通して、コンタクト領域４８に接するように延びている。ソースコンタクトプラグ２４は、絶縁層１４上に形成されたソース配線１８を、半導体層１２のコンタクト領域４８に電気的に接続することができる。
　半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極５０をさらに含んでいてよい。ドレイン電極５０は、ドレイン領域（半導体基板３２）に隣接しており、かつ電気的に接続されている。ドレイン電極５０は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成することができる。
　（ゲート電極の詳細）
　ゲート電極４２は、第１導電部５２と、第１導電部５２に接する側面５４Ａを含む第２導電部５４とを含んでいる。第２導電部５４は、第１導電部５２に形成された凹部５２Ａ内に埋め込まれていてよい。第１導電部５２は、ゲート電極４２の側面４２Ｃおよび底面４２Ｂを含んでいる。一方、ゲート電極４２の上面４２Ａの一部は、第２導電部５４に含まれ、ゲート電極４２の上面４２Ａの残りは、第１導電部５２に含まれている。
　第１導電部５２は、ゲート絶縁部４６に接している。より詳細には、第１導電部５２は、ゲート電極４２の側面４２Ｃを介してゲート絶縁部４６に接している。したがって、第１導電部５２は、ゲート絶縁部４６を介して半導体層１２のボディ領域３８と対向している。
　第１導電部５２は、ポリシリコンから形成され、第２導電部５４は、金属から形成されている。第２導電部５４は、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、およびニッケル（Ｎｉ）のうちの少なくとも１つを含む金属から形成されていてよい。例えば、第２導電部５４は、バリアメタルとしての窒化チタンと、埋め込み金属としてのタングステンとを含んでいてよい。この場合、窒化チタンが第１導電部５２の凹部５２Ａに沿って形成され、窒化チタン上にタングステンが埋め込まれていてよい。窒化チタンを凹部５２Ａに沿って形成することにより、タングステンの第１導電部５２（ポリシリコン）への拡散を抑制することができる。
　一般に、金属はポリシリコンよりも小さい抵抗率を有する材料であるため、第２導電部５４は、第１導電部５２よりも小さい抵抗率を有している。なお、ポリシリコンには、不純物がドーピングされていてよい。
　フィールドプレート電極４４は、ポリシリコンから形成することができる。別の例では、フィールドプレート電極４４は、金属から形成されていてもよい。その場合、フィールドプレート電極４４は、第２導電部５４と同様の金属から形成されていてよい。
　ここで、図３を参照して、第１導電部５２の寸法についてさらに説明する。図３は、図２の部分拡大図である。図３に示すように、ゲート電極４２の底面４２Ｂと第２導電部５４との間における第１導電部５２の厚さをＴ１、ゲート電極４２の側面４２Ｃと第２導電部５４との間における第１導電部５２の厚さをＴ２とする。厚さＴ１は、ゲート電極４２の底面４２Ｂと第２導電部５４との間の距離に相当する。なお、厚さＴ１は、Ｚ軸方向における寸法であるものとする。また、厚さＴ２は、ゲート電極４２の側面４２Ｃと第２導電部５４（側面５４Ａ）との間の距離に相当する。なお、厚さＴ２は、側面４２Ｃに垂直な方向における寸法であるものとする。本明細書では、厚さＴ１を第１導電部５２の底部厚さＴ１、厚さＴ２を第１導電部５２の側部厚さＴ２とも呼ぶ。
　また、ゲート絶縁部４６の厚さをＴ３とする。厚さＴ３は、ゲートトレンチ２０の側壁２０Ａとゲート電極４２の側面４２Ｃとの間の距離に相当する。なお、厚さＴ３は、側壁２０Ａに垂直な方向における寸法であるものとする。
　第１導電部５２の底部厚さＴ１は、第１導電部５２の側部厚さＴ２と同じであってよい。より好ましくは、第１導電部５２の底部厚さＴ１は、第１導電部５２の側部厚さＴ２よりも小さくてよい。ポリシリコンから形成された第１導電部５２は、金属から形成された第２導電部５４よりも大きな抵抗率を有しているため、第１導電部５２の底部厚さＴ１を小さくするほど、半導体装置１０のゲート抵抗を低減することができる。したがって、第１導電部５２の底部厚さＴ１は、可能な限り小さくしてもよい。例えば、第１導電部５２の底部厚さＴ１は、ゲート絶縁部４６の厚さＴ３以下であってもよい。
　第１導電部５２の底部厚さＴ１だけでなく、第１導電部５２の側部厚さＴ２を小さくすることにより、半導体装置１０のゲート抵抗をさらに低減することができる。ただし、第１導電部５２の側部厚さＴ２が小さすぎると半導体装置１０のゲート閾値電圧に影響を与え得る。したがって、第１導電部５２の側部厚さＴ２は、ゲート抵抗およびゲート閾値電圧の両方を考慮して設定することができる。第１導電部５２の側部厚さＴ２は、ゲート絶縁部４６の厚さＴ３よりも大きくてよい。
　（ゲートコンタクトプラグの配置）
　次に、図４を参照して、ゲートコンタクトプラグ２２の配置について説明する。図４は、図１の半導体装置１０のＦ４－Ｆ４線に沿った概略断面図である。図４では、図３とは異なり、絶縁層１４上にゲート配線１６が形成されている領域の断面が示されている。
　ゲートコンタクトプラグ２２は、ゲート配線１６をゲート電極４２に接続するように構成されている。ゲートコンタクトプラグ２２は、ゲート電極４２の上面４２Ａと、ゲート配線１６との間の絶縁層１４を貫通して延びている。図４の例では、ゲートコンタクトプラグ２２のＹ軸方向における幅は、ゲート電極４２の幅よりも小さいが、第２導電部５４の幅よりも大きくてよい。したがって、ゲートコンタクトプラグ２２は、第１導電部５２および第２導電部５４に接している。
　（作用）
　以下、本実施形態の半導体装置１０の作用について説明する。
　本実施形態の半導体装置１０では、ゲート電極４２は、ゲート絶縁部４６に接する第１導電部５２と、第１導電部５２に接する側面５４Ａを含む第２導電部５４とを含んでいる。第１導電部５２は、ポリシリコンから形成され、第２導電部５４は、金属から形成されている。
　一般に、金属はポリシリコンよりも小さい抵抗率を有する材料である。したがって、ゲート電極４２が金属から形成された第２導電部５４を含むことにより、半導体装置１０のゲート抵抗を低減することができる。
　一方、半導体装置１０のゲート閾値電圧は、ゲート絶縁部４６を挟んで対向する材料間の仕事関数（真空準位とフェルミ準位とのエネルギー差）の関係の影響を受ける。半導体装置１０では、半導体層１２のボディ領域３８が、ゲート絶縁部４６を介してゲート電極４２と対向している。したがって、半導体層１２のボディ領域３８を形成する材料（本実施形態ではｐ型不純物を含むシリコン）の仕事関数と、ゲート電極４２を形成する材料の仕事関数との関係がゲート閾値電圧に影響を与える。例えば、ゲート電極４２を全て金属で形成した場合、ゲート抵抗は低減されるものの、ゲート閾値電圧は、ポリシリコンから形成されたゲート電極４２を用いた場合から変化する。
　本実施形態の半導体装置１０においては、第１導電部５２がゲート絶縁部４６に接しているため、第１導電部５２がゲート絶縁部４６を介して半導体層１２（ボディ領域３８）と対向している。したがって、ゲート電極４２が、金属から形成された第２導電部５４を含んでいても、第１導電部５２がポリシリコンから形成されていることにより、ゲート閾値電圧の変化を抑制することができる。
　（効果）
　本実施形態の半導体装置１０は、以下の利点を有する。
　（１）ゲート電極４２は、ゲート絶縁部４６に接する第１導電部５２と、第１導電部５２に接する側面５４Ａを含む第２導電部５４とを含んでいる。第１導電部５２は、ポリシリコンから形成され、第２導電部５４は、金属から形成されている。したがって、ゲート閾値電圧の変化を抑制しつつ、ゲート抵抗を低減することができる。
　（２）ゲート電極４２の底面４２Ｂと第２導電部５４との間における第１導電部５２の厚さＴ１は、ゲート電極４２の側面４２Ｃと第２導電部５４との間における第１導電部５２の厚さＴ２よりも小さくてよい。
　ゲート電極４２の側面４２Ｃと第２導電部５４との間における第１導電部５２の厚さＴ２を小さくし過ぎると、ゲート閾値電圧に影響を与え得る。一方、ゲート電極４２の底面４２Ｂと第２導電部５４との間における第１導電部５２の厚さＴ１を小さくしても、ゲート閾値電圧への影響は小さい。したがって、厚さＴ１を厚さＴ２よりも小さくすることによって、ゲート閾値電圧の変化を抑制しつつ、ゲート抵抗をさらに低減することができる。
　（３）ゲート電極４２の側面４２Ｃと第２導電部５４との間における第１導電部５２の厚さＴ２は、ゲート絶縁部４６の厚さＴ３よりも大きくてよい。
　ゲート電極４２の側面４２Ｃと第２導電部５４との間における第１導電部５２の厚さＴ２を小さくし過ぎると、ゲート閾値電圧に影響を与え得る。したがって、ゲート絶縁部４６の厚さＴ３よりも大きくすることによって、ゲート閾値電圧の変化を抑制することができる。
　（４）半導体装置１０は、ゲートトレンチ２０内においてゲート電極４２の下方に配置されたフィールドプレート電極４４を含んでいてよい。
　これにより、半導体装置１０のオン抵抗を低減するためにエピタキシャル層３４における不純物濃度を高くした場合であっても、耐圧を維持することができる。さらに、ゲート・ドレイン間容量を低減することができるので、半導体装置１０のスイッチング速度を向上させることができる。
　［第２実施形態］
　図５は、第２実施形態による例示的な半導体装置１００の概略断面図である。図５において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
　半導体装置１００では、ゲート電極４２は、ポリシリコンから形成された第１導電部１０２および金属から形成された第２導電部１０４を含んでいる。第１導電部１０２は、ゲート絶縁部４６に接している。また、第２導電部１０４は、第１導電部１０２に接する側面１０４Ａを含む。第１実施形態の第２導電部５４とは異なり、第２導電部１０４は、ゲート電極４２の上面４２Ａから底面４２Ｂまで延在している。第１導電部１０２は、ゲート電極４２の上面４２Ａから底面４２Ｂまで貫通する開口１０２Ａを有している。第２導電部１０４は、開口１０２Ａ内に埋め込まれている。
　これにより、ゲート電極４２中に占める第２導電部１０４の割合を第１実施形態よりも増加させることができる。したがって、半導体装置１００では、ゲート閾値電圧の変化を抑制しつつ、ゲート抵抗をさらに低減することができる。
　［第３実施形態］
　図６は、第３実施形態による例示的な半導体装置２００の概略断面図である。図６において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
　半導体装置２００は、ゲートトレンチ２０内に配置されたゲート電極２０２を含む。第１実施形態や第２実施形態とは異なり、ゲート電極２０２の下に他の電極は配置されていない。
　ゲート電極２０２は、絶縁層１４に覆われた上面２０２Ａ、および上面２０２Ａと反対側の底面２０２Ｂを含む。ゲート電極２０２の底面２０２Ｂは、絶縁層１４を挟んでゲートトレンチ２０の底壁２０Ｂと対向している。ゲート電極２０２は、ゲートトレンチ２０の側壁２０Ａと対向する側面２０２Ｃをさらに含む。
　ゲート電極２０２の上面２０２Ａは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。また、ゲート電極２０２の底面２０２Ｂは、Ｚ軸方向において、ドリフト領域３６とボディ領域３８との界面よりも下方に位置することができる。ゲート電極２０２の上面２０２Ａおよび底面２０２Ｂは、平坦であってもよいし、湾曲していてもよい。
　ゲート電極２０２は、周囲を絶縁層１４によって囲まれている。絶縁層１４は、ゲート電極２０２と半導体層１２との間に介在してゲートトレンチ２０の側壁２０Ａを覆うゲート絶縁部４６を含む。ゲート絶縁部４６は、ゲート電極２０２の側面２０２Ｃとゲートトレンチ２０の側壁２０Ａとの間にある絶縁層１４の一部である。ゲート絶縁部４６は、ゲート電極２０２の側面２０２Ｃおよびゲートトレンチ２０の側壁２０Ａの両方に接している。ゲート電極２０２に所定の電圧が印加されると、ゲート絶縁部４６と隣接するｐ型のボディ領域３８内にチャネルが形成される。半導体装置２００は、このチャネルを介したｎ型のソース領域４０とｎ型のドリフト領域３６との間のＺ軸方向の電子の流れの制御を可能とすることができる。
　ゲート電極２０２は、第１導電部２０４と、第１導電部２０４に接する側面２０６Ａを含む第２導電部２０６とを含んでいる。第２導電部２０６は、第１導電部２０４に形成された凹部２０４Ａ内に埋め込まれていてよい。第１導電部２０４は、ゲート電極２０２の側面２０２Ｃおよび底面２０２Ｂを含んでいる。一方、ゲート電極２０２の上面２０２Ａの一部は、第２導電部２０６に含まれ、ゲート電極２０２の上面２０２Ａの残りは、第１導電部２０４に含まれている。
　第１導電部２０４は、ゲート絶縁部４６に接している。より詳細には、第１導電部２０４は、ゲート電極２０２の側面２０２Ｃを介してゲート絶縁部４６に接している。
　第１導電部２０４は、ポリシリコンから形成され、第２導電部２０６は、金属から形成されている。第２導電部２０６は、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、およびニッケル（Ｎｉ）のうちの少なくとも１つを含む金属から形成されていてよい。例えば、第２導電部２０６は、バリアメタルとしての窒化チタンと、埋め込み金属としてのタングステンとを含んでいてよい。この場合、窒化チタンが第１導電部２０４の凹部２０４Ａに沿って形成され、窒化チタン上にタングステンが埋め込まれていてよい。窒化チタンを凹部２０４Ａに沿って形成することにより、タングステンの第１導電部２０４（ポリシリコン）への拡散を抑制することができる。
　一般に、金属はポリシリコンよりも小さい抵抗率を有する材料であるため、第２導電部２０６は、第１導電部２０４よりも小さい抵抗率を有している。なお、ポリシリコンには、不純物がドーピングされていてよい。
　ゲート電極２０２の底面２０２Ｂと第２導電部２０６との間における第１導電部２０４の厚さは、ゲート電極２０２の側面２０２Ｃと第２導電部２０６との間における第１導電部２０４の厚さと同じであってよい。ゲート抵抗をさらに低減するために、ゲート電極２０２の底面２０２Ｂと第２導電部２０６との間における第１導電部２０４の厚さは、ゲート電極２０２の側面２０２Ｃと第２導電部２０６との間における第１導電部２０４の厚さよりも小さくてもよい。あるいは、第１導電部２０４の凹部２０４Ａへの第２導電部２０６の埋め込みを容易にするために、ゲート電極２０２の底面２０２Ｂと第２導電部２０６との間における第１導電部２０４の厚さは、ゲート電極２０２の側面２０２Ｃと第２導電部２０６との間における第１導電部２０４の厚さよりも大きくてもよい。これは、ゲート電極２０２の底面２０２Ｂと第２導電部２０６との間における第１導電部２０４の厚さが大きくなると、第１導電部２０４の凹部２０４Ａの深さが小さくなるためである。
　ゲート電極２０２の側面２０２Ｃと第２導電部２０６との間における第１導電部２０４の厚さを小さくすることにより、半導体装置２００のゲート抵抗をさらに低減することができる。ただし、ゲート電極２０２の側面２０２Ｃと第２導電部２０６との間における第１導電部２０４の厚さが小さすぎると半導体装置２００のゲート閾値電圧に影響を与え得る。したがって、ゲート電極２０２の側面２０２Ｃと第２導電部２０６との間における第１導電部２０４の厚さは、ゲート絶縁部４６の厚さよりも大きくてよい。
　このように、ゲート電極２０２は、ポリシリコンから形成され、ゲート絶縁部４６に接する第１導電部２０４と、金属から形成され、第１導電部２０４に接する側面２０６Ａを含む第２導電部２０６とを含んでいる。したがって、第３実施形態においても、第１実施形態と同様、ゲート閾値電圧の変化を抑制しつつ、ゲート抵抗を低減することができる。
　［変更例］
　上記した実施形態の各々は、以下のようにさらに変更して実施することができる。
　（ゲート電極の変更例）
　・第１実施形態における第１導電部５２および第２導電部５４の形状は任意に変更可能である。図７は、第２導電部５４の側面５４Ａが、ゲート電極４２の側面４２Ｃと平行でない場合のゲート電極４２を示す拡大断面図である。
　ゲート電極４２の側面４２Ｃは、側壁２０Ａと略平行に形成されていてよい。図７の例のように、ゲートトレンチ２０の側壁２０ＡがＺ軸方向に対して傾斜し、かつ第２導電部５４の側面５４ＡがＺ軸方向に延びている場合、第１導電部５２の側部厚さＴ２は、ゲート電極４２の底面４２Ｂにより近い位置でより小さくなる。例えば、ゲート電極４２の底面４２Ｂに近い位置における側部厚さＴ２ｂは、ゲート電極４２の上面４２Ａに近い位置における側部厚さＴ２ａよりも小さい。
　前述の通り、第１導電部５２の側部厚さＴ２が小さすぎると半導体装置１０のゲート閾値電圧に影響を与え得る。図７の例のように、側部厚さＴ２が一定でない場合には、最も小さい厚さＴ２を有する部分が、ゲート閾値電圧に影響を与えない程度の厚さとなるように第１導電部５２を構成することができる。
　（ゲートコンタクトプラグの変更例）
　・各実施形態において、ゲートコンタクトプラグ２２の寸法は任意に変更可能である。図８は、ゲートコンタクトプラグ２２が比較的小さい幅を有する場合のゲート電極４２上のゲートコンタクトプラグ２２の配置を示している。
　図８の例では、ゲートコンタクトプラグ２２のＹ軸方向における幅は、ゲート電極４２の幅よりも小さく、かつ第２導電部５４の幅よりも小さい。この場合、ゲートコンタクトプラグ２２の底部は、第２導電部５４に接するが、第１導電部５２とは接していない。例えば、ゲートコンタクトプラグ２２および第２導電部５４が、いずれも、バリアメタルとしてのＴｉＮと、埋め込み金属としてのＷとを含んでいる場合、第２導電部５４に含まれるＷが、ゲートコンタクトプラグ２２に含まれるＴｉＮに接していてよい。
　（その他の変更例）
　・第３実施形態において、第２導電部２０６が、ゲート電極２０２の上面２０２Ａから底面２０２Ｂまで延在していてもよい。これにより、ゲート閾値電圧の変化を抑制しつつ、ゲート抵抗をさらに低減することができる。
　・半導体層１２内の各領域の導電型は、反転されてもよい。すなわち、ｐ型領域がｎ型領域とされ、ｎ型領域がｐ型領域とされてもよい。
　本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
　本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
　本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
　本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　例えば、本明細書で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　［付記］
　本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
　（付記１）
　半導体層（１２）と、
　前記半導体層（１２）に形成されるとともに、側壁（２０Ａ）を含むトレンチ（２０）と、
　前記半導体層（１２）上に形成された絶縁層（１４）と、
　前記トレンチ（２０）内に配置されたゲート電極（４２）と
　を備え、
　前記絶縁層（１４）は、前記半導体層（１２）と前記ゲート電極（４２）との間に介在して前記トレンチ（２０）の前記側壁（２０Ａ）を覆うゲート絶縁部（４６）を含み、
　前記ゲート電極（４２）は、
　前記ゲート絶縁部（４６）に接する第１導電部（５２）と、
　前記第１導電部（５２）に接する側面（５４Ａ）を含む第２導電部（５４）と
　を含み、
　前記第１導電部（５２）は、ポリシリコンから形成され、前記第２導電部（５４）は、金属から形成されている、
　半導体装置。
　（付記２）
　前記ゲート電極（４２）は、前記トレンチ（２０）の前記側壁（２０Ａ）と対向する側面（４２Ｃ）を含み、
　前記第１導電部（５２）は、前記ゲート電極（４２）の前記側面（４２Ｃ）を含んでいる、付記１に記載の半導体装置。
　（付記３）
　前記第２導電部（５４）は、前記第１導電部（５２）に形成された凹部（５２Ａ）内に埋め込まれている、付記１または２に記載の半導体装置。
　（付記４）
　前記ゲート電極（４２）は、前記絶縁層（１４）に覆われた上面（４２Ａ）を含む、付記１～３のうちのいずれか１つに記載の半導体装置。
　（付記５）
　前記第２導電部（５４）は、前記ゲート電極（４２）の前記上面（４２Ａ）の一部を含む、付記４に記載の半導体装置。
　（付記６）
　前記ゲート電極（４２）は、前記上面（４２Ａ）と反対側の底面（４２Ｂ）を含み、
　前記第１導電部（５２）は、前記ゲート電極（４２）の前記底面（４２Ｂ）を含んでいる、付記４または５に記載の半導体装置。
　（付記７）
　前記ゲート電極（４２）は、前記上面（４２Ａ）と反対側の底面（４２Ｂ）を含み、
　前記第２導電部（１０４）は、前記ゲート電極（４２）の前記上面（４２Ａ）から前記底面（４２Ｂ）まで延在している、付記４または５に記載の半導体装置。
　（付記８）
　前記ゲート電極（４２）の前記底面（４２Ｂ）と前記第２導電部（５４）との間における前記第１導電部（５２）の厚さ（Ｔ１）は、前記ゲート電極（４２）の前記側面（４２Ｃ）と前記第２導電部（５４）との間における前記第１導電部（５２）の厚さ（Ｔ２）よりも小さい、付記６に記載の半導体装置。
　（付記９）
　前記ゲート電極（４２）の前記底面（４２Ｂ）と前記第２導電部（５４）との間における前記第１導電部（５２）の厚さ（Ｔ１）は、前記ゲート絶縁部（４６）の厚さ（Ｔ３）以下である、付記８に記載の半導体装置。
　（付記１０）
　前記絶縁層（１４）上に形成されたゲート配線（１６）と、
　前記ゲート配線（１６）を前記ゲート電極（４２）に結合するように構成されたゲートコンタクトプラグ（２２）と
　をさらに備え、
　前記ゲートコンタクトプラグ（２２）は、前記ゲート電極（４２）の前記上面（４２Ａ）と前記ゲート配線（１６）との間の前記絶縁層（１４）を貫通して延びるとともに、前記第１導電部（５２）および前記第２導電部（５４）に接している、付記４～９のうちのいずれか１つに記載の半導体装置。
　（付記１１）
　前記ゲート電極（４２）の前記側面（４２Ｃ）と前記第２導電部（５４）との間における前記第１導電部（５２）の厚さ（Ｔ２）は、前記ゲート絶縁部（４６）の厚さ（Ｔ３）よりも大きい、付記１～１０のうちのいずれか１つに記載の半導体装置。
　（付記１２）
　前記第２導電部（５４）は、タングステン、チタン、窒化チタン、およびニッケルのうちの少なくとも１つを含む金属から形成されている、付記１～１１のうちのいずれか１つに記載の半導体装置。
　（付記１３）
　前記トレンチ（２０）内において前記ゲート電極（４２）の下方に配置されたフィールドプレート電極（４４）をさらに備える、付記１～１２のうちのいずれか１つに記載の半導体装置。
　（付記１４）
　前記フィールドプレート電極（４４）は、ポリシリコンから形成されている、付記１３に記載の半導体装置。
　（付記１５）
　前記半導体層（１２）は、第１導電型のドリフト領域（３６）と、前記ドリフト領域（３６）上に形成された第２導電型のボディ領域（３８）と、前記ボディ領域（３８）上に形成された第１導電型のソース領域（４０）とを含み、前記第１導電部（５２）は、前記ゲート絶縁部（４６）を介して前記ボディ領域（３８）と対向している、付記１～１４のうちのいずれか１つに記載の半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０，１００，２００…半導体装置
　１２…半導体層
　１２Ａ…第１面
　１２Ｂ…第２面
　１４…絶縁層
　１６…ゲート配線
　１８…ソース配線
　２０…ゲートトレンチ（トレンチ）
　２０Ａ…側壁
　２０Ｂ…底壁
　２２…ゲートコンタクトプラグ
　２４…ソースコンタクトプラグ
　２６…終端トレンチ
　２８…第１フィールドプレートコンタクトプラグ
　３０…第２フィールドプレートコンタクトプラグ
　３２…半導体基板
　３４…エピタキシャル層
　３６…ドリフト領域
　３８…ボディ領域
　４０…ソース領域
　４２，２０２…ゲート電極
　４２Ａ，２０２Ａ…上面
　４２Ｂ，２０２Ｂ…底面
　４２Ｃ，２０２Ｃ…側面
　４４…フィールドプレート電極
　４６…ゲート絶縁部
　４８…コンタクト領域
　５０…ドレイン電極
　５２，１０２，２０４…第１導電部
　５２Ａ，２０４Ａ…凹部
　１０２Ａ…開口
　５４，１０４，２０６…第２導電部
　５４Ａ，１０４Ａ，２０６Ａ…側面

Claims (15)

  1. 　半導体層と、
    　前記半導体層に形成されるとともに、側壁を含むトレンチと、
    　前記半導体層上に形成された絶縁層と、
    　前記トレンチ内に配置されたゲート電極と
    　を備え、
    　前記絶縁層は、前記半導体層と前記ゲート電極との間に介在して前記トレンチの前記側壁を覆うゲート絶縁部を含み、
    　前記ゲート電極は、
    　　前記ゲート絶縁部に接する第１導電部と、
    　　前記第１導電部に接する側面を含む第２導電部と
    　を含み、
    　前記第１導電部は、ポリシリコンから形成され、前記第２導電部は、金属から形成されている、
    　半導体装置。
  2. 　前記ゲート電極は、前記トレンチの前記側壁と対向する側面を含み、
    　前記第１導電部は、前記ゲート電極の前記側面を含んでいる、請求項１に記載の半導体装置。
  3. 　前記第２導電部は、前記第１導電部に形成された凹部内に埋め込まれている、請求項１または２に記載の半導体装置。
  4. 　前記ゲート電極は、前記絶縁層に覆われた上面を含む、請求項１～３のうちのいずれか一項に記載の半導体装置。
  5. 　前記第２導電部は、前記ゲート電極の前記上面の一部を含む、請求項４に記載の半導体装置。
  6. 　前記ゲート電極は、前記上面と反対側の底面を含み、
    　前記第１導電部は、前記ゲート電極の前記底面を含んでいる、請求項４または５に記載の半導体装置。
  7. 　前記ゲート電極は、前記上面と反対側の底面を含み、
    　前記第２導電部は、前記ゲート電極の前記上面から前記底面まで延在している、請求項４または５に記載の半導体装置。
  8. 　前記ゲート電極の前記底面と前記第２導電部との間における前記第１導電部の厚さは、前記ゲート電極の前記側面と前記第２導電部との間における前記第１導電部の厚さよりも小さい、請求項６に記載の半導体装置。
  9. 　前記ゲート電極の前記底面と前記第２導電部との間における前記第１導電部の厚さは、前記ゲート絶縁部の厚さ以下である、請求項８に記載の半導体装置。
  10. 　前記絶縁層上に形成されたゲート配線と、
    　前記ゲート配線を前記ゲート電極に結合するように構成されたゲートコンタクトプラグと
    　をさらに備え、
    　前記ゲートコンタクトプラグは、前記ゲート電極の前記上面と前記ゲート配線との間の前記絶縁層を貫通して延びるとともに、前記第１導電部および前記第２導電部に接している、請求項４～９のうちのいずれか一項に記載の半導体装置。
  11. 　前記ゲート電極の前記側面と前記第２導電部との間における前記第１導電部の厚さは、前記ゲート絶縁部の厚さよりも大きい、請求項１～１０のうちのいずれか一項に記載の半導体装置。
  12. 　前記第２導電部は、タングステン、チタン、窒化チタン、およびニッケルのうちの少なくとも１つを含む金属から形成されている、請求項１～１１のうちのいずれか一項に記載の半導体装置。
  13. 　前記トレンチ内において前記ゲート電極の下方に配置されたフィールドプレート電極をさらに備える、請求項１～１２のうちのいずれか一項に記載の半導体装置。
  14. 　前記フィールドプレート電極は、ポリシリコンから形成されている、請求項１３に記載の半導体装置。
  15. 　前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のボディ領域と、前記ボディ領域上に形成された第１導電型のソース領域とを含み、前記第１導電部は、前記ゲート絶縁部を介して前記ボディ領域と対向している、請求項１～１４のうちのいずれか一項に記載の半導体装置。
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