JP2019140152A - 半導体装置 - Google Patents

Abstract

【課題】チップ面積を縮小することが可能な半導体装置を提供する。【解決手段】半導体装置は、ドレイン層と、ドリフト層と、ボディ層と、ソース領域と、ソース領域の上面からドリフト層まで到達しているゲート電極領域と、ソース領域の上面に接するとともにゲート電極領域の上方に配置されているソース電極と、を備える。ゲート電極領域は、ボディ層にゲート絶縁膜を介して対向している第１および第２ゲート電極を備える。ゲート電極領域は、第１および第２ゲート電極の間に配置されており、中間絶縁膜によって第１ゲート電極および第２ゲート電極から絶縁されている埋め込み電極を備える。埋め込み電極の下端部は、第１および第２ゲート電極の下端部よりも下方側に位置している。埋め込み電極の上端部は、ソース電極に接している。第１および第２ゲート電極の上端部は、絶縁膜によってソース電極から絶縁されている。【選択図】図１

Description

本明細書で開示する技術は、半導体装置に関する。

特許文献１には、トレンチダブル電極構造を備えたパワーＭＯＳＦＥＴが開示されている。トレンチダブル電極構造は、トレンチゲート構造の下方側に、絶縁膜で覆われたソース埋め込み電極（フィールドプレート電極）を配置した構造である。

特開２００８―１０３６８３号公報

トレンチダブル電極構造では、フィールドプレート電極は、ソース電極と同電位にする必要がある。そのため特許文献１の技術では、ソース電極とフィールドプレート電極を接続するための「接続領域」を、ＭＯＳＦＥＴ素子の周辺部等に作成する必要がある。接続領域によって、チップ面積が増大してしまう。本明細書は、チップ面積を縮小することが可能な半導体装置を提供することを目的とする。

本明細書で開示する半導体装置の一実施形態は、第１導電型のドレイン層と、ドレイン層の上面に接している第１導電型のドリフト層と、ドリフト層の上面に接している第２導電型のボディ層と、ボディ層の上部に配置されている第１導電型のソース領域と、ソース領域の上面からドリフト層まで到達しているゲート電極領域と、ソース領域の上面に接するとともにゲート電極領域の上方に配置されているソース電極と、を備える。側面からの断面視において、ゲート電極領域は、第１の側面においてボディ層にゲート絶縁膜を介して対向している第１ゲート電極を備える。ゲート電極領域は、第１の側面とは反対側の第２の側面においてボディ層にゲート絶縁膜を介して対向する第２ゲート電極を備える。ゲート電極領域は、第１ゲート電極および第２ゲート電極の間に配置されており、中間絶縁膜によって第１ゲート電極および第２ゲート電極から絶縁されている埋め込み電極を備える。埋め込み電極の下端部は、第１ゲート電極および第２ゲート電極の下端部よりも下方側に位置しているとともに、底部絶縁膜を介してドリフト層に接している。第１ゲート電極および第２ゲート電極の下端部から埋め込み電極の下端部までの領域において、埋め込み電極は、埋め込み電極絶縁膜を介してドリフト層に対向している。埋め込み電極の上端部は、ソース電極に接している。第１ゲート電極の上端部および第２ゲート電極の上端部は絶縁膜によってソース電極から絶縁されている。

上記実施形態の半導体装置では、第１ゲート電極および第２ゲート電極の間を貫通するように埋め込み電極を配置している。そして、埋め込み電極の上端部が、ソース電極に接している。これにより、埋め込み電極とソース電極とを最短距離で接続することが可能とされている。従って、ソース電極と埋め込み電極を接続するための接続領域を、半導体装置の周辺部等に作成する必要がない。チップ面積の縮小が可能となる。

底部絶縁膜の厚さは、埋め込み電極絶縁膜の厚さ以上であってもよい。効果の詳細は実施例で説明する。

ゲート絶縁膜の厚さは、中間絶縁膜の厚さ以下であってもよい。効果の詳細は実施例で説明する。

埋め込み電極の上端部における幅は、第１ゲート電極および第２ゲート電極の間に配置されている埋め込み電極の幅よりも大きくてもよい。効果の詳細は実施例で説明する。

実施例１の半導体装置の側面における断面図である。 実施例１の半導体装置の上面における断面図である。 比較例となる半導体装置の上面概略図である。 実施例１に係る半導体装置の上面概略図である。 実施例２の半導体装置の側面における断面図である。

図１に、半導体装置１の側面における断面図を示す。図１の断面図は、後述する図４におけるＩ−Ｉ部分の断面に対応している。半導体装置１は、ＭＯＳＦＥＴと称されるパワー半導体素子である。半導体装置１は、トレンチゲート型である。半導体装置１は、半導体基板１０、半導体基板１０の裏面を被覆するドレイン電極２２、半導体基板１０の表層部に設けられているトレンチ型の絶縁ゲート部３０、および、半導体基板１０の表面を被覆するソース電極２４を備える。

半導体基板１０は、炭化珪素（ＳｉＣ）を材料とする基板である。ｎ⁺型のドレイン層１１、ｎ型のドリフト層１２、ｐ型のボディ層１３、ｎ⁺型のソース領域１５およびｐ⁺型の高濃度領域１６を有する。ドレイン層１１とドリフト層１２とボディ層１３とソース領域１５は、半導体基板１０の厚み方向に沿ってこの順で並んでいる。

ドレイン層１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面に露出する。ドレイン層１１は、ドリフト層１２がエピタキシャル成長するための下地基板でもある。ドレイン層１１は、半導体基板１０の裏面を被膜するドレイン電極２２にオーミック接触する。

ドリフト層１２は、ドレイン層１１上に設けられている。ドリフト層１２は、絶縁ゲート部３０の側面に接する。ドリフト層１２は、エピタキシャル成長技術を利用して、ドレイン層１１の表面から結晶成長して形成される。

ボディ層１３は、ドリフト層１２上に設けられており、半導体基板１０の表層部に配置されている。ボディ層１３は、絶縁ゲート部３０の側面に接する。ボディ層１３は、エピタキシャル成長技術を利用して、ドリフト層１２の表面から結晶成長して形成される。

ソース領域１５は、絶縁ゲート部３０の近傍に配置されている。ソース領域１５は、ボディ層１３の上部であって半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出している。ソース領域１５は、ボディ層１３によってドリフト層１２から隔てられている。ソース領域１５は、絶縁ゲート部３０の側面に接する。ソース領域１５は、イオン注入技術を利用して、半導体基板１０の表層部に窒素又はリンを導入して形成される。ソース領域１５は、半導体基板１０の表面を被膜するソース電極２４にオーミック接触する。

高濃度領域１６は、ボディ層１３の上部であって半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出している。高濃度領域１６は、ソース領域１５によって絶縁ゲート部３０の側面から隔てられている。高濃度領域１６は、ソース電極２４にオーミック接触する。ソース電極２４は、ソース領域１５、高濃度領域１６および絶縁ゲート部３０の上面に接している。

絶縁ゲート部３０は、半導体基板１０の表面から深部に向けて伸びている。絶縁ゲート部３０は、トレンチ３０Ｔ内に設けられている。トレンチ３０Ｔは、ソース領域１５及びボディ層１３を貫通してドリフト層１２の一部に到達している。絶縁ゲート部３０は、第１ゲート電極３１、第２ゲート電極３２、埋め込み電極３３、ゲート絶縁膜３４ａ、中間絶縁膜３４ｂ、埋め込み電極絶縁膜３４ｃ、底部絶縁膜３４ｄ、上部絶縁膜３４ｅ、を有する。ゲート絶縁膜３４ａ〜上部絶縁膜３４ｅの各々は、酸化シリコンで構成されている。本明細書では、ゲート絶縁膜３４ａ〜上部絶縁膜３４ｅは、絶縁膜の配置位置に応じて定義している。従ってゲート絶縁膜３４ａ〜上部絶縁膜３４ｅは、一体の絶縁体でもよいし、複数の絶縁体が組み合わされた構造を有していてもよい。

第１ゲート電極３１は、図１の絶縁ゲート部３０の左側面において、ボディ層１３にゲート絶縁膜３４ａを介して対向している。第２ゲート電極３２は、図１の絶縁ゲート部３０の右側面において、ボディ層１３にゲート絶縁膜３４ａを介して対向している。埋め込み電極３３は、第１ゲート電極３１および第２ゲート電極３２の間に配置されており、中間絶縁膜３４ｂによって第１ゲート電極３１および第２ゲート電極３２から絶縁されている。埋め込み電極３３は、フィールドプレート電極である。すなわち絶縁ゲート部３０は、ゲート電極の下方側に絶縁膜で覆われたフィールドプレート電極を配置した構造である、トレンチダブル電極構造である。第１ゲート電極３１、第２ゲート電極３２および埋め込み電極３３は、不純物濃度が高いｎ⁺型のポリシリコンで構成されている。

埋め込み電極３３の下端部Ｅ１は、第１ゲート電極３１および第２ゲート電極３２の下端部Ｅ２よりも下方側に位置している。また下端部Ｅ１は、底部絶縁膜３４ｄを介してドリフト層１２に接している。第１ゲート電極３１および第２ゲート電極３２の下端部Ｅ２から埋め込み電極３３の下端部Ｅ１までの領域Ｒ１において、埋め込み電極３３は、埋め込み電極絶縁膜３４ｃを介してドリフト層１２に対向している。埋め込み電極３３の上端部Ｅ３は、ソース電極２４に接している。第１ゲート電極３１および第２ゲート電極３２の上端部Ｅ４は、上部絶縁膜３４ｅによってソース電極２４から絶縁されている。

底部絶縁膜３４ｄの深さ方向の厚さｔ２は、埋め込み電極絶縁膜３４ｃの幅方向の厚さｔ１以上である。効果を説明する。絶縁ゲート部３０では、トレンチ底部の耐圧が最も弱い。そこで、トレンチ底部に配置されている底部絶縁膜３４ｄの深さ方向の厚さｔ２を厚くすることで、半導体装置１の耐圧を確保することが可能となる。

ゲート絶縁膜３４ａの幅方向の厚さｔ３は、中間絶縁膜３４ｂの幅方向の厚さｔ４以下である。効果を説明する。第１ゲート電極３１と埋め込み電極３３との間、および、第２ゲート電極３２と埋め込み電極３３との間には、ソース−ゲート間の寄生容量が存在する。また、ゲート絶縁膜３４ａの厚さが薄いほど、半導体装置１をオンしやすくすることができる。従って、ゲート絶縁膜３４ａの厚さｔ３を、中間絶縁膜３４ｂの厚さｔ４以下にすることで、ソース−ゲート間の寄生容量の低減と、半導体装置１のオン特性の向上とを、両立することが可能となる。

また、埋め込み電極絶縁膜３４ｃの幅方向の厚さｔ１は、ゲート絶縁膜３４ａの幅方向の厚さｔ３よりも厚い。

図２に、半導体装置１の上面における断面図を示す。図２は、図１におけるＩＩ−ＩＩ部分の断面を示している。図２において、絶縁ゲート部３０は、埋め込み電極３３が第１ゲート電極３１および第２ゲート電極３２によって挟み込まれた構造を備えている。これにより、第１ゲート電極３１および第２ゲート電極３２の間を埋め込み電極３３が貫通している構造を実現することができる。

半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、絶縁ゲート部３０のゲート電極３４が接地されていると、半導体装置１はオフである。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、絶縁ゲート部３０のゲート電極３４にソース電極２４よりも正となる電圧が印加されると、第１ゲート電極３１とボディ層１３の対向部分に反転層Ｒ１１（図１）が形成されるとともに、第２ゲート電極３２とボディ層１３の対向部分に反転層Ｒ１２が形成される。半導体装置１はオン状態になる。

（効果）
図３に、比較例となる半導体装置１０１の上面概略図を示す。半導体装置１０１は、トレンチゲート構造の下方側に、絶縁膜で覆われた埋め込み電極（フィールドプレート電極）を配置したトレンチダブル電極構造を備えている。半導体基板１００の上面には、ソース電極１２４、ゲート電極パッド１３７および埋め込み電極パッド１５０が配置されている。ソース電極２４の下側には、絶縁ゲート部１３０が複数並んでいる。図３では、絶縁ゲート部１３０を点線で示している。複数の絶縁ゲート部１３０に備えられている埋め込み電極は、内部配線Ｗ１によって、埋め込み電極パッド１５０に共通に接続されている。図３では、内部配線Ｗ１を点線で示している。また埋め込み電極パッド１５０は、配線Ｗ２によってソース電極１２４に接続されている。配線Ｗ２は、ワイヤボンディング等であってもよい。また複数の絶縁ゲート部１３０に備えられているゲート電極は、不図示の配線により、ゲート電極パッド１３７に共通に接続されている。すなわち、比較例の半導体基板１００では、ソース電極１２４と埋め込み電極とを接続するための接続領域である埋め込み電極パッド１５０を、半導体装置１０１の周辺部に作成する必要がある。埋め込み電極パッド１５０によって、チップ面積が増大してしまう。

一方、図４に、実施例１に係る半導体装置１の上面概略図を示す。半導体基板１０の上面には、ソース電極２４およびゲート電極パッド３７が配置されている。図４では、絶縁ゲート部３０を点線で示している。図１および図２で説明したように、第１ゲート電極３１および第２ゲート電極３２の間を貫通するように埋め込み電極３３が配置されている。そして、埋め込み電極３３の上端部Ｅ３が、ソース電極２４に接している。これにより、埋め込み電極３３とソース電極２４とを最短距離で接続することが可能である。従って、図３の比較例の半導体装置１０１のように、ソース電極と埋め込み電極を接続するための埋め込み電極パッド１５０を作成する必要がない。チップ面積の縮小が可能となる。

図３の比較例の半導体装置１０１では、内部配線Ｗ１を用いて埋め込み電極を埋め込み電極パッド１５０に接続している。よって内部配線Ｗ１の抵抗成分が存在する。また、ｙ方向に延びている埋め込み電極の両端部から内部配線Ｗ１が引き出されている。埋め込み電極自体が配線として機能するため、埋め込み電極の両端部から中央部Ｒ２１に行くに従って、抵抗成分が大きくなる。これらの抵抗成分によって、遅延が発生してしまう。一方、実施例１に係る半導体装置１では、埋め込み電極３３の上端部Ｅ３の全面を、ソース電極２４に接続している。従って、内部配線の抵抗成分や、埋め込み電極３３を配線として用いる場合の抵抗成分を削減できる。抵抗成分に起因する遅延の発生を防止することが可能となる。

図３の比較例の半導体装置１０１では、前述したように、埋め込み電極自体が配線として機能する。よって、埋め込み電極の両端部から中央部Ｒ２１に行くに従って、埋め込み電極の抵抗成分によって電圧降下が発生してしまう。その結果、半導体装置１０１の中央部Ｒ２１近傍では、埋め込み電極のフィールドプレート機能が低下してしまう。一方、実施例１に係る半導体装置１では、埋め込み電極３３の上端部Ｅ３の全面を、ソース電極２４に接続している。従って、埋め込み電極３３を配線として機能させる必要がないため、電圧降下の発生を防止できる。埋め込み電極３３のフィールドプレート機能を、半導体装置１の全面で均一に発現させることが可能となる。

実施例１に係る半導体装置１では、ゲート電極を第１ゲート電極３１および第２ゲート電極３２の２つに分割することで、埋め込み電極３３を貫通させる空間を形成している。その結果、この空間の分だけ、ゲート電極の体積を小さくすることができるため、ゲートチャージ量を小さくすることが可能となる。さらなる高速スイッチング動作を実現することが可能となる。

図５に、実施例２に係る半導体装置１Ａの要部断面図を示す。図５において、実施例１の半導体装置１と異なる部分には、符号の末尾に「Ａ」を付している。図１と図５で同一の符号が付されている部分は同一内容であるため、説明を省略する。

実施例２に係る半導体装置１Ａは、埋め込み電極３３Ａの上部の形状に特徴を備えている。すなわち、埋め込み電極３３Ａの上部は、テーパを有して上方へ向かって広がった形状とされている。上端部Ｅ３Ａにおける埋め込み電極３３Ａの幅Ｂ１は、第１ゲート電極３１および第２ゲート電極３２の間に配置されている埋め込み電極３３Ａの幅Ｂ２よりも大きい。

（効果）
上部絶縁膜３４ｅＡの開口部を、テーパ形状にすることができる。すなわち、埋め込み電極３３Ａの上面の開口幅（幅Ｂ１）を、埋め込み電極３３Ａの内部の幅（幅Ｂ２）よりも広くすることができる。従って、トレンチ内にポリシリコン等の導電材料を埋め込むことで埋め込み電極３３Ａを作成する場合には、埋め込み電極３３Ａにボイドやシームが形成されてしまう事態を抑制することが可能となる。また、上端部Ｅ３Ａの幅を広げることができるため、埋め込み電極３３Ａとソース電極２４との接触面積を増大させることができる。コンタクト抵抗を低減することが可能となる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

（変形例）
第１ゲート電極３１、第２ゲート電極３２および埋め込み電極３３の材料は、導体であればよい。例えば金属材料であってもよい。

実施例２において、埋め込み電極３３Ａの上部の形状は、直線的な側壁を備えたテーパ形状に限られない。例えば、曲面を有する側壁を備えたテーパ形状であってもよい。

半導体基板１０の材料は、ＳｉＣに限られない。ＧａＮ、ＧａＡｓなどのワイドギャップ半導体材料であってもよい。またＳｉであってもよい。

ｎ型は、第１導電型の一例である。ｐ型は、第２導電型の一例である。絶縁ゲート部３０は、ゲート電極領域の一例である。絶縁ゲート部３０の左側面は、第１の側面の一例である。絶縁ゲート部３０の右側面は、第２の側面の一例である。

１および１Ａ：半導体装置、１０：半導体基板、１１：ドレイン層、１２：ドリフト層、１３：ボディ層、１５：ソース領域、２２：ドレイン電極、２４：ソース電極、３０：絶縁ゲート部、３１：第１ゲート電極、３２：第２ゲート電極、３３および３３Ａ：埋め込み電極、３４ａ：ゲート絶縁膜、３４ｂ：中間絶縁膜、３４ｃ：埋め込み電極絶縁膜、３４ｄ：底部絶縁膜、３４ｅ：上部絶縁膜、Ｅ３およびＥ３Ａ：上端部

Claims (4)

1. 第１導電型のドレイン層と、
   前記ドレイン層の上面に接している第１導電型のドリフト層と、
   前記ドリフト層の上面に接している第２導電型のボディ層と、
   前記ボディ層の上部に配置されている第１導電型のソース領域と、
   前記ソース領域の上面から前記ドリフト層まで到達しているゲート電極領域と、
   前記ソース領域の上面に接するとともに前記ゲート電極領域の上方に配置されているソース電極と、
   を備え、
   側面からの断面視において、前記ゲート電極領域は、
   第１の側面において前記ボディ層にゲート絶縁膜を介して対向している第１ゲート電極と、
   前記第１の側面とは反対側の第２の側面において前記ボディ層に前記ゲート絶縁膜を介して対向する第２ゲート電極と、
   前記第１ゲート電極および前記第２ゲート電極の間に配置されており、中間絶縁膜によって前記第１ゲート電極および前記第２ゲート電極から絶縁されている埋め込み電極と、
   を備え、
   前記埋め込み電極の下端部は、前記第１ゲート電極および前記第２ゲート電極の下端部よりも下方側に位置しているとともに、底部絶縁膜を介して前記ドリフト層に接しており、
   前記第１ゲート電極および前記第２ゲート電極の下端部から前記埋め込み電極の下端部までの領域において、前記埋め込み電極は、埋め込み電極絶縁膜を介して前記ドリフト層に対向しており、
   前記埋め込み電極の上端部は、前記ソース電極に接しており、
   前記第１ゲート電極の上端部および前記第２ゲート電極の上端部は絶縁膜によって前記ソース電極から絶縁されている、
   半導体装置。
2. 前記底部絶縁膜の厚さは、前記埋め込み電極絶縁膜の厚さ以上である、請求項１に記載の半導体装置。
3. 前記ゲート絶縁膜の厚さは、前記中間絶縁膜の厚さ以下である、請求項１または２に記載の半導体装置。
4. 前記埋め込み電極の前記上端部における幅は、前記第１ゲート電極および前記第２ゲート電極の間に配置されている前記埋め込み電極の幅よりも大きい、請求項１〜３の何れか１項に記載の半導体装置。
   

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