JP2018060943A - スイッチング素子 - Google Patents

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Abstract

【課題】 接続領域に生じる電界を抑制する。【解決手段】 スイッチング素子は、半導体基板と、半導体基板の上面に設けられたトレンチと、トレンチの内面を覆っているゲート絶縁層と、トレンチ内に配置されているとともにゲート絶縁層によって半導体基板から絶縁されているゲート電極を備えている。半導体基板が、ゲート絶縁層に接している第１導電型の第１半導体領域と、第１半導体領域の下側でゲート絶縁層に接している第２導電型のボディ領域と、ボディ領域の下側でゲート絶縁層に接している第１導電型の第２半導体領域と、トレンチの底面においてゲート絶縁層に接している第２導電型の底部領域と、トレンチの側面においてゲート絶縁層に接しているとともにボディ領域と底部領域を接続している第２導電型の接続領域を備えている。接続領域の厚みが、底部領域の厚みよりも厚い。【選択図】図２

Description

本明細書に開示の技術は、スイッチング素子に関する。
特許文献１には、トレンチ型のスイッチング素子が開示されている。半導体基板の上面に、トレンチが設けられている。トレンチ内に、ゲート絶縁層とゲート電極が配置されている。半導体基板は、ｎ型のソース領域とｐ型のボディ領域とｎ型のドリフト領域を有している。ソース領域は、ゲート絶縁層に接している。ボディ領域は、ソース領域の下側でゲート絶縁層に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁層に接している。また、半導体基板は、トレンチの底面においてゲート絶縁層に接するｐ型の底部領域と、トレンチの側面においてゲート絶縁層に接するｐ型の接続領域を有している。接続領域は、ボディ領域と底部領域を接続している。ドリフト領域は、接続領域が存在しない範囲でゲート絶縁層に接している。
特開２００７−２４２８５２号公報
特許文献１のように接続領域を有するスイッチング素子において、オフ状態において接続領域に空乏層が広がるように接続領域の不純物濃度を調整することができる。この種のスイッチング素子がオフするときには、ボディ領域からドリフト領域内に空乏層が伸びる。ボディ領域からドリフト領域に伸びる空乏層によって、半導体基板内における電界集中が緩和される。また、底部領域からもドリフト領域に空乏層が伸びる。底部領域からドリフト領域に伸びる空乏層によって、トレンチ近傍における電界集中が抑制される。ドリフト領域に空乏層が伸びる過程で、接続領域にも空乏層が伸びる。接続領域に伸びる空乏層によって底部領域がボディ領域から電気的に分離され、底部領域の電位がフローティングとなる。これにより、底部領域とドリフト領域の間に高い電位差が生じることが抑制される。
また、この種のスイッチング素子がオンするときには、ボディ領域にチャネルが形成され、ドリフト領域内に広がっていた空乏層が収縮してスイッチング素子がオン状態となる。その過程で、接続領域内の空乏層も収縮し、接続領域を介して底部領域がボディ領域に電気的に接続される。すると、底部領域がボディ領域と略同電位となり、底部領域からドリフト領域に広がっていた空乏層が底部領域に向かって収縮する。このため、スイッチング素子がオンするときに短時間でドリフト領域の抵抗が低下する。したがって、このスイッチング素子では、損失が生じ難い。
本願発明者らは、以下に説明するように、接続領域内で電界集中が生じる問題を発見した。図８は、従来の一例に係るスイッチング素子の断面図を示している。なお、図８において、破線は、スイッチング素子がオフしているときにおける空乏層の端部を示している。図８においてドットによりハッチングされている半導体領域は、空乏化していない領域（以下、非空乏化領域という）であり、ハッチングされていない半導体領域は空乏層が広がっている領域である。スイッチング素子がオフすると、ｐ型領域（底部領域２００、接続領域２１０及びボディ領域２２０）とｎ型領域（ドリフト領域２３０）の界面のｐｎ接合から空乏層が伸びる。底部領域２００は、ｐｎ接合近傍で空乏化される。トレンチ２５０の底面近傍において、底部領域２００内に非空乏化領域が残る。接続領域２１０は、底部領域２００に近い位置でその厚み方向全体に空乏化される。ボディ領域２２０に近い位置では、接続領域２１０内に非空乏化領域が残る。図８に示すスイッチング素子では、底部領域２００の厚みＴｂが、接続領域２１０の厚みＴｃよりも厚い。このため、接続領域２１０内の非空乏化領域の下端部２１０ａの曲率が、底部領域２００内の非空乏化領域の端部２００ａの曲率よりも大きい（すなわち、下端部２１０ａの曲がり具合がきつい）。このため、下端部２１０ａ近傍に端部２００ａ近傍よりも高い電界が発生する。このように、従来のスイッチング素子は、接続領域で底部領域よりも高い電界が発生するので、接続領域に生じる電界によってスイッチング素子の耐圧が制限される。なお、上述した説明では、ｎチャネル型のスイッチング素子について説明したが、ｐチャネル型のスイッチング素子でも同様の問題が生じる。
本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられたトレンチと、前記トレンチの内面を覆っているゲート絶縁層と、前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極を備えている。前記半導体基板が、前記ゲート絶縁層に接している第１導電型の第１半導体領域と、前記第１半導体領域の下側で前記ゲート絶縁層に接している第２導電型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１半導体領域から分離されている第１導電型の第２半導体領域と、前記トレンチの底面において前記ゲート絶縁層に接している第２導電型の底部領域と、前記トレンチの側面において前記ゲート絶縁層に接しており、前記ボディ領域と前記底部領域を接続している第２導電型の接続領域を備えている。前記接続領域の厚みが、前記底部領域の厚みよりも厚い。
なお、本明細書において、第１導電型と第２導電型の一方がｎ型であり、他方がｐ型である。また、本明細書において、接続領域の厚みは、接続領域が設けられている部分のトレンチの側面対して垂直な方向における接続領域の寸法である。また、本明細書において、底部領域の厚みは、底部領域が設けられている部分のトレンチの底面に対して垂直な方向における底部領域の寸法である。
このスイッチング素子では、接続領域の厚みが、底部領域の厚みよりも厚い。したがって、スイッチング素子がオフしているときに、接続領域に残る非空乏化領域の端部の曲率が、底部領域に残る非空乏化領域の端部の曲率よりも小さくなる。このため、スイッチング素子がオフしているときに、接続領域内に生じる電界が、底部領域内に生じる電界よりも小さくなる。したがって、この構成によれば、接続領域内に生じる電界による制限を受けることなく、スイッチング素子の耐圧を向上させることが可能となる。
実施形態のスイッチング素子の上面側から見た平面図。 図１のＩＩ−ＩＩ線におけるスイッチング素子の断面図。 図１のＩＩＩ−ＩＩＩ線におけるスイッチング素子の断面図。 図２のＩＶ線における接続領域３８の断面図。 実施形態のスイッチング素子のオフ時における空乏層の分布を示す断面図。 変形例のスイッチング素子の上面側から見た平面図。 図６のＶＩＩ−ＶＩＩ線におけるスイッチング素子の断面図。 従来のスイッチング素子のオフ時における空乏層の分布を示す断面図。
図１〜３に示す実施形態のスイッチング素子１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。スイッチング素子１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）を主材料とするＳｉＣ基板である。
半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、上面１２ａにおいてｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。
図２、３に示すように、各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁膜２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底部に設けられている。底部絶縁層２４ａは、トレンチ２２の底面と、その底面近傍のトレンチ２２の側面を覆っている。側面絶縁膜２４ｂは、底部絶縁層２４ａよりも上側のトレンチ２２の側面を覆っている。底部絶縁層２４ａの厚み（すなわち、底部絶縁層２４ａの上面と下面の間の幅）は、側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）よりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
図２、３に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
図１〜３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。
各ソース領域３０は、ｎ型領域である。図２、３に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の短手方向の側面（トレンチ２２の短手方向の端部に位置する側面であり、ｙ方向に沿って伸びる側面）において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ｂに接している。
ボディ領域３２は、ｐ型領域である。図２、３に示すように、ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂに接している。低濃度領域３２ｂは、ソース領域３０の下側で側面絶縁膜２４ｂに接している。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端（すなわち、底部絶縁層２４ａの上面）よりも上側に配置されている。また、図１に示すように、低濃度領域３２ｂは、トレンチ２２の長手方向の側面（トレンチ２２の長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に隣接する範囲にも配置されている。
ドリフト領域３４は、ｎ型領域である。図２、３に示すように、ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図３に示すように、ドリフト領域３４は、接続領域３８が設けられていない範囲において、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。ドリフト領域３４は、ボディ領域３２の下側で側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。図２、３に示すように、ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに臨む範囲に配置されている。ドレイン領域３５は、下部電極７２にオーミック接触している。
各底部領域３６は、ｐ型領域である。図２、３に示すように、各底部領域３６は、対応するトレンチ２２の底面に臨む範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。後述する接続領域３８が設けられている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。
各接続領域３８は、ｐ型領域である。図１に示すように、各接続領域３８は、トレンチ２２の短手方向の側面に部分的に接するように設けられている。トレンチ２２の短手方向の側面に対して、複数の接続領域３８が配置されている。図２に示すように、接続領域３８は、ボディ領域３２からトレンチ２２の短手方向の側面に沿って下側に伸びている。接続領域３８の下端は、底部領域３６に接続されている。すなわち、接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。
接続領域３８の厚みＴｃは、接続領域３８が設けられているトレンチ２２の側面に対して垂直な方向（本実施形態ではｘ方向）における接続領域３８の寸法である。なお、厳密には、図４に示すように、ｘｙ平面内における接続領域３８のｘ方向の寸法は一定ではない。このような場合、ｘｙ平面内における接続領域３８のｘ方向の寸法の最大値を、接続領域３８の厚みＴｃという。また、底部領域３６の厚みＴｂは、トレンチ２２の底面に対して垂直な方向（本実施形態ではｙ方向）における底部領域３６の寸法である。なお、底部領域３６のｚ方向の寸法は一定ではない。このような場合、底部領域３６のｚ方向の寸法の最大値を、底部領域３６の厚みＴｂという。接続領域３８の厚みＴｃは、底部領域３６の厚みＴｂよりも厚い。なお、接続領域３８の厚みＴｃは、ボディ領域３２から底部領域３６に至る範囲全体において略一定である。すなわち、接続領域３８は、ボディ領域３２から底部領域３６に至る範囲全体において、底部領域３６の厚みＴｂよりも厚い厚みを有している。
次に、スイッチング素子１０の動作について説明する。スイッチング素子１０の使用時には、スイッチング素子１０と負荷（例えば、モータ）と電源が直列に接続される。スイッチング素子１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。スイッチング素子１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜２４ｂに接する範囲のボディ領域３２（低濃度領域３２ｂ）にチャネル（反転層）が形成され、スイッチング素子１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、スイッチング素子１０がオフする。以下、スイッチング素子１０の動作について、詳細に説明する。
スイッチング素子１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。図２に示すように底部領域３６は接続領域３８を介してボディ領域３２に接続されているので、底部領域３６はボディ領域３２と略同電位（すなわち、上部電極７０と略同電位）となっている。下部電極７２の電位が上昇する過程において、ドレイン領域３５及びドリフト領域３４の電位が上昇する。ドリフト領域３４の電位が上昇すると、ボディ領域３２、接続領域３８及び底部領域３６により構成されるｐ型領域とドリフト領域３４との界面のｐｎ接合８０に逆電圧が印加される。このため、図５に示すように、ｐｎ接合８０からその周囲に空乏層が広がる。なお、図５において、ドットによりハッチングされている半導体領域は非空乏化領域を表し、ハッチングされていない半導体領域は空乏層が広がっている領域を表す。図５に示すように、ドリフト領域３４の略全体に空乏層が広がる。これによって、スイッチング素子１０がオフする。特に、底部領域３６からドリフト領域３４に空乏層が広がることで、ゲート絶縁層２４の近傍における電界集中が抑制される。底部領域３６内では、ｐｎ接合８０の近傍に空乏層が広がり、ゲート絶縁層２４近傍に非空乏化領域が残る。接続領域３８の下部（底部領域３６近傍の部分の接続領域３８）では、その厚み方向全体に空乏層が広がる。接続領域３８の上部（ボディ領域３２近傍の部分の接続領域３８）では、ｐｎ接合８０の近傍の領域が空乏化し、ゲート絶縁層２４近傍に非空乏化領域が残る。ドリフト領域３４内では上側（ボディ領域３２側）ほど電位が低くなるように電位が分布するので、接続領域３８の上部に非空乏化領域が残る。接続領域３８の下部が厚み方向全体に空乏化すると、底部領域３６がボディ領域３２から電気的に分離される。その結果、底部領域３６の電位がフローティングとなる。これによって、底部領域３６とドリフト領域３４の間の電位差が過大となることが防止される。
スイッチング素子１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、ゲート絶縁層２４に接する範囲のボディ領域３２にチャネルが形成される。チャネルによって、図３に示す範囲において、ソース領域３０とドリフト領域３４が接続される。すると、ドリフト領域３４の電位が低下し、ボディ領域３２からドリフト領域３４に広がっていた空乏層が収縮する。このため、電子が、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４及びドレイン領域３５を介して下部電極７２へ流れる。また、ドリフト領域３４の電位が低下する過程において、接続領域３８に広がっている空乏層がｐｎ接合８０に向かって収縮し、接続領域３８の略全体が非空乏化領域となる。すると、接続領域３８によって底部領域３６とボディ領域３２とが電気的に接続され、底部領域３６がボディ領域３２と略同電位となる。このため、底部領域３６からドリフト領域３４に広がっている空乏層がｐｎ接合８０に向かって収縮する。したがって、ドリフト領域３４の抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。このため、ドリフト領域３４で生じる損失が抑制される。
次に、スイッチング素子１０がオフしている状態における電界分布について説明する。スイッチング素子１０がオフしていると、空乏化した半導体領域内に電界が発生する。非空乏化領域の端部の近傍の空乏層内に、電界が集中し易い。特に、非空乏化領域の端部の曲率が大きい箇所の近傍で、電界が集中する。上述したように、スイッチング素子１０では、接続領域３８の厚みＴｃが、底部領域３６の厚みＴｂよりも厚い。このため、スイッチング素子１０がオフしている状態において、図５に示すように、接続領域３８内の非空乏化領域の下端部３８ａの曲率が、底部領域３６内の非空乏化領域の端部（横方向の端部）３６ａの曲率よりも小さい。このため、下端部３８ａ近傍に発生する電界が、端部３６ａ近傍に発生する電界よりも小さい。言い換えると、接続領域３８内で発生する電界を、底部領域３６内で発生する電界よりも低い値に抑制することができる。したがって、このスイッチング素子では、接続領域３８で発生する電界に制限されることなく、耐圧を向上させることができる。本実施形態のスイッチング素子１０の構造によれば、従来よりも高い耐圧を実現することができる。
なお、上述した実施形態では、接続領域３８がトレンチ２２の短手方向の側面に設けられていた。しかしながら、図６、７に示すように、接続領域３８がトレンチ２２の長手方向の側面（トレンチ２２の長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に設けられていてもよい。すなわち、接続領域３８がトレンチ２２の長手方向の側面においてゲート絶縁層２４に接していてもよい。この場合、接続領域３８がトレンチ２２の長手方向の側面全域においてゲート絶縁層２４に接していてもよい。この構造でも、図７に示すように接続領域３８の厚みＴｃを底部領域３６の厚みＴｂよりも厚くすることで、接続領域３８における電界集中を抑制することができる。また、図１と図６の構成を組み合わせて、トレンチ２２の長手方向の側面と短手方向の側面の両方に接続領域３８を設けてもよい。
また、上述した実施形態では、ｎチャネル型のＭＯＳＦＥＴについて説明したが、ｐチャネル型のＭＯＳＦＥＴに本明細書に開示の技術を適用してもよい。上述した実施形態の各半導体領域のｐ型とｎ型を反転させることで、ｐチャネル型のＭＯＳＦＥＴを得ることができる。また、ＩＧＢＴに本明細書に開示の技術を適用してもよい。上述した実施形態においてドレイン領域３５に代えてｐ型のコレクタ領域を設けることで、ＩＧＢＴを得ることができる。
また、上述した実施形態ではｚ方向において接続領域３８の厚みが略一定であったが、ｚ方向において接続領域３８の厚みが変化していてもよい。また、上述した実施形態ではｙ方向（トレンチ２２の長手方向）において底部領域３６の厚みが略一定であったが、ｙ方向において底部領域３６の厚みが変化していてもよい。この場合、ｚ方向の何れの位置において接続領域３８の厚みを測定した場合でも、接続領域３８の厚みが、ｙ方向の何れの位置の底部領域３６の厚みよりも厚くすることができる。
上述した実施形態の構成要素と、請求項の構成要素との対応関係について説明する。実施形態のソース領域３０は、請求項の第１半導体領域の一例である。実施形態のドリフト領域３４は、請求項の第２半導体領域の一例である。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０ ：スイッチング素子
１２ ：半導体基板
２２ ：トレンチ
２４ ：ゲート絶縁層
２６ ：ゲート電極
２８ ：層間絶縁膜
３０ ：ソース領域
３２ ：ボディ領域
３４ ：ドリフト領域
３５ ：ドレイン領域
３６ ：底部領域
３６ａ：端部
３８ ：接続領域
３８ａ：下端部
７０ ：上部電極
７２ ：下部電極
８０ ：ｐｎ接合

Claims (4)

  1. スイッチング素子であって、
    半導体基板と、
    前記半導体基板の上面に設けられたトレンチと、
    前記トレンチの内面を覆っているゲート絶縁層と、
    前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極、
    を備えており、
    前記半導体基板が、
    前記ゲート絶縁層に接している第１導電型の第１半導体領域と、
    前記第１半導体領域の下側で前記ゲート絶縁層に接している第２導電型のボディ領域と、
    前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１半導体領域から分離されている第１導電型の第２半導体領域と、
    前記トレンチの底面において前記ゲート絶縁層に接している第２導電型の底部領域と、
    前記トレンチの側面において前記ゲート絶縁層に接しており、前記ボディ領域と前記底部領域を接続している第２導電型の接続領域、
    を備えており、
    前記接続領域の厚みが、前記底部領域の厚みよりも厚い、
    スイッチング素子。
  2. 前記底部領域が、前記トレンチの底面全域において前記ゲート絶縁層に接している請求項１のスイッチング素子。
  3. 前記接続領域が、前記トレンチの短手方向の側面の一部において前記ゲート絶縁層に接している請求項１または２のスイッチング素子。
  4. 前記接続領域が、前記トレンチの長手方向の側面全域において前記ゲート絶縁層に接している請求項１〜３のいずれか一項のスイッチング素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020096082A (ja) * 2018-12-12 2020-06-18 トヨタ自動車株式会社 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
CN109103257A (zh) * 2018-07-09 2018-12-28 苏州硅能半导体科技股份有限公司 高可靠性深沟槽功率mos器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242852A (ja) * 2006-03-08 2007-09-20 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2009081411A (ja) * 2007-09-06 2009-04-16 Toyota Motor Corp 半導体装置
JP2011101036A (ja) * 2011-01-07 2011-05-19 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012023291A (ja) * 2010-07-16 2012-02-02 Denso Corp 炭化珪素半導体装置
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2014122919A1 (ja) * 2013-02-05 2014-08-14 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5525153B2 (ja) * 2008-10-23 2014-06-18 ローム株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242852A (ja) * 2006-03-08 2007-09-20 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2009081411A (ja) * 2007-09-06 2009-04-16 Toyota Motor Corp 半導体装置
JP2012023291A (ja) * 2010-07-16 2012-02-02 Denso Corp 炭化珪素半導体装置
JP2011101036A (ja) * 2011-01-07 2011-05-19 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2014122919A1 (ja) * 2013-02-05 2014-08-14 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020096082A (ja) * 2018-12-12 2020-06-18 トヨタ自動車株式会社 半導体装置
JP7135819B2 (ja) 2018-12-12 2022-09-13 株式会社デンソー 半導体装置

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