JP2019176104A - スイッチング素子 - Google Patents

スイッチング素子 Download PDF

Info

Publication number
JP2019176104A
JP2019176104A JP2018065652A JP2018065652A JP2019176104A JP 2019176104 A JP2019176104 A JP 2019176104A JP 2018065652 A JP2018065652 A JP 2018065652A JP 2018065652 A JP2018065652 A JP 2018065652A JP 2019176104 A JP2019176104 A JP 2019176104A
Authority
JP
Japan
Prior art keywords
trench
region
electric field
semiconductor substrate
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018065652A
Other languages
English (en)
Inventor
康将 渡辺
Yasumasa Watabe
康将 渡辺
信也 西村
Shinya Nishimura
信也 西村
泰 浦上
Yasushi Uragami
泰 浦上
克博 朽木
Katsuhiro Kuchiki
克博 朽木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Toyota Motor Corp
Priority to JP2018065652A priority Critical patent/JP2019176104A/ja
Publication of JP2019176104A publication Critical patent/JP2019176104A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 トレンチの側面近傍とトレンチの幅方向中央部とで電界集中を抑制することが可能なスイッチング素子を提案する。【解決手段】 スイッチング素子であって、表面にトレンチを有する半導体基板と、前記トレンチの底部を覆う底部絶縁層と、前記トレンチの側面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記底部絶縁層と前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極と、前記底部絶縁層中に埋め込まれているとともに前記トレンチの幅方向の中央部を挟んで前記幅方向に間隔を開けて配置されている一対の底部導電体を有する。【選択図】図１

Description

本明細書に開示の技術は、スイッチング素子に関する。
特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子は、表面にトレンチを有する半導体基板と、トレンチの底部を覆う底部絶縁層と、トレンチの側面を覆うゲート絶縁膜と、トレンチ内に配置されているとともに底部絶縁層とゲート絶縁膜によって半導体基板から絶縁されたゲート電極と、底部絶縁層中に埋め込まれている底部導電体（シールド電極）を有している。底部導電体は、トレンチの幅方向中央部に配置されている。
特表２００８−５４６１８９号公報
特許文献１のように底部導電体を設けると、トレンチの側面近傍における電界集中を抑制することができる。しかしながら、特許文献１のように底部導電体を設けると、トレンチの幅方向中央部において、ゲート電極下端近傍の底部絶縁層中に電界が集中することが分かった。したがって、本明細書では、トレンチの側面近傍とトレンチの幅方向中央部とで電界集中を抑制することが可能なスイッチング素子を提案する。
本明細書が開示するスイッチング素子は、表面にトレンチを有する半導体基板と、前記トレンチの底部を覆う底部絶縁層と、前記トレンチの側面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記底部絶縁層と前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極と、前記底部絶縁層中に埋め込まれているとともに前記トレンチの幅方向の中央部を挟んで前記幅方向に間隔を開けて配置されている一対の底部導電体を有する。
このスイッチング素子では、一対の底部導電体が、トレンチの幅方向の中央部を挟んで幅方向に間隔を開けて配置されている。このため、トレンチの幅方向の中央部に底部導電体が存在せず、中央部において電界が分散することができる。したがって、トレンチの幅方向中央部における電界集中を抑制することができる。また、トレンチの側面近傍では、一対の底部導電体によって電界集中が抑制される。このように、このスイッチング素子によれば、トレンチの側面近傍とトレンチの幅方向中央部の両方で電界集中を抑制することができる。
実施形態のＭＯＳＦＥＴ１０の断面図。 比較例１のＭＯＳＦＥＴの断面図。 比較例２のＭＯＳＦＥＴの断面図。 図１〜３の直線ＩＶにおける電界分布を示すグラフ。 図１〜３の直線Ｖにおける電界分布を示すグラフ。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。 ＭＯＳＦＥＴ１０の製造工程の説明図。
図１は、実施形態のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect diode）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。以下では、半導体基板１２の厚み方向をｚ方向といい、半導体基板１２の上面１２ａと平行な一方向（図１の左右方向）をｘ方向といい、ｘ方向とｚ方向に対して直交する方向（図１の紙面に対して垂直な方向）をｙ方向という。
半導体基板１２は、ＳｉＣにより構成されている。半導体基板１２の上面１２ａには、トレンチ２２が設けられている。トレンチ２２は、上面１２ａにおいて、ｙ方向に直線状に長く伸びている。トレンチ２２の内部に、底部絶縁層４０、底部導電体４２、ゲート絶縁膜４４、及び、ゲート電極４６が配置されている。
底部絶縁層４０は、トレンチ２２の底面を覆う厚い絶縁層である。また、底部絶縁層４０は、トレンチ２２の底面近傍において、トレンチ２２の側面を覆っている。底部絶縁層４０は、酸化シリコンにより構成されている。
底部絶縁層４０の内部に、２つの底部導電体４２が埋め込まれている。各底部導電体４２は、トレンチ２２に沿ってｙ方向に長く伸びている。２つの底部導電体４２は、トレンチ２２の幅方向（すなわち、ｘ方向）に間隔を開けて配置されている。２つの底部導電体４２は、トレンチ２２の幅方向の中央部Ｃ１には配置されておらず、中央部Ｃ１を挟んで両側に配置されている。各底部導電体４２の周囲は、底部絶縁層４０に囲まれている。各底部導電体４２は、ポリシリコンにより構成されている。
ゲート絶縁膜４４は、底部絶縁層４０の上部に位置するトレンチ２２の側面を覆っている。ゲート絶縁膜４４は、底部絶縁層４０よりも薄い。ゲート絶縁膜４４は、酸化シリコンにより構成されている。
ゲート電極４６は、底部絶縁層４０の上部に配置されている。ゲート電極４６は、ゲート絶縁膜４４と底部絶縁層４０によって半導体基板１２から絶縁されている。ゲート電極４６は、ポリシリコンにより構成されている。ゲート電極４６の上面は、層間絶縁膜２８によって覆われている。
半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８を覆っている。上部電極７０は、層間絶縁膜２８によってゲート電極４６から絶縁されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
半導体基板１２の内部には、ソース領域３０、ボディコンタクト領域３１、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、及び、底部半導体領域３６が設けられている。
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の上端部においてゲート絶縁膜４４に接している。
各ボディコンタクト領域３１は、ソース領域３０の側方に配置されている。各ボディコンタクト領域３１は、半導体基板１２の上面１２ａに臨む範囲に配置されており、上部電極７０にオーミック接触している。
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０及び各ボディコンタクト領域３１の下側に配置されている。ボディ領域３２は、各ソース領域３０及び各ボディコンタクト領域に対して下側から接している。ボディ領域３２のｐ型不純物濃度は、ボディコンタクト領域３１のｐ型不純物濃度よりも低い。ボディ領域３２は、ソース領域３０の下側で、ゲート絶縁膜４４に接している。ボディ領域３２の下端は、ゲート電極４６の下端よりも上側に配置されている。
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によって各ソース領域３０から分離されている。ドリフト領域３４は、ボディ領域３２に対して下側から接している。ドリフト領域３４は、ボディ領域３２の下側で、ゲート絶縁膜４４及び底部絶縁層４０に接している。
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂに臨む範囲に設けられており、下部電極７２にオーミック接触している。
底部半導体領域３６は、ｐ型領域である。底部半導体領域３６は、トレンチ２２の底面に臨む範囲に配置されている。底部半導体領域３６は、トレンチ２２の底面において、底部絶縁層４０に接している。底部半導体領域３６は、トレンチ２２の底面に沿ってｙ方向に長く伸びている。底部半導体領域３６の周囲は、ドリフト領域３４に囲まれている。底部半導体領域３６は、ドリフト領域３４に接している。
なお、上述した底部導電体４２は、図示しない位置で上部電極７０等に接続されていてもよいし、フローティングとされていてもよい。また、上述した底部半導体領域３６は、図示しない位置でボディ領域３２等に接続されていてもよいし、フローティングとされていてもよい。
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、下部電極７２に上部電極７０よりも高い電位が印加される。ゲート電極４６にゲート閾値よりも高い電位を印加すると、ゲート絶縁膜４４に接する範囲のボディ領域３２にチャネル（反転層）が形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。すると、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。
ゲート電極４６の電位をゲート閾値以下まで低下させると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。ＭＯＳＦＥＴ１０がオフすると、ボディ領域３２からドリフト領域３４に空乏層が広がる。ドリフト領域３４が空乏化することで、ドリフト領域３４内に電界が生じる。また、ＭＯＳＦＥＴ１０がオフすると、底部半導体領域３６からドリフト領域３４に空乏層が広がる。底部半導体領域３６から広がる空乏層によって、トレンチ２２の周辺における電界集中が抑制される。
また、本実施形態のＭＯＳＦＥＴ１０では、ＭＯＳＦＥＴ１０がオフしているときに、底部導電体４２によって電界集中が抑制される。以下に、比較例のＭＯＳＦＥＴと比較しながら、底部導電体４２の機能について説明する。
図２は、比較例１のＭＯＳＦＥＴを示している。比較例１のＭＯＳＦＥＴは、底部導電体４２ａを有している。図２の底部導電体４２ａは、図１の底部導電体４２よりも幅が広い。底部導電体４２ａは、トレンチ２２の中央部Ｃ１に配置されている。比較例１のＭＯＳＦＥＴのその他の構成は、実施形態のＭＯＳＦＥＴ１０と等しい。図３は、比較例２のＭＯＳＦＥＴを示している。比較例２のＭＯＳＦＥＴ１０は、底部導電体を有していない。比較例２のＭＯＳＦＥＴのその他の構成は、実施形態のＭＯＳＦＥＴ１０と等しい。
図４、５は、ＭＯＳＦＥＴがオフしているときの電界分布の計算結果を示している。なお、図４、５において、グラフＥ１は実施形態のＭＯＳＦＥＴ１０における電界分布を示し、グラフＦ１は比較例１のＭＯＳＦＥＴにおける電界分布を示し、グラフＦ２は比較例２のＭＯＳＦＥＴ１０における電界分布を示している。図４は、図１〜３の直線ＩＶの位置における電界分布を示している。すなわち、図４は、トレンチ２２の側面近傍のドリフト領域３４内の深さ方向における電界分布を示している。図５は、図１〜３の直線Ｖの位置における電界分布を示している。すなわち、図５は、トレンチ２２の中央部Ｃ１の底部絶縁層４０内の深さ方向における電界分布を示している。
図４に示すように、グラフＥ１、Ｆ１では、グラフＦ２よりも、深さ範囲Ｄ１における電界が低くなっている。これは、底部導電体４２、４２ａによって、トレンチ２２の側面近傍における電界が緩和されるためである。その結果、グラフＥ１、Ｆ１では、グラフＦ２よりも、電界のピーク値が低くなっている。図４から明らかなように、底部導電体４２、４２ａを設けることで、トレンチ２２の側面近傍における電界集中を抑制することができる。
図５に示すように、グラフＦ１では、深さ範囲Ｄ２において、電界が略ゼロとなっている。なお、深さ範囲Ｄ２は、比較例１のＭＯＳＦＥＴにおいて底部導電体４２ａが設けられている範囲である。底部導電体４２ａ中では電界が略ゼロとなるので、範囲Ｄ２における電界が略ゼロとなっている。比較例１のＭＯＳＦＥＴでは、底部導電体４２ａが設けられている範囲で電界が略ゼロとなるので、底部導電体４２ａの上側で電界が集中する。したがって、グラフＦ１では、深さ範囲Ｄ２の上側（すなわち、底部絶縁層４０の上端）で生じる電界が極めて高くなっている。これに対し、グラフＥ１、Ｆ２に示すように、実施形態及び比較例２のＭＯＳＦＥＴでは、底部絶縁層４０の上端ではそれほど高い電界集中は生じていない。これは、実施形態及び比較例２のＭＯＳＦＥＴでは、中央部Ｃ１に底部導電体が存在しておらず、中央部Ｃ１で電界が分散するためである。
図４、５から明らかなように、実施形態のＭＯＳＦＥＴ１０では、トレンチ２２の側面近傍と、トレンチ２２の中央部Ｃ１の両方で、電界集中を抑制することができる。したがって、実施形態のＭＯＳＦＥＴ１０によれば、従来よりも高い耐圧を実現することができる。
次に、実施形態のＭＯＳＦＥＴ１０の製造方法について説明する。なお、この製造方法は、底部導電体４２の形成に特徴を有するので、以下では、底部導電体４２の形成に関連する工程について主に説明する。
図６に示すように、加工前の半導体基板１２の上面１２ａをエッチングすることによって、トレンチ２２を形成する。次に、トレンチ２２の底面にｐ型不純物を注入することによって、底部半導体領域３６を形成する。
次に、図７に示すように、半導体基板１２上に酸化シリコン層８０を形成する。このとき、トレンチ２２内に酸化シリコン層８０が充填される。
次に、図８に示すように、酸化シリコン層８０をエッチバックする。これによって、トレンチ２２の底部に酸化シリコン層８０を残存させ、その他の位置の酸化シリコン層８０を除去する。
次に、図９に示すように、半導体基板１２の上面１２ａとトレンチ２２の内面に、薄い酸化シリコン層８２（保護膜）を形成する。
次に、図１０に示すように、酸化シリコン層８２上に、ポリシリコン層８４を形成する。このとき、トレンチ２２内にポリシリコン層８４が充填される。
次に、図１１に示すように、ポリシリコン層８４をエッチバックする。これによって、トレンチ２２の底部近傍にのみポリシリコン層８４を残存させ、その他の位置のポリシリコン層８４を除去する。
次に、図１２に示すように、半導体基板１２上に、酸化シリコン層８６を形成する。このとき、トレンチ２２内に酸化シリコン層８６が充填される。
次に、図１３に示すように、酸化シリコン層８６上にマスク９０を形成し、マスク９０の開口部内で酸化シリコン層８６をエッチングする。ここでは、トレンチ２２に対応する範囲であって、トレンチ２２よりも幅が細い範囲で酸化シリコン層８６をエッチングする。これによって、ポリシリコン層８４に達するスリット８８を形成する。次に、マスク９０を除去する。
次に、図１４に示すように、スリット８８内に露出しているポリシリコン層８４の中央部をエッチングする。これによって、スリット８８がポリシリコン層８４を貫通する。その結果、ポリシリコン層８４がｘ方向において２つに分割され、一対の底部導電体４２が形成される。
次に、図１５に示すように、エッチングによって酸化シリコン層８６を除去する。
次に、図１６に示すように、半導体基板１２上に酸化シリコン層９２を形成する。このとき、トレンチ２２内に酸化シリコン層９２が充填される。
次に、図１７に示すように、酸化シリコン層９２をエッチバックする。これによって、底部導電体４２近傍にのみ酸化シリコン層９２を残存させ、その他の位置の酸化シリコン層９２を除去する。図１７において、トレンチ２２の底部に残存している酸化シリコン層８０、８２、９２が、図１の底部絶縁層４０に相当する。以上の工程によって、底部絶縁層４０の内部に一対の底部導電体４２が埋め込まれた構造が得られる。次に、従来公知の方法によって、ゲート絶縁膜４４、ゲート電極４６、層間絶縁膜２８を形成する。その後、各半導体層、上部電極７０及び下部電極７２を形成することで、図１に示すＭＯＳＦＥＴ１０が完成する。
なお、上述した実施形態では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴ等の他のトレンチ型のスイッチング素子に、本明細書に開示の技術を適用してもよい。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１２ ：半導体基板
２２ ：トレンチ
３０ ：ソース領域
３１ ：ボディコンタクト領域
３２ ：ボディ領域
３４ ：ドリフト領域
３５ ：ドレイン領域
３６ ：底部半導体領域
４０ ：底部絶縁層
４２ ：底部導電体
４４ ：ゲート絶縁膜
４６ ：ゲート電極

Claims (1)

  1. スイッチング素子であって、
    表面にトレンチを有する半導体基板と、
    前記トレンチの底部を覆う底部絶縁層と、
    前記トレンチの側面を覆うゲート絶縁膜と、
    前記トレンチ内に配置されており、前記底部絶縁層と前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極と、
    前記底部絶縁層中に埋め込まれており、前記トレンチの幅方向の中央部を挟んで前記幅方向に間隔を開けて配置されている一対の底部導電体、
    を有するスイッチング素子。
JP2018065652A 2018-03-29 2018-03-29 スイッチング素子 Pending JP2019176104A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018065652A JP2019176104A (ja) 2018-03-29 2018-03-29 スイッチング素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018065652A JP2019176104A (ja) 2018-03-29 2018-03-29 スイッチング素子

Publications (1)

Publication Number Publication Date
JP2019176104A true JP2019176104A (ja) 2019-10-10

Family

ID=68167323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018065652A Pending JP2019176104A (ja) 2018-03-29 2018-03-29 スイッチング素子

Country Status (1)

Country Link
JP (1) JP2019176104A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021106179A (ja) * 2019-12-26 2021-07-26 株式会社東芝 半導体装置
CN113497120A (zh) * 2020-03-18 2021-10-12 芯恩（青岛）集成电路有限公司 分离栅器件结构
CN113497121A (zh) * 2020-03-18 2021-10-12 芯恩（青岛）集成电路有限公司 分离栅沟槽结构功率器件的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060209586A1 (en) * 2005-02-23 2006-09-21 Infineon Technologies Austria Ag Semiconductor component and method for fabricating it
US20120313161A1 (en) * 2011-06-13 2012-12-13 Grivna Gordon M Semiconductor device with enhanced mobility and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060209586A1 (en) * 2005-02-23 2006-09-21 Infineon Technologies Austria Ag Semiconductor component and method for fabricating it
US20120313161A1 (en) * 2011-06-13 2012-12-13 Grivna Gordon M Semiconductor device with enhanced mobility and method

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021106179A (ja) * 2019-12-26 2021-07-26 株式会社東芝 半導体装置
JP7381335B2 (ja) 2019-12-26 2023-11-15 株式会社東芝 半導体装置
US11824112B2 (en) 2019-12-26 2023-11-21 Kabushiki Kaisha Toshiba Semiconductor device
CN113497120A (zh) * 2020-03-18 2021-10-12 芯恩（青岛）集成电路有限公司 分离栅器件结构
CN113497121A (zh) * 2020-03-18 2021-10-12 芯恩（青岛）集成电路有限公司 分离栅沟槽结构功率器件的形成方法
CN113497120B (zh) * 2020-03-18 2024-04-16 芯恩（青岛）集成电路有限公司 分离栅器件结构
CN113497121B (zh) * 2020-03-18 2024-04-16 芯恩（青岛）集成电路有限公司 分离栅沟槽结构功率器件的形成方法

Similar Documents

Publication Publication Date Title
JP6266166B2 (ja) 炭化珪素半導体装置およびその製造方法
US9214526B2 (en) Semiconductor device
JP5900698B2 (ja) 半導体装置
WO2016152058A1 (ja) 半導体装置
JP6606007B2 (ja) スイッチング素子
JP7073872B2 (ja) スイッチング素子とその製造方法
JP6571467B2 (ja) 絶縁ゲート型スイッチング素子とその製造方法
JP2019176104A (ja) スイッチング素子
JP5556863B2 (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
JP2016100466A (ja) 半導体装置及び半導体装置の製造方法
JP6669628B2 (ja) スイッチング素子
JP6283709B2 (ja) 半導体装置
US10777678B2 (en) Semiconductor device
JP2016225343A (ja) 半導体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP2018060943A (ja) スイッチング素子
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
JP7390868B2 (ja) 半導体装置
JP7192504B2 (ja) 半導体装置
JP6988261B2 (ja) 窒化物半導体装置
JP7352151B2 (ja) スイッチング素子
JP2020123607A (ja) 半導体装置
JP7135819B2 (ja) 半導体装置
JP7331653B2 (ja) 半導体装置の製造方法
JP7487692B2 (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20201130

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211228

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220621