JP2016225343A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016225343A
JP2016225343A JP2015107287A JP2015107287A JP2016225343A JP 2016225343 A JP2016225343 A JP 2016225343A JP 2015107287 A JP2015107287 A JP 2015107287A JP 2015107287 A JP2015107287 A JP 2015107287A JP 2016225343 A JP2016225343 A JP 2016225343A
Authority
JP
Japan
Prior art keywords
region
semiconductor substrate
trench gate
contact
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015107287A
Other languages
English (en)
Other versions
JP6514035B2 (ja
Inventor
佐智子 青井
Sachiko Aoi
佐智子 青井
雅裕 杉本
Masahiro Sugimoto
雅裕 杉本
水野 祥司
Shoji Mizuno
祥司 水野
真一朗 宮原
Shinichiro Miyahara
真一朗 宮原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2015107287A priority Critical patent/JP6514035B2/ja
Priority to US15/157,865 priority patent/US10068972B2/en
Publication of JP2016225343A publication Critical patent/JP2016225343A/ja
Application granted granted Critical
Publication of JP6514035B2 publication Critical patent/JP6514035B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • H01L29/1075Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide

Abstract

【課題】トレンチゲートの側面のうちの半導体基板の上面近傍のリークを抑える技術を提供する。【解決手段】 半導体装置1の半導体基板10は、P+型の上面領域16を備える。上面領域16は、ソース領域15上に設けられており、半導体基板10の上面10aに露出しており、トレンチゲート20に接する。【選択図】図1

Description

本明細書で開示する技術は、トレンチゲートを備える半導体装置に関する。
特許文献1は、トレンチゲートを備える半導体装置を開示する。トレンチゲートは、半導体基板の上面から深部に向けて伸びている。トレンチゲートの側面のうちの半導体基板の上面近傍は、電界が集中することで知られている。このため、この部分に設けられているn型のソース領域から注入される電子が、ゲート絶縁膜を超えてゲート電極にリークすることがある。特許文献1は、半導体基板の表面近傍のゲート絶縁膜の膜厚を選択的に厚くする技術を開示する。半導体基板の上面近傍のゲート絶縁膜の膜厚が選択的に厚く形成されていると、この部分でのリークが抑えられる。
特開2013−12647号公報
しかしながら、高品質なゲート絶縁膜を厚く形成することが難しい。本明細書は、トレンチゲートの側面のうちの半導体基板の上面近傍のリークを抑える技術を提供することを目的とする。
本明細書で開示する半導体装置の一実施形態は、半導体基板及びトレンチゲートを備える。トレンチゲートは、半導体基板の上面から深部に向けて伸びている。半導体基板は、第1導電型のドリフト領域、第2導電型のボディ領域、第1導電型のソース領域及び第2導電型の上面領域を有する。ドリフト領域は、トレンチゲートに接する。ボディ領域は、ドリフト領域上に設けられており、トレンチゲートに接する。ソース領域は、ボディ領域上に設けられており、半導体基板の上面に露出しており、トレンチゲートに接する。上面領域は、ソース領域上に設けられており、半導体基板の上面に露出しており、トレンチゲートに接する。
上記実施形態の半導体装置は、トレンチゲートの側面のうちの半導体基板の上面近傍に、ソース領域とは反対導電型の上面領域を有する。このため、上面領域は、ソース領域から注入されるキャリアがゲート絶縁膜を超えてゲート電極にリークすることを抑えることができる。上記実施形態の半導体装置では、トレンチゲートの側面のうちの半導体基板の上面近傍のリークが抑えられる。
実施例の半導体装置の要部断面図を模式的に示しており、図3のI-I線に対応した断面図である。 実施例の半導体装置の要部断面図を模式的に示しており、図3のII-II線に対応した断面図である。 実施例の半導体装置の要部断面図を模式的に示しており、図2のIII-III線に対応した断面図である。 変形例の半導体装置の要部断面図を模式的に示す。 変形例の半導体装置の要部断面図を模式的に示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書で開示する半導体装置としては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)及びIGBT(Insulated Gate Bipolar Transistor)が例示される。これらの半導体装置の一実施形態は、半導体基板及び半導体基板の上面から深部に向けて伸びるトレンチゲートを備えていてもよい。これら半導体装置の一実施形態は、典型的には縦型であり、半導体基板の上面及び下面の各々に一対の主電極を備えていてもよい。半導体基板の材料は特に限定するものではないが、後述するように、本明細書で開示される技術は、半導体基板の材料が炭化珪素の場合に特に有用である。半導体基板は、第1導電型のドリフト領域、第2導電型のボディ領域、第1導電型のソース領域及び第2導電型の上面領域を有していてもよい。ドリフト領域は、トレンチゲートに接する。ボディ領域は、ドリフト領域上に設けられており、トレンチゲートに接する。ソース領域は、ボディ領域上に設けられており、半導体基板の上面に露出しており、トレンチゲートに接する。上面領域は、ソース領域上に設けられており、半導体基板の上面に露出しており、トレンチゲートに接する。
上面領域は、半導体基板の表面に直交する方向から観測したときに、トレンチゲートの長手方向に平行な側面に接してもよい。上面領域は、その長手方向の全範囲において、トレンチゲートの側面に接するのが望ましい。この実施形態の半導体装置では、トレンチゲートの長手方向に平行な側面におけるリークが抑えられる。
上面領域はさらに、半導体基板の上面に直交する方向から観測したときに、トレンチゲートの長手方向の端部を取り囲むようにも設けられていてもよい。この実施形態の半導体装置では、トレンチゲートの長手方向の端部におけるリークが抑えられる。
上記実施形態の半導体装置は、第2導電型の高濃度上面領域をさらに備えていてもよい。高濃度上面領域は、半導体基板の上面に露出しており、上面領域よりも不純物濃度が濃い。高濃度上面領域は、半導体基板の上面に直交する方向から観測したときに、トレンチゲートの長手方向の端部において、長手方向に平行な一対の側面を結ぶ端部側面に接する。この実施形態の半導体装置では、トレンチゲートの長手方向の端部側面におけるリークが抑えられる。
トレンチゲートは、ゲート絶縁膜及びゲート絶縁膜で被覆されるゲート電極を有していてもよい。ゲート絶縁膜は、上面領域及びソース領域と接する部分の膜厚が、ボディ領域と接する部分の膜厚よりも厚い。この実施形態の半導体装置では、トレンチゲートの側面のうちの半導体基板の上面近傍のリークがさらに抑えられる。
半導体基板の材料が炭化珪素であってもよい。半導体基板が炭化珪素の半導体装置では、トレンチゲートのゲート絶縁膜の品質が低いことが多く、トレンチゲートにおけるリークが問題となる。このため、本明細書で開示する技術は、半導体基板が炭化珪素の場合に特に有用である。
図1に示されるように、半導体装置1は、MOSFETと称されるパワー半導体素子であり、半導体基板10及びトレンチゲート20を備える。
半導体基板10は、炭化珪素(SiC)を材料とする基板であり、n+型のドレイン領域11、n-型のドリフト領域12、p-型のボディ領域13、p+型のボディコンタクト領域14、n+型のソース領域15及びp+型の上面領域16を有する。
ドレイン領域11は、半導体基板10の裏層部に配置されており、半導体基板10の下面10bに露出する。ドレイン領域11は、後述するドリフト領域12がエピタキシャル成長するための下地基板でもある。ドレイン領域11は、半導体基板10の下面10bを被膜するドレイン電極(図示省略)にオーミック接触する。一例では、ドレイン領域11の不純物濃度は約1×1019cm-3以上であるのが望ましい。
ドリフト領域12は、ドレイン領域11上に設けられている。ドリフト領域12は、エピタキシャル成長技術を利用して、ドレイン領域11の表面から結晶成長して形成される。ドリフト領域12の不純物濃度は、半導体基板10の厚み方向に一定である。一例では、ドリフト領域12の不純物濃度は約1×1015〜5×1016cm-3であるのが望ましい。
ボディ領域13は、ドリフト領域12上に設けられており、半導体基板10の表層部に配置されている。ボディ領域13は、イオン注入技術を利用して、半導体基板10の表層部にアルミニウムを導入して形成される。一例では、ボディ領域13のドーズ量は約1×1011〜1×1013cm-2であり、ピーク濃度が約1×1016〜1×1018cm-3であるのが望ましい。なお、ボディ領域13は、エピタキシャル成長技術を利用して、ドリフト領域12の表面から結晶成長して形成されてもよい。
ボディコンタクト領域14は、ボディ領域13上に設けられており、半導体基板10の表層部に配置されており、半導体基板10の上面10aに露出する。ボディコンタクト領域14は、イオン注入技術を利用して、半導体基板10の表層部にアルミニウムを導入して形成される。ボディコンタクト領域14は、半導体基板10の上面10aを被膜するソース電極(図示省略)にオーミック接触する。一例では、ボディコンタクト領域14のドーズ量は約1×1014〜1×1015cm-2であり、ピーク濃度が約1×1019〜2×1020cm-3であるのが望ましい。なお、ボディコンタクト領域14は、後述する上面領域16と同一工程で形成されてもよい。この場合、製造工数が削減され、製造コストが低減される。また、上面領域16と同一工程で形成されたボディコンタクト領域14は、上面領域16と同一の深さを有することとなる。
ソース領域15は、ボディ領域13上に設けられており、半導体基板10の表層部に配置されており、半導体基板10の上面10aに露出する。ソース領域15は、ボディ領域13によってドリフト領域12から隔てられている。ソース領域15は、イオン注入技術を利用して、半導体基板10の表層部に窒素又はリンを導入して形成される。ソース領域15は、半導体基板10の上面10aを被膜するソース電極(図示省略)にオーミック接触する。一例では、ソース領域15のドーズ量は約1×1014〜5×1015cm-2であり、ピーク濃度が約1×1019〜5×1020cm-3であるのが望ましい。
上面領域16は、ソース領域15上に設けられており、半導体基板10の表層部に配置されており、半導体基板10の上面10aに露出する。上面領域16は、イオン注入技術を利用して、半導体基板10の表層部にアルミニウムを導入して形成される。上面領域16は、半導体基板10の上面10aを被膜するソース電極(図示省略)にオーミック接触する。一例では、上面領域16のドーズ量は約1×1014〜5×1015cm-2であり、ピーク濃度が約1×1019〜5×1020cm-3であるのが望ましい。
トレンチゲート20は、半導体基板10の上面10aから深部に向けて伸びるトレンチ20a内に設けられており、ゲート絶縁膜22及びゲート電極24を有する。トレンチゲート20は、上面領域16、ソース領域15及びボディ領域13を貫通してドリフト領域12に達する。上面領域16、ソース領域15及びボディ領域13はトレンチゲート20の側面に接しており、ドリフト領域12はトレンチゲート20の側面及び底面に接する。ゲート絶縁膜22は、トレンチ20aの内壁上に設けられており、酸化シリコンである。ゲート絶縁膜22は、CVD技術を利用して、トレンチ20aの内壁に堆積される。ゲート電極24は、ゲート絶縁膜22で被覆されており、不純物を含むポリシリコンである。ゲート電極24は、トレンチ20aの内壁にゲート絶縁膜22を形成した後に、CVD技術を利用して、トレンチ20a内に充填される。
図2及び図3に示されるように、半導体基板10は、トレンチゲート20が設けられている中心領域及びその中心領域を取り囲む終端領域に区画されている。なお、この例では、1つのトレンチゲート20を図示するが、半導体基板10の中心領域には複数のトレンチゲート20が設けられている。複数のトレンチゲート20は、半導体基板10の上面10aに直交する方向から観測したときに、ストライプ状のレイアウトを有する。
図3に示されるように、トレンチゲート20は、長手方向(紙面上下方向)に平行な一対の側面20A,20B及びそれら一対の側面20A,20Bの間を延びる端部側面20Cを含む。ソース領域15及び上面領域16は、トレンチゲート20の一対の側面20A,20Bの全範囲に接触して設けられている。この例に代えて、ソース領域15及び上面領域16は、トレンチゲート20の一対の側面20A,20Bの一部範囲に接触して設けられていてもよい。上面領域16はさらに、トレンチゲート20の端部を取り囲むようにも設けられており、図2に示されるように、トレンチゲート20の端部側面20Cに接する。また、上面領域16は、終端領域において、ボディコンタクト領域14に接触する。
図2に示されるように、終端領域の半導体基板10の上面10aには、層間絶縁膜26を介してゲート引き出し配線28が設けられている。ゲート引き出し配線28は、終端領域に沿って配設されており、ゲートパッド(図示省略)にまで延びている。ゲート電極24は、トレンチゲート20の長手方向の端部において、ゲート引き出し配線28に接続されている。
図2及び図3に示されるように、半導体基板10は、トレンチゲート20の長手方向の端部近傍に設けられているp++型の高濃度上面領域17をさらに有する。高濃度上面領域17は、上面領域16上に設けられており、半導体基板10の表層部に配置されており、半導体基板10の上面10aに露出する。高濃度上面領域17は、トレンチゲート20の端部側面20Cに接触する。高濃度上面領域17の不純物濃度は、上面領域16の不純物濃度よりも濃い。高濃度上面領域17は、イオン注入技術を利用して、半導体基板10の表層部にアルミニウムを導入して形成される。一例では、高濃度上面領域17のドーズ量は約1×1013〜1×1015cm-2であり、ピーク濃度が約1×1018〜2×1020cm-3であるのが望ましい。
次に、図1を参照し、半導体装置1の動作を説明する。ドレイン領域11に接続するドレイン電極(図示省略)に正電圧が印加され、ボディコンタクト領域14及びソース領域15に接続するソース電極(図示省略)が接地され、トレンチゲート20のゲート電極24が接地されていると、半導体装置1はオフである。ドレイン領域11に接続するドレイン電極(図示省略)に正電圧が印加され、ボディコンタクト領域14及びソース領域15に接続するソース電極(図示省略)が接地され、トレンチゲート20のゲート電極24にソース電極(図示省略)よりも正となる電圧が印加されると、ドリフト領域12とソース領域15を隔てるボディ領域13のうちのトレンチゲート20の側面に反転層が形成され、その反転層を介して電流が流れ、半導体装置1がオンとなる。
トレンチゲート20のゲート電極24に正電圧が印加されると、トレンチゲート20の一対の側面20A,20Bのうちの半導体基板10の上面10a近傍では、電界が集中する。半導体装置1では、この部分に対応して上面領域16が設けられている。上面領域16は、ソース領域15とは反対導電型で構成されている。このため、上面領域16は、この電界が集中する箇所において、ソース領域15から注入される電子がゲート絶縁膜22を超えてゲート電極24に流れることを抑えることができる。
さらに、図2に示されるように、半導体装置1では、トレンチゲート20の端部側面20Cに接触するように上面領域16及び高濃度上面領域17が設けられている。この部分は、トレンチゲート20のゲート電極24に印加されると正電圧とゲート引き出し配線28に印加される正電圧により、電界が特に集中する。半導体装置1では、この電界が特に集中する箇所において、ソース領域15が設けられていないとともに、上面領域16及び高濃度上面領域17が設けられている。このため、半導体装置1では、この電界が特に集中する箇所におけるリークも抑えられている。
また、半導体装置1の半導体基板10は、炭化珪素を材料としている。半導体基板10が炭化珪素の半導体装置1では、トレンチゲート20のゲート絶縁膜22の品質が低い。これは、理論値で比較しても、炭化珪素と酸化シリコンの障壁(φB)が、シリコンと酸化シリコンの障壁(φB)よりも低いこと、さらに、形状的な効果(トレンチ凸部への電界集中)によること、が理由である。しかしながら、半導体装置1では、上面領域16及び高濃度上面領域17が設けられているので、低品質なゲート絶縁膜22であってもリークが抑えられる。このように、上面領域16及び高濃度上面領域17を設ける技術は、半導体基板10の材料が炭化珪素の場合に特に有用である。
また、半導体装置1は、終端領域において上面領域16がボディコンタクト領域14と接触するように構成されている。上面領域16は、ソース領域15よりも狭い幅で構成されており、半導体基板10の上面10aを被覆するソース電極(図示省略)と直接的に接触することが困難となることがある。そのような場合でも、半導体装置1では、上面領域16とソース電極(図示省略)がボディコンタクト領域14を介して電気的に接続可能に構成されている。
図4に、変形例の半導体装置2を示す。この半導体装置2では、トレンチゲート20のゲート絶縁膜22について、上面領域16及びソース領域15と接する部分の膜厚が、ボディ領域13と接する部分の膜厚よりも厚く構成されている。さらに、トレンチゲート20のゲート絶縁膜22について、ドリフト領域12と接する部分の膜厚が、ボディ領域13と接する部分の膜厚よりも厚く構成されている。ゲート絶縁膜22の膜厚が上面領域16及びソース領域15と接する部分で厚く構成されていることにより、この部分でのリークがさらに抑えられる。ゲート絶縁膜22の膜厚がドリフト領域12と接する部分で厚く構成されていることにより、この部分でのリークがさらに抑えられる。一方、ゲート絶縁膜22の膜厚がボディ領域13と接する部分で薄く構成されていることにより、閾値電圧の増大が抑えられる。
ゲート絶縁膜22の膜厚については、図4の半導体装置2のように内面側に凹部が設けられていてもよく、図5の半導体装置3のように内面側及び外面側の双方に凹部が設けられていてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10:半導体基板
11:ドレイン領域
12:ドリフト領域
13:ボディ領域
14:ボディコンタクト領域
15:ソース領域
16:上面領域
17:高濃度上面領域
20:トレンチゲート
22:ゲート絶縁膜
24:ゲート電極

Claims (6)

  1. 半導体基板と、
    前記半導体基板の上面から深部に向けて伸びるトレンチゲートと、を備え、
    前記半導体基板は、
    前記トレンチゲートに接する第1導電型のドリフト領域と、
    前記ドリフト領域上に設けられており、前記トレンチゲートに接する第2導電型のボディ領域と、
    前記ボディ領域上に設けられており、前記半導体基板の前記上面に露出しており、前記トレンチゲートに接する第1導電型のソース領域と、
    前記ソース領域上に設けられており、前記半導体基板の前記上面に露出しており、前記トレンチゲートに接する第2導電型の上面領域と、を有する半導体装置。
  2. 前記上面領域は、前記半導体基板の前記上面に直交する方向から観測したときに、前記トレンチゲートの長手方向に平行な側面に接する、請求項1に記載の半導体装置。
  3. 前記上面領域はさらに、前記半導体基板の前記上面に直交する方向から観測したときに、前記トレンチゲートの前記長手方向の端部を取り囲むように設けられている、請求項2に記載の半導体装置。
  4. 前記半導体基板の前記上面に露出しており、前記上面領域よりも不純物濃度が濃い第2導電型の高濃度上面領域をさらに備え、
    前記高濃度上面領域は、前記半導体基板の前記上面に直交する方向から観測したときに、前記トレンチゲートの前記長手方向の端部において、前記長手方向に平行な一対の側面を結ぶ端部側面に接する、請求項3に記載の半導体装置。
  5. 前記トレンチゲートは、
    ゲート絶縁膜と、
    前記ゲート絶縁膜で被覆されるゲート電極と、を有し、
    前記ゲート絶縁膜は、前記上面領域及び前記ソース領域と接する部分の膜厚が、前記ボディ領域と接する部分の膜厚よりも厚い、請求項1〜4のいずれか一項に記載の半導体装置。
  6. 前記半導体基板の材料が炭化珪素である、請求項1〜5のいずれか一項に記載の半導体装置。
JP2015107287A 2015-05-27 2015-05-27 半導体装置 Active JP6514035B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015107287A JP6514035B2 (ja) 2015-05-27 2015-05-27 半導体装置
US15/157,865 US10068972B2 (en) 2015-05-27 2016-05-18 Semiconductor device with opposite conductivity-type impurity regions between source and trench gate for reducing leakage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015107287A JP6514035B2 (ja) 2015-05-27 2015-05-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2016225343A true JP2016225343A (ja) 2016-12-28
JP6514035B2 JP6514035B2 (ja) 2019-05-15

Family

ID=57398938

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015107287A Active JP6514035B2 (ja) 2015-05-27 2015-05-27 半導体装置

Country Status (2)

Country Link
US (1) US10068972B2 (ja)
JP (1) JP6514035B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017126472A1 (ja) * 2016-01-20 2017-07-27 ローム株式会社 半導体装置
WO2020036015A1 (ja) * 2018-08-14 2020-02-20 富士電機株式会社 半導体装置および製造方法
JP2020077800A (ja) * 2018-11-08 2020-05-21 富士電機株式会社 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739252B (zh) * 2019-12-25 2021-09-11 杰力科技股份有限公司 溝槽式mosfet元件及其製造方法
CN115347039B (zh) * 2022-10-14 2023-01-17 强元芯电子(广东)有限公司 一种低功耗半导体功率器件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070075362A1 (en) * 2005-09-30 2007-04-05 Ching-Yuan Wu Self-aligned schottky-barrier clamped trench DMOS transistor structure and its manufacturing methods
JP2009094484A (ja) * 2007-09-20 2009-04-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2012160601A (ja) * 2011-02-01 2012-08-23 Toshiba Corp 半導体装置の製造方法
JP2012238834A (ja) * 2011-04-12 2012-12-06 Denso Corp 半導体装置の製造方法及び半導体装置
WO2013118437A1 (ja) * 2012-02-10 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
WO2013118203A1 (ja) * 2012-02-10 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
WO2013187019A1 (ja) * 2012-06-14 2013-12-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2014038966A (ja) * 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
US5554862A (en) * 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
DE19845003C1 (de) * 1998-09-30 2000-02-10 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren
US7084456B2 (en) * 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4073176B2 (ja) * 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
US6674124B2 (en) * 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
US7417266B1 (en) * 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
JP2006120789A (ja) * 2004-10-20 2006-05-11 Toshiba Corp 半導体装置
US20060113588A1 (en) * 2004-11-29 2006-06-01 Sillicon-Based Technology Corp. Self-aligned trench-type DMOS transistor structure and its manufacturing methods
US8836015B2 (en) * 2005-02-11 2014-09-16 Alpha And Omega Semiconductor Incorporated Planar SRFET using no additional masks and layout method
US8384152B2 (en) * 2007-09-20 2013-02-26 Rohm Co., Ltd. Semiconductor device having trench gate VDMOSFET and method of manufacturing the same
JPWO2010109572A1 (ja) * 2009-03-23 2012-09-20 トヨタ自動車株式会社 半導体装置
US8373224B2 (en) * 2009-12-28 2013-02-12 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with resurf stepped oxides and trenched contacts
JP5136578B2 (ja) * 2010-03-09 2013-02-06 トヨタ自動車株式会社 半導体装置
WO2012169022A1 (ja) * 2011-06-08 2012-12-13 トヨタ自動車株式会社 半導体装置とその製造方法
JP5894383B2 (ja) 2011-06-30 2016-03-30 ローム株式会社 半導体装置およびその製造方法
US8785278B2 (en) * 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
US9306047B2 (en) * 2012-10-05 2016-04-05 Hitachi, Ltd. Semiconductor device and electric power converter in which same is used
CN104838500B (zh) * 2012-12-04 2017-08-15 株式会社电装 半导体装置及其制造方法
JP6102354B2 (ja) * 2013-03-06 2017-03-29 トヨタ自動車株式会社 逆導通igbt

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070075362A1 (en) * 2005-09-30 2007-04-05 Ching-Yuan Wu Self-aligned schottky-barrier clamped trench DMOS transistor structure and its manufacturing methods
JP2009094484A (ja) * 2007-09-20 2009-04-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2012160601A (ja) * 2011-02-01 2012-08-23 Toshiba Corp 半導体装置の製造方法
JP2012238834A (ja) * 2011-04-12 2012-12-06 Denso Corp 半導体装置の製造方法及び半導体装置
WO2013118437A1 (ja) * 2012-02-10 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
WO2013118203A1 (ja) * 2012-02-10 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
WO2013187019A1 (ja) * 2012-06-14 2013-12-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2014038966A (ja) * 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017126472A1 (ja) * 2016-01-20 2017-07-27 ローム株式会社 半導体装置
JPWO2017126472A1 (ja) * 2016-01-20 2018-11-08 ローム株式会社 半導体装置
US10804388B2 (en) 2016-01-20 2020-10-13 Rohm Co., Ltd. Semiconductor device
DE112017000441B4 (de) 2016-01-20 2023-03-09 Rohm Co., Ltd. Halbleiterbauteil
WO2020036015A1 (ja) * 2018-08-14 2020-02-20 富士電機株式会社 半導体装置および製造方法
JPWO2020036015A1 (ja) * 2018-08-14 2021-02-15 富士電機株式会社 半導体装置および製造方法
US11901443B2 (en) 2018-08-14 2024-02-13 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method
JP2020077800A (ja) * 2018-11-08 2020-05-21 富士電機株式会社 半導体装置
JP7326725B2 (ja) 2018-11-08 2023-08-16 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US20160351665A1 (en) 2016-12-01
US10068972B2 (en) 2018-09-04
JP6514035B2 (ja) 2019-05-15

Similar Documents

Publication Publication Date Title
JP6117602B2 (ja) 半導体装置
JP5852555B2 (ja) 半導体装置
JP5701913B2 (ja) 半導体装置
US9111990B1 (en) Semiconductor device
JP6453188B2 (ja) 炭化珪素半導体装置
JP6606007B2 (ja) スイッチング素子
JP5537359B2 (ja) 半導体装置
US8829563B2 (en) Power semiconductor device and method for manufacturing such a power semiconductor device
JP6514035B2 (ja) 半導体装置
JP2018060984A (ja) 半導体装置
JP2012069797A (ja) 絶縁ゲート型トランジスタ
JP6381101B2 (ja) 炭化珪素半導体装置
JP6169985B2 (ja) 半導体装置
JP6283709B2 (ja) 半導体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP2014130896A (ja) 半導体装置
JP2017059570A (ja) 半導体装置
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
JP2016213421A (ja) 半導体装置
JP6754308B2 (ja) 半導体装置
JP5884772B2 (ja) 半導体装置
JP7326991B2 (ja) スイッチング素子
JP2018206914A (ja) 半導体装置
JP7077112B2 (ja) 半導体装置
JP6814652B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180703

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190411

R150 Certificate of patent or registration of utility model

Ref document number: 6514035

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250