JP6453188B2 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP6453188B2
JP6453188B2 JP2015175131A JP2015175131A JP6453188B2 JP 6453188 B2 JP6453188 B2 JP 6453188B2 JP 2015175131 A JP2015175131 A JP 2015175131A JP 2015175131 A JP2015175131 A JP 2015175131A JP 6453188 B2 JP6453188 B2 JP 6453188B2
Authority
JP
Japan
Prior art keywords
region
electric field
trench gate
field relaxation
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015175131A
Other languages
English (en)
Other versions
JP2017050516A (ja
Inventor
佐智子 青井
佐智子 青井
侑佑 山下
侑佑 山下
渡辺　行彦
行彦 渡辺
雅裕 杉本
雅裕 杉本
康裕 海老原
康裕 海老原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Toyota Motor Corp
Priority to JP2015175131A priority Critical patent/JP6453188B2/ja
Priority to PCT/JP2016/074313 priority patent/WO2017038518A1/ja
Publication of JP2017050516A publication Critical patent/JP2017050516A/ja
Application granted granted Critical
Publication of JP6453188B2 publication Critical patent/JP6453188B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本明細書で開示する技術は、トレンチゲートを備える炭化珪素半導体装置に関する。
特許文献１は、トレンチゲートの底面を覆うように設けられているｐ型の電界緩和領域を備える炭化珪素半導体装置を開示する。このような電界緩和領域は、トレンチゲートの底面に集中する電界を緩和することができる。これにより、炭化珪素半導体装置の耐圧が向上する。特許文献１はさらに、そのような電界緩和領域によってチャネル抵抗が増加するのを抑えるために、ドリフト領域よりも不純物濃度が濃いｎ型の電流分散領域を設ける技術を提案する。電流分散領域は、電界緩和領域上に設けられており、トレンチゲートの側面とドリフト領域の双方に接するように配置されている。これにより、電流は、電界緩和領域を迂回するように電流分散領域を介して流れることができる。このため、特許文献１に開示される炭化珪素半導体装置は、高耐圧と低オン抵抗を両立することができる。
特開２０１５−７２９９９７号公報
炭化珪素半導体装置がオンしているときに、例えば負荷が短絡することによって炭化珪素半導体装置に高電圧が印加されることがある。このような場合、高電圧が印加された状態で電流が流れるので、炭化珪素半導体装置を流れる電流は飽和電流となる。このような事態に備えるために、炭化珪素半導体装置の飽和電流を小さくすることが望まれている。
特許文献１の炭化珪素半導体装置では、電流分散領域の不純物濃度が濃く調整されている。このような電流分散領域は、空乏化され難い。このため、電流分散領域は、高電圧が印加されたとしても、空乏化されずに、電流経路を提供してしまう。このように、電界緩和領域と電流分散領域を組合せる技術は、高耐圧と低オン抵抗を両立することができるものの、飽和電流を小さくすることが難しいという問題がある。本明細書は、電界緩和領域と電流分散領域を備える炭化珪素半導体装置において、飽和電流を小さくする技術を提供することを目的とする。
本明細書で開示する半導体装置の一実施形態は、炭化珪素の半導体基板及び半導体基板の上面から深部に向けて伸びるトレンチゲートを備える。半導体基板は、第１導電型のドリフト領域、第２導電型の電界緩和領域、第１導電型の電流分散領域、第２導電型のボディ領域及び第１導電型のソース領域を有する。電界緩和領域は、ドリフト領域上に設けられており、トレンチゲートの底面を覆うように設けられている。電流分散領域は、電界緩和領域上に設けられており、トレンチゲートの側面とドリフト領域に接しており、ドリフト領域よりも高濃度である。ボディ領域は、電流分散領域上に設けられており、トレンチゲートの側面に接する。ソース領域は、ボディ領域上に設けられており、トレンチゲートの側面に接しており、ボディ領域によって電流分散領域から隔てられている。電界緩和領域が、ボディ領域に短絡するように構成されている。
上記実施形態の炭化珪素半導体装置では、電界緩和領域がボディ領域に短絡するように構成されているので、高電圧が印加されたときに、電界緩和領域と電流分散領域のｐｎ接合面から電流分散領域内に向けて空乏層が良好に伸展することができる。これにより、上記実施形態の炭化珪素半導体装置では、高電圧が印加されたときに、電流分散領域の電流経路が狭められ、飽和電流が小さくなる。
実施例の半導体装置の要部断面図を模式的に示しており、図３，４，５のI-I線に対応した断面図である。 実施例の半導体装置の要部断面図を模式的に示しており、図３，４，５のII-II線に対応した断面図である。 実施例の半導体装置の要部断面図を模式的に示しており、図１，２のIII-III線に対応した断面図である。 実施例の半導体装置の要部断面図を模式的に示しており、図１，２のIV-IV線に対応した断面図である。 実施例の半導体装置の要部断面図を模式的に示しており、図１，２のV-V線に対応した断面図である。 実施例の半導体装置の要部断面図を模式的に示しており、電界緩和領域と電流分散領域とボディ領域の積層部分の拡大図である。 変形例の半導体装置の要部断面図を模式的に示す。 変形例の半導体装置の要部断面図を模式的に示す。 変形例の半導体装置の要部断面図を模式的に示す。 実施例の半導体装置の製造過程の要部断面図を模式的に示す。 実施例の半導体装置の製造過程の要部断面図を模式的に示す。 実施例の半導体装置の製造過程の要部断面図を模式的に示す。 実施例の半導体装置の製造過程の要部断面図を模式的に示す。 実施例の半導体装置の製造過程の要部断面図を模式的に示す。 実施例の半導体装置の製造過程の要部断面図を模式的に示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書で開示する炭化珪素半導体装置としては、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びＩＧＢＴ（Insulated Gate Bipolar Transistor）が例示される。これらの炭化珪素半導体装置の一実施形態は、炭化珪素の半導体基板及び半導体基板の上面から深部に向けて伸びるトレンチゲートを備えていてもよい。これら炭化珪素半導体装置の一実施形態は、典型的には縦型であり、半導体基板の上面及び下面の各々に一対の主電極を備えていてもよい。半導体基板は、第１導電型のドリフト領域、第２導電型の電界緩和領域、第１導電型の電流分散領域、第２導電型のボディ領域及び第１導電型のソース領域を有していてもよい。電界緩和領域は、ドリフト領域上に設けられており、トレンチゲートの底面を覆うように設けられている。電流分散領域は、電界緩和領域上に設けられており、トレンチゲートの側面とドリフト領域に接しており、ドリフト領域よりも高濃度である。ボディ領域は、電流分散領域上に設けられており、トレンチゲートの側面に接する。ソース領域は、ボディ領域上に設けられており、トレンチゲートの側面に接しており、ボディ領域によって電流分散領域から隔てられている。電界緩和領域が、ボディ領域に短絡するように構成されている。
電界緩和領域と電流分散領域とボディ領域は、トレンチゲートの側方において、半導体基板の厚み方向に沿って積層していてもよい。この場合、電流分散領域の厚みが一定であるのが望ましい。この炭化珪素半導体装置では、積層部分において、厚み一定の電流分散領域が電界緩和領域とボディ領域によって挟まれる。このため、炭化珪素半導体装置に高電圧が印加されたときに、積層部分において、電流分散領域の電流経路が上下から空乏層によって狭められるので、飽和電流が小さくなる。
電界緩和領域と電流分散領域とボディ領域の積層部分を有する炭化珪素半導体装置では、電流分散領域の厚みが、トレンチゲートの側面に直交する方向において電流分散領域と電界緩和領域が接する長さよりも小さいのが望ましい。この形態によると、炭化珪素半導体装置に高電圧が印加されたときに、積層部分において、電流分散領域の電流経路が空乏層によって良好に狭められるので、飽和電流が小さくなる。
電流分散領域は、隣り合うトレンチゲートの間において離間していてもよい。この場合、ドリフト領域とボディ領域が、電流分散領域の離間部分を介して接するのが望ましい。さらに、電流分散領域の全範囲が、電界緩和領域とボディ領域によって挟まれているのが望ましい。この形態によると、電流分散領域の電気抵抗値が高くなるので、飽和電流が小さくなる。
トレンチゲートは、半導体基板の上面に直交する方向から観測したときに、一方向に沿って伸びていてもよい。この場合、電界緩和領域とボディ領域は、トレンチゲートの長手方向の端部において、接するように構成されているのが望ましい。この形態によると、電界緩和領域とボディ領域が直接的に接することで、電界緩和領域とボディ領域が短絡する。
電界緩和領域とボディ領域はさらに、トレンチゲートの長手方向の両端部の間において、複数箇所で接するように構成されているのが望ましい。この形態によると、電界緩和領域の電位は、トレンチゲートの長手方向の広い範囲でボディ領域の電位に安定することができる。
図１に示されるように、炭化珪素半導体装置１は、ＭＯＳＦＥＴと称されるパワー半導体素子であり、半導体基板１０、半導体基板１０の下面を被覆するドレイン電極２２、半導体基板１０の上面を被覆するソース電極２４及び半導体基板１０の上層部に設けられているトレンチゲート３０を備える。トレンチゲート３０は、半導体基板１０の上面に対して直交する方向から観測したときに、ストライプ状に配置されている（図３，４，５参照）。
半導体基板１０は、炭化珪素（ＳｉＣ）を材料とする基板であり、ｎ+型のドレイン領域１１、ｎ-型のドリフト領域１２、ｐ+型の電界緩和領域１３、ｎ+型の電流分散領域１４、ｐ型のボディ領域１５、ｐ+型のボディコンタクト領域１６及びｎ+型のソース領域１７を有する。
ドレイン領域１１は、半導体基板１０の下層部に配置されており、半導体基板１０の下面に露出する。ドレイン領域１１は、後述するドリフト領域１２がエピタキシャル成長するための下地基板でもある。ドレイン領域１１は、半導体基板１０の下面を被膜するドレイン電極２２にオーミック接触する。一例では、ドレイン領域１１の不純物濃度は約１×１０19ｃｍ-3以上であるのが望ましい。
ドリフト領域１２は、ドレイン領域１１上に設けられている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。ドリフト領域１２の不純物濃度は、半導体基板１０の厚み方向に一定である。一例では、ドリフト領域１２の不純物濃度は約１×１０15〜５×１０16ｃｍ-3であるのが望ましい。
電界緩和領域１３は、ドリフト領域１２上に設けられており、トレンチゲート３０の底面を覆うように設けられている（図３参照）。より詳細には、電界緩和領域１３は、トレンチゲート３０の底面の全範囲に接するとともに、トレンチゲート３０の底面から側方にも突出してトレンチゲート３０の側面の一部にも接するように設けられている。電界緩和領域１３は、トレンチゲート３０とドリフト領域１２を隔てるように構成されている。電界緩和領域１３は、イオン注入技術を利用して、ドリフト領域１２の表層部にアルミニウムを導入して形成される。一例では、電界緩和領域１３のドーズ量は約５×１０11〜５×１０12ｃｍ-2であり、ピーク濃度が約１×１０17〜５×１０18ｃｍ-3であるのが望ましい。
電流分散領域１４は、ドリフト領域１２及び電界緩和領域１３上に設けられている。電流分散領域１４は、トレンチゲート３０の側面とドリフト領域１２の双方に接するように構成されている。電流分散領域１４は、隣り合うトレンチゲート３０の間を連続して延びており、厚みが一定である。電流分散領域１４の不純物濃度は、ドリフト領域１２の不純物濃度よりも濃い。電流分散領域１４は、イオン注入技術を利用して、電界緩和領域１３及びドリフト領域１２の表層部に窒素又はリンを導入して形成される。一例では、電流分散領域１４のドーズ量は約１×１０10〜１×１０12ｃｍ-2であり、ピーク濃度が約１×１０16〜１×１０18ｃｍ-3であるのが望ましい。一例では、電流分散領域１４の厚みは約０．５〜１．５μｍであるのが望ましい。
電流分散領域１４は、トレンチゲート３０の長手方向の端部近傍に形成されていない（図４参照）。このため、電界緩和領域１３は、トレンチゲート３０の長手方向の端部において、ボディ領域１５に接触しており、ボディ領域１５に短絡するように構成されている（図２参照）。
ボディ領域１５は、電流分散領域１４上に設けられており、半導体基板１０の上層部に配置されている。ボディ領域１５は、トレンチゲート３０の側面に接する。ボディ領域１５は、エピタキシャル成長技術を利用して、電流分散領域１４の表面から結晶成長して形成される。一例では、ボディ領域１５の不純物濃度は、半導体基板１０の厚み方向に一定である。一例では、ボディ領域１５の不純物濃度は約１×１０16〜１×１０18ｃｍ-3であるのが望ましい。
ボディコンタクト領域１６は、ボディ領域１５上に設けられており、半導体基板１０の上層部に配置されており、半導体基板１０の上面に露出する。ボディコンタクト領域１６は、イオン注入技術を利用して、半導体基板１０の上層部にアルミニウムを導入して形成される。ボディコンタクト領域１６は、半導体基板１０の上面を被膜するソース電極２４にオーミック接触する。一例では、ボディコンタクト領域１６のドーズ量は約１×１０14〜１×１０15ｃｍ-2であり、ピーク濃度が約１×１０19〜２×１０20ｃｍ-3であるのが望ましい。
ソース領域１７は、ボディ領域１５上に設けられており、半導体基板１０の上層部に配置されており、半導体基板１０の上面に露出する。ソース領域１７は、ボディ領域１５によってドリフト領域１２から隔てられている。ソース領域１７は、トレンチゲート３０の側面に接する。ソース領域１７は、トレンチゲート３０の長手方向の端部近傍に形成されていない（図５参照）。換言すると、トレンチゲート３０のうちのソース領域１７が接していない部分を端部という。このように、トレンチゲート３０の端部にソース領域１７が接していないので、トレンチゲート３０の端部においてソース領域１７からゲート電極３４に電子が流入するリークが抑えられる。ソース領域１７は、イオン注入技術を利用して、半導体基板１０の上層部に窒素又はリンを導入して形成される。ソース領域１７は、半導体基板１０の上面を被膜するソース電極２４にオーミック接触する。一例では、ソース領域１７のドーズ量は約１×１０14〜５×１０15ｃｍ-2であり、ピーク濃度が約１×１０19〜５×１０20ｃｍ-3であるのが望ましい。
トレンチゲート３０は、半導体基板１０の上面から深部に向けて伸びており、ゲート絶縁膜３２及びゲート電極３４を有する。トレンチゲート３０は、ソース領域１７、ボディ領域１５及び電流分散領域１４を貫通して電界緩和領域１３に達する。ソース領域１７、ボディ領域１５及び電流分散領域１４はトレンチゲート３０の側面に接しており、電界緩和領域１３はトレンチゲート３０の底面及び側面に接する。ゲート絶縁膜３２は、酸化シリコンである。ゲート電極３４は、ゲート絶縁膜３２で被覆されており、不純物を含むポリシリコンである。
次に、図１を参照し、炭化珪素半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４が接地されていると、炭化珪素半導体装置１はオフである。炭化珪素半導体装置１では、電界緩和領域１３がトレンチゲート３０の底面を覆うように設けられている。さらに、電界緩和領域１３がボディ領域１５に短絡しているので、電界緩和領域１３が接する部分のトレンチゲート３０のゲート絶縁膜３２に電界が加わらない。炭化珪素半導体装置１は、トレンチゲート３０の底面において電界集中が緩和され、高い耐圧を有することができる。
ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４にソース電極２４よりも正となる電圧が印加されていると、炭化珪素半導体装置１はオンである。このとき、ソース領域１７と電流分散領域１４を隔てるボディ領域１５のうちのトレンチゲート３０の側面に対向する部分に反転層が形成される。ソース領域１７から供給される電子は、その反転層を経由して電流分散領域１４に達する。電流分散領域１４に達した電子は、電流分散領域１４を経由してドリフト領域１２に流れる。このように、炭化珪素半導体装置１では、トレンチゲート３０の底面を覆うように電界緩和領域１３が設けられていても、電界緩和領域１３を迂回するように電流分散領域１４を介して電流が流れるので、チャネル抵抗が低く抑えられる。
例えば、炭化珪素半導体装置１がオンしているときに、負荷が短絡することによって炭化珪素半導体装置１に高電圧が印加されることがある。このような場合、炭化珪素半導体装置１では、電界緩和領域１３がボディ領域１５に短絡しているので、電界緩和領域１３の電位はボディ領域１５の電位（接地電位）に安定している。このため、炭化珪素半導体装置１に高電圧が印加されたときに、電界緩和領域１３と電流分散領域１４のｐｎ接合から電流分散領域１４内に向けて空乏層が良好に伸展することができる。例えば、電界緩和領域１３の電位がフローティングの場合、電界緩和領域１３の電位が不安定であり、炭化珪素半導体装置１に高電圧が印加されたとしても、電界緩和領域１３と電流分散領域１４のｐｎ接合から電流分散領域１４内に向けて伸びる空乏層幅が小さくなる。一方、本実施例の炭化珪素半導体装置１では、高電圧が印加されたときに、電流分散領域１４の電流経路が空乏層によって狭められ、飽和電流が小さくなる。
図６に示されるように、炭化珪素半導体装置１では、トレンチゲート３０の側方において、電界緩和領域１３と電流分散領域１４とボディ領域１５が積層した積層部分が形成されている。換言すると、電流分散領域１４は、電界緩和領域１３とボディ領域１５によって挟まれている。この積層部分では、電流分散領域１４の厚みを１４Ｔとし、トレンチゲート３０の側面に直交する方向（紙面左右方向）において電流分散領域１４と電界緩和領域１３が接する長さを１４Ｌとすると、厚み１４Ｔが長さ１４Ｌよりも小さい関係が成立する。このような積層部分では、炭化珪素半導体装置１に高電圧が印加されたときに、電流分散領域１４の電流経路が上下から伸びる空乏層によって良好に狭められ、飽和電流が小さくなる。
図７に示されるように、電界緩和領域１３は、トレンチゲート３０の長手方向に沿って、複数箇所で電流分散領域１４から露出するように構成されているのが望ましい。換言すると、電界緩和領域１３とボディ領域１５は、トレンチゲート３０の長手方向の両端部の間において、複数箇所で接するように構成されているのが望ましい。この形態によると、電界緩和領域１３の電位は、トレンチゲート３０の長手方向の広い範囲でボディ領域１５の電位に安定することができる。これにより、上記した電界緩和領域１３の電界緩和機能及び空乏層伸展機能がトレンチゲート３０の長手方向の広い範囲で発揮される。
図８に示されるように、電流分散領域１４は、隣り合うトレンチゲート３０の間において離間していてもよい。この場合、ドリフト領域１２とボディ領域１５が、電流分散領域１４の離間部分を介して接する。この形態によると、電流分散領域１４の電流経路の電気抵抗が高くなるので、炭化珪素半導体装置１の飽和電流がさらに小さくなる。
図９に示されるように、電流分散領域１４は、半導体基板１０の上面に対して直交する方向から観測したときに、電界緩和領域１３の範囲内に収まるのが望ましい。換言すると、電流分散領域１４の全範囲が、電界緩和領域１３とボディ領域１５によって挟まれているのが望ましい。この形態によると、電流分散領域１４の電流経路の電気抵抗がさらに高くなるので、炭化珪素半導体装置１の飽和電流がさらに小さくなる。
次に、実施例の炭化珪素半導体装置１の製造方法を説明する。まず、図１０Ａに示されるように、ドレイン領域１１とドリフト領域１２が積層した半導体基板を準備する。この半導体基板は、エピタキシャル成長技術を利用して、ドレイン領域１１からドリフト領域１２を結晶成長して形成される。
次に、図１０Ｂに示されるように、イオン注入技術を利用して、ドリフト領域１２の表層部にアルミニウムを注入して電界緩和領域１３を形成する。
次に、図１０Ｃに示されるように、イオン注入技術を利用して、ドリフト領域１２及び電界緩和領域１３の表層部に窒素を注入して電流分散領域１４を形成する。イオン注入技術に代えて、エピタキシャル成長技術を利用して、ドリフト領域１２及び電界緩和領域１３の表面から電流分散領域１４を結晶成長して形成してもよい。なお、電流分散領域１４が分断する例（図８及び図９参照）の場合、電流分散領域１４は、選択的にイオン注入することで形成されてもよく、エピタキシャル成長した後に一部をエッチングにより除去して形成されてもよい。
次に、図１０Ｄに示されるように、エピタキシャル成長技術を利用して、電流分散領域１４の表面からボディ領域１５を結晶成長して形成する。
次に、図１０Ｅに示されるように、イオン注入技術を利用して、ボディ領域１５の表層部にアルミニウムを注入してボディコンタクト領域１６を形成するとともに窒素を注入してソース領域１７を形成する。
次に、図１０Ｆに示されるように、ソース領域１７、ボディ領域１５及び電流分散領域１４を貫通して電界緩和領域１３に達するトレンチを形成する。次に、ＣＶＤ技術を利用して、そのトレンチ内にゲート絶縁膜３２を堆積する。次に、ＣＶＤ技術を利用して、ゲート電極３４をトレンチ内に充填する。最後に、半導体基板の下面にドレイン電極２２を被膜し、半導体基板の上面にソース電極２４を被膜すると、炭化珪素半導体装置１が完成する。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１：炭化珪素半導体装置
１０：半導体基板
１１：ドレイン領域
１２：ドリフト領域
１３：電界緩和領域
１４：電流分散領域
１５：ボディ領域
１６：ボディコンタクト領域
１７：ソース領域
２２：ドレイン電極
２４：ソース電極
３０：トレンチゲート
３２：ゲート絶縁膜
３４：ゲート電極

Claims (5)

  1. 炭化珪素の半導体基板と、
    前記半導体基板の上面から深部に向けて伸びるトレンチゲートと、を備え、
    前記半導体基板は、
    第１導電型のドリフト領域と、
    前記ドリフト領域上に設けられており、前記トレンチゲートの底面を覆うように設けられているとともに前記トレンチゲートの底面から側方に突出して前記トレンチゲートの側面にも接する第２導電型の電界緩和領域と、
    前記電界緩和領域上に設けられており、前記トレンチゲートの側面と前記ドリフト領域に接しており、前記ドリフト領域よりも高濃度の第１導電型の電流分散領域と、
    前記電流分散領域上に設けられており、前記トレンチゲートの前記側面に接する第２導電型のボディ領域と、
    前記ボディ領域上に設けられており、前記トレンチゲートの側面に接しており、前記ボディ領域によって前記電流分散領域から隔てられている第１導電型のソース領域と、を有し、
    前記電界緩和領域が、前記ボディ領域に短絡するように構成されており、
    前記電界緩和領域と前記電流分散領域と前記ボディ領域は、前記トレンチゲートの側方において、前記半導体基板の厚み方向に沿って積層しており、
    前記電流分散領域の厚みが一定であり、
    前記電流分散領域の前記厚みは、前記トレンチゲートの前記側面に直交する方向において前記電流分散領域と前記電界緩和領域が接する長さよりも小さく、
    前記電流分散領域は、前記電界緩和領域と前記ボディ領域に接する、炭化珪素半導体装置。
  2. 前記電流分散領域は、隣り合うトレンチゲートの間において離間しており、
    前記ドリフト領域と前記ボディ領域が、前記電流分散領域の離間部分を介して接する、請求項１に記載の炭化珪素半導体装置。
  3. 前記電流分散領域の全範囲が、前記電界緩和領域と前記ボディ領域によって挟まれている、請求項２に記載の炭化珪素半導体装置。
  4. 前記トレンチゲートは、前記半導体基板の前記上面に直交する方向から観測したときに、一方向に沿って伸びており、
    前記電界緩和領域と前記ボディ領域は、前記トレンチゲートの長手方向の端部において、接するように構成されている、請求項１〜３のいずれか一項に記載の炭化珪素半導体装置。
  5. 前記電界緩和領域と前記ボディ領域は、前記トレンチゲートの前記長手方向の両端部の間において、複数箇所で接するように構成されている、請求項４に記載の炭化珪素半導体装置。

JP2015175131A 2015-09-04 2015-09-04 炭化珪素半導体装置 Expired - Fee Related JP6453188B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015175131A JP6453188B2 (ja) 2015-09-04 2015-09-04 炭化珪素半導体装置
PCT/JP2016/074313 WO2017038518A1 (ja) 2015-09-04 2016-08-22 炭化珪素半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015175131A JP6453188B2 (ja) 2015-09-04 2015-09-04 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JP2017050516A JP2017050516A (ja) 2017-03-09
JP6453188B2 true JP6453188B2 (ja) 2019-01-16

Family

ID=58187522

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015175131A Expired - Fee Related JP6453188B2 (ja) 2015-09-04 2015-09-04 炭化珪素半導体装置

Country Status (2)

Country Link
JP (1) JP6453188B2 (ja)
WO (1) WO2017038518A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6753951B2 (ja) 2017-06-06 2020-09-09 三菱電機株式会社 半導体装置および電力変換装置
JP7210182B2 (ja) * 2018-07-26 2023-01-23 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2020096080A (ja) * 2018-12-12 2020-06-18 トヨタ自動車株式会社 半導体装置の製造方法
JP7180402B2 (ja) * 2019-01-21 2022-11-30 株式会社デンソー 半導体装置
JP7379880B2 (ja) 2019-06-21 2023-11-15 富士電機株式会社 半導体装置
JP7343315B2 (ja) * 2019-07-05 2023-09-12 株式会社日立製作所 炭化ケイ素半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103980A (ja) * 2002-09-12 2004-04-02 Toshiba Corp 半導体装置
JP3964819B2 (ja) * 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置
JP2008016747A (ja) * 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
JP5707681B2 (ja) * 2009-03-04 2015-04-30 富士電機株式会社 半導体装置およびその製造方法
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP6036461B2 (ja) * 2013-03-26 2016-11-30 豊田合成株式会社 半導体装置およびその製造方法
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP6199755B2 (ja) * 2014-01-27 2017-09-20 トヨタ自動車株式会社 半導体装置

Also Published As

Publication number Publication date
WO2017038518A1 (ja) 2017-03-09
JP2017050516A (ja) 2017-03-09

Similar Documents

Publication Publication Date Title
JP6453188B2 (ja) 炭化珪素半導体装置
JP6369173B2 (ja) 縦型半導体装置およびその製造方法
JP5900698B2 (ja) 半導体装置
US9620595B2 (en) Semiconductor device
JP6606007B2 (ja) スイッチング素子
JP2012069797A (ja) 絶縁ゲート型トランジスタ
CN108292680B (zh) 碳化硅半导体装置
US10886397B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2018133528A (ja) スイッチング素子とその製造方法
JP2016115847A (ja) 半導体装置
US10068972B2 (en) Semiconductor device with opposite conductivity-type impurity regions between source and trench gate for reducing leakage
US20190027555A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP6381101B2 (ja) 炭化珪素半導体装置
JP6283709B2 (ja) 半導体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP2017174961A (ja) スイッチング素子の製造方法
JP6211933B2 (ja) 半導体装置
JP2016213421A (ja) 半導体装置
JP7326991B2 (ja) スイッチング素子
JP6754308B2 (ja) 半導体装置
JP2020113566A (ja) 半導体装置
US9006839B2 (en) Semiconductor device
JP7405230B2 (ja) スイッチング素子
JP7354868B2 (ja) スイッチング素子
WO2016039069A1 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180918

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20180918

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20180918

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181212

R150 Certificate of patent or registration of utility model

Ref document number: 6453188

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees