JP7379880B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7379880B2
JP7379880B2 JP2019115771A JP2019115771A JP7379880B2 JP 7379880 B2 JP7379880 B2 JP 7379880B2 JP 2019115771 A JP2019115771 A JP 2019115771A JP 2019115771 A JP2019115771 A JP 2019115771A JP 7379880 B2 JP7379880 B2 JP 7379880B2
Authority
JP
Japan
Prior art keywords
type
region
base region
semiconductor layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019115771A
Other languages
English (en)
Other versions
JP2021002597A (ja
Inventor
舜基 成田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2019115771A priority Critical patent/JP7379880B2/ja
Priority to US16/803,355 priority patent/US11152469B2/en
Publication of JP2021002597A publication Critical patent/JP2021002597A/ja
Application granted granted Critical
Publication of JP7379880B2 publication Critical patent/JP7379880B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Description

この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる点が挙げられる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されている。高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ－ＭＯＳＦＥＴが期待できる。
従来の炭化珪素半導体装置の構造について、縦型ＭＯＳＦＥＴを例に説明する。図９は、従来のトレンチ型の炭化珪素半導体装置の構造を示す断面図である。図９は、トレンチ型ＭＯＳＦＥＴ１５０の例である。図９に示すように、ｎ+型炭化珪素基板１０１のおもて面にｎ-型炭化珪素エピタキシャル層１０２が堆積され、ｎ-型炭化珪素エピタキシャル層１０２の表面にｎ型高濃度領域１０５およびｐ型ベース層１０６が堆積されている。
ｐ型ベース層１０６の上層部分にはｎ+型ソース領域１０７およびｐ+型コンタクト領域１０８が設けられている。ｎ+型ソース領域１０７は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト領域１０８は、ｎ+型ソース領域１０７を挟んでトレンチゲート構造と反対側に備えられている。
また、ｐ型ベース層１０６およびｎ+型ソース領域１０７を貫通してトレンチ１１６が設けられている。このトレンチ１１６の側面と接するようにｎ+型ソース領域１０７が配置されている。
トレンチ１１６の内壁面は酸化膜などによって構成されたゲート絶縁膜１０９にて覆われており、ゲート絶縁膜１０９の表面に形成されたゲート電極１１０により、トレンチ１１６内が埋め尽くされている。このようにして、トレンチゲート構造が構成されている。
このようなトレンチゲート構造において、トレンチ１１６底のゲート絶縁膜１０９の保護を目的として、ｎ型高濃度領域１０５のｎ+型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ+型ベース領域１０３を、また、ｎ型高濃度領域１０５内に、トレンチ１１６の底部と接する第２ｐ+型ベース領域１０４を設けることが行われている。例えば、下記特許文献１では、上面側を直角、下面側に丸みをつけた略台形の第２ｐ+型ベース領域１０４が設けられる。また、下記特許文献２では、第１ｐ+型ベース領域１０３と第２ｐ+型ベース領域１０４の深さ方向の不純物濃度を等しくして、第２ｐ+型ベース領域１０４を第１ｐ+型ベース領域１０３より浅くしている。
第１ｐ+型ベース領域１０３および第２ｐ+型ベース領域１０４を設けることで、トレンチ１１６の底部と深さ方向に近い位置に、第１ｐ+型ベース領域１０３および第２ｐ+型ベース領域１０４とｎ型高濃度領域１０５とのｐｎ接合を形成することができる。このように、第１ｐ+型ベース領域１０３および第２ｐ+型ベース領域１０４とｎ型高濃度領域１０５とのｐｎ接合を形成することで、トレンチ１１６の底部のゲート絶縁膜１０９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。
また、トレンチ１１６間の第１ｐ+型ベース領域１０３よりも深い位置にｎ+型領域１１７が設けられる。また、ｐ型ベース層１０６およびｎ+型ソース領域１０７の表面やゲート電極１１０の表面には、層間絶縁膜１１１を介してソース電極１１２が設けられている。層間絶縁膜１１１に形成されたコンタクトホールを通じてソース電極１１２は、ｐ+型コンタクト領域１０８およびｎ+型ソース領域１０７と電気的に接触している。ソース電極１１２と層間絶縁膜１１１との間に、バリアメタル１１４が設けられている。
そして、ｎ+型炭化珪素基板１０１の裏面側には、ｎ+型炭化珪素基板１０１と電気的に接続された裏面電極１１３（ドレイン電極）が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
特開２０１７－５０５１６号公報 特開２０１８－１９０４６号公報
ここで、第２ｐ+型ベース領域１０４は、多段イオン注入によりボックスプロファイルで形成されている。図１０は、従来のトレンチ型の炭化珪素半導体装置の第２ｐ+型ベース領域のプロファイルを示すグラフである。図１０において、横軸は、トレンチ１１６の底からの深さを示し、単位はμｍである。縦軸は、不純物濃度を示し、単位はｃｍ-3である。図１０に示すように、深さ方向に不純物濃度が一定のボックスプロファイルとなっている。具体的には、トレンチ１１６の底から約０．５μｍまでの領域（第２ｐ+型ベース領域１０４）では、略一定の不純物濃度であり、０．５μｍを超えると不純物濃度がほぼゼロとなっている。
このようなボックスプロファイルでは、ゲートオン時にドレイン‐ソース間に電圧Ｖｄｓを印加すると、電子は空乏層を超えて、第２ｐ+型ベース領域１０４に到達することができないため、第２ｐ+型ベース領域１０４の角に沿って電流が流れる。このため、ゲートオン時では、電流経路が長くなり、広がり抵抗が大きくなる。この結果、デバイスの損失が大きくなるという課題がある。
一方、ゲートオフ時にドレイン－ソース間に電圧Ｖｄｓを印加すると、電気力線は角に集中する性質を持っているため、第２ｐ+型ベース領域１０４の角に電界が集中する。このため、トレンチ１１６の底の第２ｐ+型ベース領域１０４でアバランシェ降伏が発生し、トレンチ１１６の底のゲート絶縁膜１０９が破壊されるという課題がある。
この発明は、上述した従来技術による課題を解消するため、デバイスの損失を小さくし、トレンチの底のｐ型領域でアバランシェ降伏電圧を上昇させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板のおもて面と反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層の内部に、隣り合う前記トレンチの間に、前記第２半導体層に接して第２導電型の第１ベース領域が設けられる。前記第１半導体層の内部に、前記トレンチと深さ方向に対向する位置に第２導電型の第２ベース領域が設けられる。前記第１半導体領域および前記第２半導体層に接触する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第２ベース領域は、前記第２電極側の面の曲率が前記第１電極側の面の曲率より小さい。前記第２ベース領域の前記第１電極側の面と前記第２半導体層との間の距離は、前記第１ベース領域と前記第２ベース領域との間の距離より小さい。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ベース領域の幅が最も広い部分の深さと、前記第２ベース領域の幅が最も広い部分の深さは、同じであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２ベース領域の前記第２電極側の面の曲率が、前記第１ベース領域の前記第２電極側の面の曲率より小さいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の表面層に、前記第１半導体層よりも高不純物濃度の第１導電型の第３半導体層が設けられ、前記第３半導体層は、前記第２ベース領域の前記第１電極側の面よりも深い第１の第３半導体層と、前記第２ベース領域の前記第１電極側の面よりも浅い第２の第３半導体層とからなり、前記第２の第３半導体層の不純物濃度は、前記第１の第３半導体層の不純物濃度より低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の表面層に、前記第１半導体層よりも高不純物濃度の第１導電型の第３半導体層が設けられ、前記第３半導体層は、前記第２ベース領域の前記第１電極側の面よりも深い第１の第３半導体層と、前記第２ベース領域の前記第１電極側の面よりも浅い第２の第３半導体層とからなり、前記第１の第３半導体層の不純物濃度は、前記第２の第３半導体層の不純物濃度と同じであることを特徴とする。
上述した発明によれば、第２ｐ+型ベース領域（第２導電型の第２ベース領域）では、裏面電極（第２電極）側の面の曲率がソース電極（第１電極）側の面の曲率より小さくなっている。これにより、ゲートオン時にドレイン－ソース間に電圧Ｖｄｓを印加して電流を流した際の電流経路の出口側を広くすることが可能である。このため、広がり抵抗を小さくでき、デバイスの損失を小さくすることができる。
また、ゲートオフ時にドレイン－ソース間に電圧Ｖｄｓを印加した場合、第２ｐ+型ベース領域の底部分に角がないため、第２ｐ+型ベース領域の底に電界が集中することを緩和し、第２ｐ+型ベース領域のアバランシェ降伏電圧を上昇させることができる。このため、トレンチの底でアバランシェ降伏が発生し、トレンチの底のゲート絶縁膜が破壊されることを防止できる。
本発明にかかる半導体装置によれば、デバイスの損失を小さくし、第２ｐ+型ベース領域の底でアバランシェ降伏電圧を上昇させることができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 従来のトレンチ型の炭化珪素半導体装置の構造を示す断面図である。 従来のトレンチ型の炭化珪素半導体装置の第２ｐ+型ベース領域のプロファイルを示すグラフである。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１および図２は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１および図２は、トレンチ型ＭＯＳＦＥＴ５０の例を示す。
図１および図２に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域（第１導電型の第３半導体層）５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、ｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｎ型高濃度領域５とｐ型ベース層６とを併せて炭化珪素半導体基体とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（第２の電極）１３となるドレイン電極が設けられている。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ-型炭化珪素エピタキシャル層２、以下単に（２）と記載する）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５（２）およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するソース電極（第１の電極）１２が設けられている側）からソース電極１２側に突出していてもよい。
ｎ型高濃度領域５（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、トレンチ１６の間に、第１ｐ+型ベース領域（第２導電型の第１ベース領域）３が設けられている。また、ｎ型高濃度領域５（２）内に、トレンチ１６の底部と接する第２ｐ+型ベース領域（第２導電型の第２ベース領域）４が設けられている。第２ｐ+型ベース領域４は、トレンチ１６の底部と深さ方向（ソース電極１２から裏面電極への方向）に対向する位置に設けられる。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。
第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を設けることで、トレンチ１６の底部と深さ方向に近い位置に、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４とｎ型高濃度領域５（２）とのｐｎ接合を形成することができる。このように、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４とｎ型高濃度領域５（２）とのｐｎ接合を形成することで、トレンチ１６の底部のゲート絶縁膜９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。
また、第１ｐ+型ベース領域３の一部を、トレンチ１６側に延在させることで第２ｐ+型ベース領域４に接続した構造となっている。これにより、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４との電位を共通化して、安定化させている。図１は、第１ｐ+型ベース領域３の一部を、トレンチ１６側に延在させていない部分の断面を示し、図２は、第１ｐ+型ベース領域３の一部を、トレンチ１６側に延在させている部分の断面を示している。
実施の形態ではｎ-型炭化珪素エピタキシャル層２内に、トレンチ１６間の第１ｐ+型ベース領域３よりも深い位置にｎ型高濃度領域５（２）よりピーク不純物濃度が高いｎ+型領域１７が設けられる。なお、深い位置とは、第１ｐ+型ベース領域３よりもドレイン電極１３に近い位置のことである。ｎ+型領域１７はピーク不純物濃度がｎ型高濃度領域５（２）の不純物濃度より高ければよく、ｎ+型領域１７のすべての領域でｎ型高濃度領域５（２）より不純物濃度が高くなくてもよい。また、ｎ型高濃度領域５が設けられない形態では、ｎ+型領域１７はピーク不純物濃度がｎ-型炭化珪素エピタキシャル層２の不純物濃度より高い。
ｎ+型領域１７により、素子の耐圧を決定する部位を、トレンチ１６の底部の第２ｐ+型ベース領域４ではなく、トレンチ１６間の第１ｐ+型ベース領域３とすることができる。すなわち、トレンチ１６の底部の第２ｐ+型ベース領域４の耐圧をトレンチ１６間の第１ｐ+型ベース領域３の耐圧よりも高くすることができる。
また、ｎ+型領域１７は、第１ｐ+型ベース領域３の下方（ソース電極１２からドレイン電極１３への方向）に部分的に設けられていてもよい。この場合、電界が集中する位置を制御することが可能になる。さらに、第１ｐ+型ベース領域３の下方全体にｎ+型領域１７を設けることに比べて、少ない窒素のドーズ量で同じ効果を得ることができ、ドーズ量が少ないためイオン注入の段数を削減できる。
ｐ型ベース層６の内部には、炭化珪素半導体基体の第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ+型コンタクト領域８が選択的に設けられていてもよい。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層６に接する。また、ｐ+型コンタクト領域８が設けられる場合、ソース電極１２は、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散または水素の侵入を防止するチタンまたは窒化チタン等のバリアメタル１４が設けられていてもよい。
図１および図２では、１つのセル（トレンチ１６、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜１１およびソース電極１２からなる構造）のみを図示しているが、さらに多くのセルのＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
実施の形態では、図１に示すように、第２ｐ+型ベース領域４では、裏面電極１３側の面Ｓ１（下面）の曲率がソース電極１２側の面Ｓ２（上面）の曲率より小さくなっている。例えば、下面の曲率（曲率＝１／ｒ（半径））は１．３０以上２．４２以下であり、上面の曲率は３．０５以上５．５４以下であり、上面の曲率は下面の曲率の１．８倍以上２．９倍以下であることが好ましい。これにより、ゲートオン時にドレイン－ソース間に電圧Ｖｄｓを印加して電流を流した際の電流経路の出口側を広くすることが可能である。このため、広がり抵抗を小さくでき、デバイスの損失を小さくすることができる。
また、ゲートオフ時にドレイン－ソース間に電圧Ｖｄｓを印加した場合、第２ｐ+型ベース領域４の底部分に角がないため、第２ｐ+型ベース領域４の底に電界が集中することを緩和でき、第２ｐ+型ベース領域４のアバランシェ降伏電圧を上昇させることができる。このため、トレンチ１６の底でアバランシェ降伏が発生し、トレンチ１６の底のゲート絶縁膜９が破壊されることを防止できる。
また、図１に示すように、第１ｐ+型ベース領域３の幅ｗ４が最も広い部分の深さｈ１と、第２ｐ+型ベース領域４の幅ｗ２が最も広い部分の深さｈ２は、同程度である（ｈ１≒ｈ２）ことが好ましい。ここで、深さとは、ｎ型高濃度領域５（２）とｐ型ベース層６との界面から、裏面電極１３側への長さである。第１ｐ+型ベース領域３の幅とは、第１ｐ+型ベース領域３が並ぶ方向での第１ｐ+型ベース領域３の長さのことであり、第２ｐ+型ベース領域４の幅とは、第１ｐ+型ベース領域３が並ぶ方向での第２ｐ+型ベース領域４の長さのことである。これにより、広がり抵抗を抑制しつつ、大電流が流れた時（短絡時）にＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域が閉じる際に、ＪＦＥＴ領域が同じ深さで閉じるため、短絡耐量を上げることができる。
また、チャネル出口のＪＦＥＴ領域の深さｈ３が、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４間のＪＦＥＴ領域の幅ｗ１より小さい（ｈ３＜ｗ１）ことが好ましい。チャネル出口のＪＦＥＴ領域の深さｈ３は、第２ｐ+型ベース領域４のソース電極１２側の面Ｓ２とｐ型ベース層６との間の距離である。これにより、短絡耐量をより上げることができる。また、チャネル出口のＪＦＥＴ領域の深さｈ３が小さくなるとオン抵抗が上昇するため、ｈ３は、例えば、ｗ１の０．６倍以上０．８倍以下が好ましい。
また、第２ｐ+型ベース領域４の裏面電極１３側の面Ｓ１の曲率は、第１ｐ+型ベース領域３の裏面電極１３側の面の曲率より小さいことが好ましい。これにより、第２ｐ+型ベース領域４の底よりも第１ｐ+型ベース領域３の底に電界を集中させ、第２ｐ+型ベース領域４の底に電界が集中することを緩和できる。
また、ｎ型高濃度領域５は、第２ｐ+型ベース領域４の裏面電極１３側の面Ｓ１から第２ｐ+型ベース領域４のソース電極１２側の面Ｓ２までの間の下部ｎ型高濃度領域（第１の第３半導体層）５ａと、第２ｐ+型ベース領域４のソース電極１２側の面Ｓ２からｐ型ベース層６までの上部ｎ型高濃度領域（第２の第３半導体層）５ｂとからなり、上部ｎ型高濃度領域５ｂの不純物濃度が下部ｎ型高濃度領域５ａの不純物濃度より低いことが好ましい。これにより、チャネル出口のＪＦＥＴ領域の抵抗が第１ｐ+型ベース領域３と第２ｐ+型ベース領域４間のＪＦＥＴ領域の抵抗より小さくなり、短絡耐量を向上させることができる。
ここで、下部ｎ型高濃度領域５ａの不純物濃度をｎ-型炭化珪素エピタキシャル層２よりも高くしているため、上部ｎ型高濃度領域５ｂの不純物濃度を低くすることができる。例えば、下部ｎ型高濃度領域５ａの不純物濃度は、上部ｎ型高濃度領域５ｂの不純物濃度より大きく、１倍以上１００倍以下であることが好ましい。さらに、下部ｎ型高濃度領域５ａの不純物濃度は、ｎ-型炭化珪素エピタキシャル層２の不純物濃度より大きく、１０倍以上１００倍以下であることが好ましい。
また、下部ｎ型高濃度領域５ａの不純物濃度と上部ｎ型高濃度領域５ｂの不純物濃度とは同じであってもよい。この場合、空乏層の広がりを均一にすることができ、オン抵抗を減少させることができる。
また、トレンチ１６の底で、第２ｐ+型ベース領域４の幅がトレンチ１６の幅より大きくなっているため、短絡時の大電圧印加時において、第２ｐ+型ベース領域４の張り出しによる抵抗が付与されて、オン抵抗と短絡耐量のトレードオフがよくなっている。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３～図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ-型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図３に示されている。
次に、第１ｎ-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入してもよい。これによって、第１ｎ-型炭化珪素エピタキシャル層２ａの内部に、ｎ+型領域１７が形成される。
次に、ｎ+型領域１７を形成するためのイオン注入時に用いたマスクを除去する。次に、第１ｎ-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４を形成する。ｎ+型領域１７を形成した場合の、ｎ+型領域１７のｎ+型炭化珪素基板１と反対側の表面上に、下部第１ｐ+型ベース領域３ａをｎ+型領域１７に重なるように形成する。
この際、イオン注入の段数や各段におけるイオン注入量を調節することにより、第２ｐ+型ベース領域４の形状を、下面の曲率が上面より小さくなるように形成する。例えば、従来の炭化珪素半導体装置では、７段のイオン注入により、第２ｐ+型ベース領域１０４をボックスプロファイルに形成しているが、実施の形態では、３段や４段のイオン注入により、下面の曲率を上面より小さく形成する。また、下部第１ｐ+型ベース領域３ａの下部には、ｎ+型領域１７が形成されているため、ｎ+型領域１７により、注入したイオンが広がりにくくなる。このため、第２ｐ+型ベース領域４の下面の曲率が、下部第１ｐ+型ベース領域３ａの下面の曲率より小さくなる。また、隣り合う下部第１ｐ+型ベース領域３ａと第２ｐ+型ベース領域４との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ-型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図４に示されている。
次に、第１ｎ-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ-型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ-型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ-型炭化珪素エピタキシャル層２ａと第２ｎ-型炭化珪素エピタキシャル層２ｂを合わせてｎ-型炭化珪素エピタキシャル層２となる。
次に、第２ｎ-型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域３ｂを、下部第１ｐ+型ベース領域３ａに重なるように形成する。下部第１ｐ+型ベース領域３ａと上部第１ｐ+型ベース領域３ｂは連続した領域を形成し、第１ｐ+型ベース領域３となる。上部第１ｐ+型ベース領域３ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図５に示されている。
次にｎ-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層６を１．１μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にリン等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域８を形成してもよい。ｐ+型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。ここまでの状態が図６に示されている。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ+型領域１７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図７に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタル１４を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図８に示されている。
次に、層間絶縁膜１１を選択的に除去して炭化珪素半導体基体の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ+型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体の表面側とｎ+型炭化珪素基板１の裏面の表面側にオーミック電極を形成する。
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜１１上にソース電極１２となる導電性の膜を設け、ｎ+型ソース領域７およびｐ+型コンタクト領域８とソース電極１２とを接触させる。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１３を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１２上および層間絶縁膜１１の開口部に、ソース電極パッド（不図示）となる電極パッドを堆積する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば少なくとも５μｍあるのがよい。電極パッドは、例えば、１ｗｔ％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ソース電極パッドを選択的に除去する。
次に、裏面電極１３の表面に、ドレイン電極パッド（不図示）として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。以上のようにして、図１に示す半導体装置が完成する。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、第２ｐ+型ベース領域では、裏面電極側の面の曲率がソース電極側の面の曲率より小さくなっている。これにより、ゲートオン時にドレイン－ソース間に電圧Ｖｄｓを印加して電流を流した際の電流経路の出口側を広くすることが可能である。このため、広がり抵抗を小さくでき、デバイスの損失を小さくすることができる。
また、ゲートオフ時にドレイン－ソース間に電圧Ｖｄｓを印加した場合、第２ｐ+型ベース領域の底部分に角がないため、第２ｐ+型ベース領域の底に電界が集中することを緩和し、第２ｐ+型ベース領域のアバランシェ降伏電圧を上昇させることができる。このため、トレンチの底でアバランシェ降伏が発生し、トレンチの底のゲート絶縁膜が破壊されることを防止できる。
また、実施の形態にかかる炭化珪素半導体装置は、耐圧が１２００Ｖ以上１７００Ｖ以下程度のＭＯＳＦＥＴを主な対象としており、トレンチ１６の幅が０．７μｍ程度、第２ｐ+型ベース領域４の幅ｗ２が０．８μｍ以下の炭化珪素半導体装置で効果が顕著に表れる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-型炭化珪素エピタキシャル層
２ａ 第１ｎ-型炭化珪素エピタキシャル層
２ｂ 第２ｎ-型炭化珪素エピタキシャル層
３、１０３ 第１ｐ+型ベース領域
３ａ 下部ｐ+型ベース領域
３ｂ 上部ｐ+型ベース領域
４、１０４ 第２ｐ+型ベース領域
５、１０５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ+型ソース領域
８、１０８ ｐ+型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３、１１３ 裏面電極
１４、１１４ バリアメタル
１６、１１６ トレンチ
１７、１１７ ｎ+型領域
５０、１５０ トレンチ型ＭＯＳＦＥＴ

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板のおもて面と反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層の内部に、隣り合う前記トレンチの間に、前記第２半導体層に接して設けられた第２導電型の第１ベース領域と、
    前記第１半導体層の内部に、前記トレンチと深さ方向に対向する位置に設けられた第２導電型の第２ベース領域と、
    前記第１半導体領域および前記第２半導体層に接触する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第２ベース領域は、前記第２電極側の面の曲率が前記第１電極側の面の曲率より小さく、
    前記第２ベース領域の前記第１電極側の面と前記第２半導体層との間の距離は、前記第１ベース領域と前記第２ベース領域との間の距離より小さいことを特徴とする半導体装置。
  2. 前記第１ベース領域の幅が最も広い部分の深さと、前記第２ベース領域の幅が最も広い部分の深さは、同じであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２ベース領域の前記第２電極側の面の曲率が、前記第１ベース領域の前記第２電極側の面の曲率より小さいことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体層の表面層に、前記第１半導体層よりも高不純物濃度の第１導電型の第３半導体層が設けられ、
    前記第３半導体層は、前記第２ベース領域の前記第１電極側の面よりも深い第１の第３半導体層と、前記第２ベース領域の前記第１電極側の面よりも浅い第２の第３半導体層とからなり、
    前記第２の第３半導体層の不純物濃度は、前記第１の第３半導体層の不純物濃度より低いことを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 前記第１半導体層の表面層に、前記第１半導体層よりも高不純物濃度の第１導電型の第３半導体層が設けられ、
    前記第３半導体層は、前記第２ベース領域の前記第１電極側の面よりも深い第１の第３半導体層と、前記第２ベース領域の前記第１電極側の面よりも浅い第２の第３半導体層とからなり、
    前記第１の第３半導体層の不純物濃度は、前記第２の第３半導体層の不純物濃度と同じであることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
JP2019115771A 2019-06-21 2019-06-21 半導体装置 Active JP7379880B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019115771A JP7379880B2 (ja) 2019-06-21 2019-06-21 半導体装置
US16/803,355 US11152469B2 (en) 2019-06-21 2020-02-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019115771A JP7379880B2 (ja) 2019-06-21 2019-06-21 半導体装置

Publications (2)

Publication Number Publication Date
JP2021002597A JP2021002597A (ja) 2021-01-07
JP7379880B2 true JP7379880B2 (ja) 2023-11-15

Family

ID=73995098

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019115771A Active JP7379880B2 (ja) 2019-06-21 2019-06-21 半導体装置

Country Status (2)

Country Link
US (1) US11152469B2 (ja)
JP (1) JP7379880B2 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014178262A1 (ja) 2013-04-30 2014-11-06 日産自動車株式会社 半導体装置及びその製造方法
JP2016131217A (ja) 2015-01-15 2016-07-21 トヨタ自動車株式会社 半導体装置とその製造方法
JP2017005140A (ja) 2015-06-11 2017-01-05 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
JP2017152489A (ja) 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置およびその製造方法
JP2018110164A (ja) 2016-12-28 2018-07-12 富士電機株式会社 半導体装置
JP2018116986A (ja) 2017-01-16 2018-07-26 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法
JP2019046908A (ja) 2017-08-31 2019-03-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6453188B2 (ja) 2015-09-04 2019-01-16 株式会社豊田中央研究所 炭化珪素半導体装置
JP6617657B2 (ja) 2016-07-29 2019-12-11 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP6766512B2 (ja) * 2016-08-05 2020-10-14 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2018237355A1 (en) * 2017-06-22 2018-12-27 Maxpower Semiconductor, Inc. VERTICAL RECTIFIER WITH ADDED INTERMEDIATE REGION

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014178262A1 (ja) 2013-04-30 2014-11-06 日産自動車株式会社 半導体装置及びその製造方法
JP2016131217A (ja) 2015-01-15 2016-07-21 トヨタ自動車株式会社 半導体装置とその製造方法
JP2017005140A (ja) 2015-06-11 2017-01-05 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
JP2017152489A (ja) 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置およびその製造方法
JP2018110164A (ja) 2016-12-28 2018-07-12 富士電機株式会社 半導体装置
JP2018116986A (ja) 2017-01-16 2018-07-26 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法
JP2019046908A (ja) 2017-08-31 2019-03-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20200403066A1 (en) 2020-12-24
US11152469B2 (en) 2021-10-19
JP2021002597A (ja) 2021-01-07

Similar Documents

Publication Publication Date Title
US9793392B2 (en) Semiconductor device
US9419133B2 (en) Semiconductor device and fabrication method of semiconductor device
JP5586887B2 (ja) 半導体装置及びその製造方法
JP6631632B2 (ja) 半導体装置
WO2020110514A1 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
US10096703B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7243094B2 (ja) 半導体装置
JP7176239B2 (ja) 半導体装置
JP6802454B2 (ja) 半導体装置およびその製造方法
US10269952B2 (en) Semiconductor device having steps in a termination region and manufacturing method thereof
JP5607947B2 (ja) 半導体装置およびその製造方法
JP7310184B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6648852B1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN112466922A (zh) 半导体装置
US20220285489A1 (en) Super junction silicon carbide semiconductor device and manufacturing method thereof
JP5059989B1 (ja) 半導体装置とその製造方法
JP6651801B2 (ja) 半導体装置および半導体装置の製造方法
JP2023154314A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
JP7379880B2 (ja) 半導体装置
JP7106882B2 (ja) 半導体装置および半導体装置の製造方法
JP2022038594A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7371426B2 (ja) 半導体装置
JP7451981B2 (ja) 半導体装置
JP7408947B2 (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230502

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231003

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231016

R150 Certificate of patent or registration of utility model

Ref document number: 7379880

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150