JP2022038594A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Shingo Hayashi
卓巳 藤本
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Abstract

【課題】高濃度ｎ型バッファ層を低濃度化した場合でも、基板に到達するホール濃度を十分に減少させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。【解決手段】炭化珪素半導体装置７０は、第１導電型の炭化珪素基板１と、第１導電型の第１半導体層２０と、第１導電型の第２半導体層２１と、第１導電型の第３半導体層２と、第２導電型の第４半導体層６と、第１導電型の第１半導体領域７と、トレンチ１６と、ゲート絶縁膜９と、ゲート電極１０と、層間絶縁膜１１と、を備える。第２半導体層２１は、１．０×１０13／ｃｍ3以上１．０×１０14／ｃｍ3以下の濃度のプロトン２２が導入され、１．０×１０18／ｃｍ3以上５．０×１０18／ｃｍ3以下の不純物濃度である。【選択図】図１

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
図９は、従来の炭化珪素半導体装置のトレンチゲート構造を示す断面図である。従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴ１７０を例に説明する。トレンチゲート構造は、ｎ+型炭化珪素基板１０１のおもて面にｎ-型炭化珪素エピタキシャル層１０２が堆積される。ｎ-型炭化珪素エピタキシャル層のｎ+型炭化珪素基板側に対して反対側の表面側は、ｎ型高濃度領域１０５が設けられている。ｎ型高濃度領域１０５内には、トレンチ１１６の底面全体を覆うように第１ｐ+型ベース領域１０３が選択的に設けられている。第１ｐ+型ベース領域１０３の下部にｎ+型領域１１７が設けられている。
トレンチゲート構造のＭＯＳゲートは、ｐ型ベース層１０６、ｎ+型ソース領域１０７、ｐ+型コンタクト領域１０８、トレンチ１１６、ゲート絶縁膜１０９およびゲート電極１１０で構成される。なお、ｐ+型コンタクト領域１０８は設けられなくてもよい。
また、ゲート電極１１０上に層間絶縁膜１１１が設けられ、層間絶縁膜１１１の開口部に、ｎ+型ソース領域１０７およびｐ+型コンタクト領域１０８と接するソース電極１１２が設けられる。ｎ+型炭化珪素基板１０１の裏面にドレイン電極となる裏面電極１１３が設けられる。
このような構造の縦型ＭＯＳＦＥＴは、ソース－ドレイン間にボディーダイオードとしてｐ型ベース層１０６とｎ-型炭化珪素エピタキシャル層１０２とで形成される寄生ｐｎダイオードを内蔵する。この寄生ｐｎダイオードは、ソース電極１１２に高電位を印加することで動作させることができ、ｐ+型コンタクト領域１０８からｐ型ベース層１０６とｎ-型炭化珪素エピタキシャル層１０２とを経由してｎ+型炭化珪素基板１０１への方向に電流が流れる。このように、ＭＯＳＦＥＴではＩＧＢＴと異なり、寄生ｐｎダイオードを内蔵しているため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。これ以降、ＭＯＳＦＥＴの寄生ｐｎダイオードを内蔵ダイオードと称する。
ここで、ｐ+型コンタクト領域１０８は少数キャリアであるホール（正孔）が存在し、ｎ+型炭化珪素基板１０１とｎ-型炭化珪素エピタキシャル層１０２には電子が存在する。このため、内蔵ダイオードに電流が流れると、ｐ+型コンタクト領域１０８からホールが注入され、ｎ-型炭化珪素エピタキシャル層１０２またはｎ+型炭化珪素基板１０１中で電子およびホールの再結合が発生する。このとき、ｎ+型炭化珪素基板１０１の結晶に欠陥があると、発生するバンドギャップ相当の再結合エネルギー（３ｅＶ）により、ｎ+型炭化珪素基板１０１に存在する結晶欠陥の一種である基底面転位（ＢＰＤ：Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）が移動し、２つの基底面転位に挟まれるシングルショックレー型積層欠陥（１ＳＳＦ：Ｓｈｏｃｋｌｅｙ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔｓ）が拡張する。
積層欠陥が拡張すると、積層欠陥は電流を流しにくいため、ＭＯＳＦＥＴのオン抵抗および内蔵ダイオードの順方向電圧が上昇する。このような動作が継続すると積層欠陥は累積的に拡張するため、インバータ回路に発生する損失は経時的に増加し、発熱量も大きくなるため、装置故障の原因となる。
このため、図９のように、ｎ-型炭化珪素エピタキシャル層１０２とｎ+型炭化珪素基板１０１との間にｎ型境界層１２０および高濃度ｎ型バッファ層１２１を設けている。例えば窒素（Ｎ）が高濃度でドーピングされた高濃度ｎ型バッファ層１２１のような高ドーピング層を形成することで、ライフタイムキラーを導入し、ｎ-型炭化珪素エピタキシャル層１０２からのホールの再結合を促し、ｎ+型炭化珪素基板１０１に到達するホール濃度を制御して、積層欠陥の発生およびその面積拡大を抑制している。また、ｎ型境界層１２０は、ｎ+型炭化珪素基板１０１よりも低い不純物濃度で、例えば窒素がドーピングされている。ｎ型境界層１２０は、ｎ+型炭化珪素基板１０１の結晶欠陥がｎ-型炭化珪素エピタキシャル層１０２に伝わらないようにするために設けられている。
また、第１導電型の半導体基板と第１導電型の第１半導体層との界面近傍にライフタイムキラーとして、プロトンを注入し、第１導電型の半導体基板と第１導電型の第１半導体層との界面のホール密度を低下させ、結晶欠陥の成長を抑制させることができる炭化珪素半導体装置が公知である（下記、特許文献１参照）。
また、１×１０17／ｃｍ3以上１×１０18／ｃｍ3以下の不純物濃度を有し、膜厚が１μｍ以上５μｍ以下の第１導電型の炭化珪素エピタキシャル層と、炭化珪素エピタキシャル層の不純物濃度の３倍以上の不純物濃度を有する第１導電型の炭化珪素バッファ層を備え、炭化珪素バッファ層の不純物濃度と厚さによって積層欠陥を抑制できる炭化珪素半導体装置が公知である（下記、特許文献２参照）。
特開２０１９－１０２４９３号公報 特許第６６２７９３８号公報
しかしながら、高濃度ｎ型バッファ層１２１における窒素濃度の高濃度化はプロセスで濃度を制御することが難しく、窒素の不純物濃度や膜厚にばらつきが生じる。図１０は、従来の炭化珪素半導体装置の高濃度ｎ型バッファ層の濃度勾配を示すグラフである。図１０において、横軸は、表面Ｓからの深さを示し、単位はμｍである。縦軸は、窒素濃度を示し、単位はａｔｏｍｓ／ｃｍ3である。また、グラフＡは、半導体ウェハ外周部の例であり、グラフＢは、半導体ウェハ中心部の例である。
図１０に示すように、半導体ウェハ外周部および半導体ウェハ中心部で、深さ方向（ソース電極１１２から裏面電極１１３への方向）に窒素濃度が徐々に増加して、半導体ウェハ外周部は半導体ウェハ中心部より窒素濃度が高くなっている。このように、高濃度ｎ型バッファ層１２１における窒素濃度を高濃度に形成すると、窒素濃度のばらつきが大きくなる。
また、高濃度ｎ型バッファ層１２１の窒素濃度が１．２×１０19／ｃｍ3以上になると、高濃度ｎ型バッファ層１２１における窒素濃度の高濃度化によりダブルショックレー型積層欠陥（２ＳＳＦ）が発生しやすく、通電により素子のＶｏｎ（オン電圧）劣化が生じる場合がある。さらに、高濃度ｎ型バッファ層１２１の膜厚を厚くすることは、エピタキシャル成長の時間が長くかかり製造コストが増加する。
このように、高濃度ｎ型バッファ層１２１の窒素濃度を高くすると、製造コストがかかり、濃度がばらつき、２ＳＳＦが発生し、一方、窒素濃度が低いと、基板に到達するホール濃度を十分に減少させることができないという課題がある。
この発明は、上述した従来技術による課題を解消するため、高濃度ｎ型バッファ層を低濃度化した場合でも、基板に到達するホール濃度を十分に減少させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第１導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第３半導体層が設けられる。前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第４半導体層が設けられる。前記第４半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域と前記第３半導体層とに挟まれた前記第４半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記第４半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記第２半導体層は、１．０×１０13／ｃｍ3以上１．０×１０14／ｃｍ3以下の濃度のプロトンが導入され、１．０×１０18／ｃｍ3以上５．０×１０18／ｃｍ3以下の不純物濃度である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層は、膜厚が１μｍ以上５μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記プロトンの濃度のピークは、前記第１半導体層と前記第２半導体層との界面から前記第１電極側に５μｍ以下の位置にあることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記プロトンの濃度の半値幅は、５μｍ以上１０μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記プロトンの代わりにヘリウムが導入されていることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、１．０×１０18／ｃｍ3以上５．０×１０18／ｃｍ3以下の不純物濃度で第１導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第３半導体層を形成する第３工程を行う。次に、前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第４半導体層を形成する第４工程を行う。次に、前記第４半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第５工程を行う。次に、前記第１半導体領域と前記第３半導体層とに挟まれた前記第４半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、プロトンを照射して、前記第２半導体層のプロトンの濃度を１．０×１０13／ｃｍ3以上１．０×１０14／ｃｍ3以下とする第７工程を行う。次に、前記第４半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第９工程を行う。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第７工程では、前記プロトンを前記第１電極側から照射することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程より後に、前記第１半導体領域に対して熱処理を行う工程をさらに含み、前記第７工程は、前記熱処理を行う工程より後に行われることを特徴とする。
上述した発明によれば、高濃度ｎ型バッファ層（第１導電型の第２半導体層）にプロトンを導入している。プロトンが、ホールのライフタイムキラーとして働くため、高濃度ｎ型バッファ層を従来よりも低濃度にし、かつ、膜厚を薄くしても、従来の高濃度ｎ型バッファ層と同程度のホールを再結合させることができる。このため、高濃度ｎ型バッファ層の製造コストが減少し、濃度がばらつくことがなく、高濃度ｎ型バッファ層の２ＳＳＦの拡張を防ぐことができる。
また、高濃度ｎ型バッファ層内の不純物もホールのライフタイムキラーとして働くことができるため、高濃度ｎ型バッファ層を設けずプロトンをｎ-型炭化珪素エピタキシャル層（第１導電型の第３半導体層）に導入することに比べて、プロトンの濃度を低く抑えることができる。これにより、プロトンの照射量を少なくすることができるため、プロトン照射によるゲート絶縁膜へのダメージが少なく、閾値（Ｖｔｈ）の低下を抑えることができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、高濃度ｎ型バッファ層を低濃度化した場合でも、基板に到達するホール濃度を十分に減少させることができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置におけるプロトン照射量とＶｏｎ変動量との関係を示すグラフである。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の高濃度ｎ型バッファ層の濃度勾配を示すグラフである。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ７０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、トレンチ型ＭＯＳＦＥＴ７０の主電流が流れる活性領域のみを示している。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ型境界層（第１導電型の第１半導体層）２０と、高濃度ｎ型バッファ層（第１導電型の第２半導体層）２１と、ｎ-型炭化珪素エピタキシャル層（第１導電型の第３半導体層）２、ｐ型ベース層（第２導電型の第４半導体層）６と、を順に積層してなる炭化珪素半導体基体１８を用いて構成される。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ型境界層２０は、ｎ+型炭化珪素基板１よりも低い１．０×１０17／ｃｍ3以上１．０×１０18／ｃｍ3以下の不純物濃度で、膜厚が１μｍ以上５μｍ以下で、例えば窒素（Ｎ）がドーピングされている。ｎ型境界層２０は、積層欠陥の拡張の起点を固定して、ｎ+型炭化珪素基板１の結晶欠陥がｎ-型炭化珪素エピタキシャル層２に伝わらないようにするために設けられている。
高濃度ｎ型バッファ層２１は、例えば窒素が高濃度でドーピングされた高ドーピング層である。高濃度ｎ型バッファ層２１は、プロトン（Ｐ）を照射することで形成されたプロトン２２が導入されている。プロトン２２は、ホールのライフタイムキラーとして働き、ｎ-型炭化珪素エピタキシャル層２からのホールの再結合を促し、ｎ+型炭化珪素基板１に到達するホール濃度を制御して、積層欠陥の発生およびその面積拡大を抑制できる。ここでは、プロトン２２が導入されている形態を示したが、プロトン２２の代わりにヘリウム（Ｈｅ）を導入することでも同様の効果を得ることができる。
このため、高濃度ｎ型バッファ層２１を従来よりも低不純物濃度にし、かつ、膜厚を薄くしても、従来の高濃度ｎ型バッファ層１２１と同程度のホールを再結合させることができる。このため、高濃度ｎ型バッファ層２１の製造コストが減少し、不純物濃度がばらつくことがなく、高濃度ｎ型バッファ層２１の２ＳＳＦの拡張を防ぐことができる。
高濃度ｎ型バッファ層２１の不純物濃度は、１．０×１０18／ｃｍ3以上５．０×１０18／ｃｍ3以下であり、プロセスで濃度を制御することが容易な範囲となっている。また、ダブルショックレー型積層欠陥（２ＳＳＦ）が発生しにくい濃度であり、高濃度ｎ型バッファ層２１により、基板からの１ＳＳＦおよび、高濃度ｎ型バッファ層２１における窒素濃度の高濃度化による２ＳＳＦのどちらの拡張も防ぐことができる。また、高濃度ｎ型バッファ層２１の不純物濃度を低くすることにより、窒素の不純物濃度や膜厚を均一にすることができる。例えば、高濃度ｎ型バッファ層２１の表面（ｎ-型炭化珪素エピタキシャル層２と接する面）での不純物濃度と、裏面での不純物濃度の差は、２倍以内にすることができる。例えば、表面の不純物濃度が、１．０×１０18／ｃｍ3である場合、裏面の不純物濃度は、２．０×１０18／ｃｍ3以下である。
また、高濃度ｎ型バッファ層２１内の不純物もホールのライフタイムキラーとして働くことができるため、高濃度ｎ型バッファ層２１を設けずプロトン２２をｎ-型炭化珪素エピタキシャル層２に導入することに比べて、プロトン２２の濃度を低く抑えることができる。これにより、プロトンの照射量を少なくすることができるため、プロトン照射によるゲート絶縁膜９へのダメージが少なく、閾値（Ｖｔｈ）の低下を抑えることができる。
また、プロトン２２は、１．０×１０13／ｃｍ3以上１．０×１０14／ｃｍ3以下の濃度である。図２は、実施の形態にかかる炭化珪素半導体装置におけるプロトン照射量とＶｏｎ変動量との関係を示すグラフである。図２において、横軸はプロトン照射量（ドーズ量）を示し、単位は／ｃｍ2である。縦軸は、ゲートに電圧２０Ｖを印加して、ソースドレイン間の電流が２５Ａの状態で試験を行った場合のＶｏｎの変動量ΔＶｏｎを示し、単位はＶである。図２には、複数回の試験で取得したΔＶｏｎの最小値（ｍｉｎ）、最大値（ｍａｘ）および平均値（ａｖｅｒａｇｅ）を示す。
図２に示すように、プロトン照射量（ドーズ量）が１．０×１０11／ｃｍ2を超えるとΔＶｏｎが増加する。１．０×１０11／ｃｍ2のドーズ量は、プロトン２２のピーク濃度１．０×１０14／ｃｍ3に相当する。このため、実施の形態では、プロトン２２のピーク濃度は、１．０×１０13／ｃｍ3以上１．０×１０14／ｃｍ3以下の濃度であることが好ましい。
また、積層欠陥の拡張の起点は、ｎ型境界層２０中に存在するため、ｎ型境界層２０とこの上の高濃度ｎ型バッファ層２１との界面でのホール濃度が、１．０×１０15／ｃｍ3以下となるように、高濃度ｎ型バッファ層２１の膜厚を調整することが好ましく、例えば、高濃度ｎ型バッファ層２１の膜厚は１μｍ以上５μｍ以下である。
また、高濃度ｎ型バッファ層２１のプロトン２２の濃度のピーク値は、ｎ型境界層２０と高濃度ｎ型バッファ層２１との界面から５μｍ程度ｎ-型炭化珪素エピタキシャル層２側にあることが好ましい。プロトン２２の濃度の半値幅（濃度がピーク値の半分以上である領域）は、５μｍ以上１０μｍ以下であることが好ましい。これにより、高濃度ｎ型バッファ層２１を中心にプロトン２２が導入されているため、ドリフト層であるｎ-型炭化珪素エピタキシャル層２の抵抗の上昇を抑えることができる。
例えば、電流密度１１００Ａ／ｃｍ3、温度１７５℃の条件で通電が行われた場合、プロトン２２のピーク濃度が１．０×１０14／ｃｍ3であり、プロトン２２によりライフタイムが低下した層（例えば、プロトン２２の濃度がピーク値の半分以上である領域）が９μｍ以上あれば、高濃度ｎ型バッファ層２１の窒素濃度が１．０×１０18／ｃｍ3、膜厚が１μｍであったとしても、ｎ型境界層２０とこの上の高濃度ｎ型バッファ層２１との界面でのホール濃度が、１．０×１０15／ｃｍ3以下となるようにできる。このように、高濃度ｎ型バッファ層２１を従来よりも薄膜化することにより、エピタキシャル成長の時間を短くして、製造コストを低減することができる。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体１８の裏面）には、ドレイン電極となる裏面電極１３が設けられている。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体１８の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体１８の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ-型炭化珪素エピタキシャル層２、以下単に（２）と記載する）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５（２）およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するソース電極１２が設けられている側）からソース電極１２側に突出していてもよい。また、ゲート絶縁膜９は、ｍ面上に形成することが好ましい。例えばトレンチ構造が形成されている場合には、トレンチ１６の側壁がｍ面であることが好ましい。
ｎ型高濃度領域５（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体１８の第１主面側）の表面層には、トレンチ１６の間に、第１ｐ+型ベース領域３が設けられている。また、ｎ型高濃度領域５（２）内に、トレンチ１６の底部と接する第２ｐ+型ベース領域４が設けられている。第２ｐ+型ベース領域４は、トレンチ１６の底部と深さ方向（ソース電極１２からドレイン電極１３への方向）に対向する位置に設けられる。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。
また、ｎ-型炭化珪素エピタキシャル層２内に、トレンチ１６間の第１ｐ+型ベース領域３よりも深い位置にｎ型高濃度領域５（２）よりピーク不純物濃度が高いｎ+型領域１７が設けられる。なお、深い位置とは、第１ｐ+型ベース領域３よりも裏面電極１３に近い位置のことである。
ｐ型ベース層６の内部には、炭化珪素半導体基体１８の第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ+型コンタクト領域８が選択的に設けられていてもよい。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。
層間絶縁膜１１は、炭化珪素半導体基体１８の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層６に接する。また、ｐ+型コンタクト領域８が設けられる場合、ソース電極１２は、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル１４が設けられていてもよい。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３～図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、例えば、５．０×１０18／ｃｍ3程度である。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ型境界層２０を、例えば５μｍ程度の厚さまでエピタキシャル成長させる。ｎ型境界層２０の不純物濃度は例えば１．０×１０18／ｃｍ3程度となるように設定してもよい。
次に、ｎ型境界層２０の表面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた高濃度ｎ型バッファ層２１を、例えば１μｍ以上５μｍ以下の厚さまでエピタキシャル成長させる。高濃度ｎ型バッファ層２１の不純物濃度は例えば１．０×１０18／ｃｍ3以上５．０×１０18／ｃｍ3以下となるように設定してもよい。
次に、高濃度ｎ型バッファ層２１の表面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら下部ｎ-型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図３に記載される。
次に、下部ｎ-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入してもよい。これによって、下部ｎ-型炭化珪素エピタキシャル層２ａの内部に、ｎ+型領域１７が形成される。
次に、ｎ+型領域１７を形成するためのイオン注入時に用いたマスクを除去する。次に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４を形成する。ｎ+型領域１７を形成した場合の、ｎ+型領域１７のｎ+型炭化珪素基板１と反対側の表面上に、下部第１ｐ+型ベース領域３ａをｎ+型領域１７に重なるように形成する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、下部ｎ-型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図４に記載される。
次に、下部ｎ-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした上部ｎ-型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。上部ｎ-型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、下部ｎ-型炭化珪素エピタキシャル層２ａと上部ｎ-型炭化珪素エピタキシャル層２ｂを合わせてｎ-型炭化珪素エピタキシャル層２となる。
次に、上部ｎ-型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域３ｂを、下部第１ｐ+型ベース領域３ａに重なるように形成する。上部第１ｐ+型ベース領域３ｂと下部第１ｐ+型ベース領域３ａは連続した領域を形成し、第１ｐ+型ベース領域３となる。上部第１ｐ+型ベース領域３ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図５に記載される。
次に、ｎ-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層６を１．１μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。
次に、炭化珪素半導体基体１８の第１主面層（ｐ型ベース層６の表面層）に、ＭＯＳゲートを構成する所定領域を形成する。具体的には、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にホウ素等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域８を形成してもよい。ｐ+型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。
次に、イオン注入で形成した全領域を活性化するための熱処理（活性化アニール）を行う。例えば、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ+型領域１７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図６に記載される。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。ここまでの状態が図７に記載される。
次に、炭化珪素半導体基体の第１主面側（ｐ+型ベース領域６側）から粒子線照射２３を行う。粒子線照射２３は、プロトンを照射する。または、プロトンの代わりにヘリウムを照射してもよい。粒子線照射２３は、高濃度ｎ型バッファ層２１にプロトン２２が導入されるように行う。５００℃以上の温度で、プロトン２２は消滅するため、粒子線照射２３は、活性化アニールを行った後に行う。ここでは、粒子線照射２３は、ゲート電極１０の形成後に行ったが、層間絶縁膜１１のコンタクトホールの炭化珪素半導体基体表面に形成したニッケルをニッケルシリサイドとするアニールでも１０００℃程度とするので、ニッケルシリサイドを形成するアニールを行った後であればよい。
また、粒子線照射２３は、炭化珪素半導体基体の裏面側から行ってもよい。この場合、ゲート電極１０への粒子線照射２３による影響を少なくすることができる。ただし、裏面側からの粒子線照射２３は、ｎ+型炭化珪素基板１の膜厚が厚いため、プロトンの濃度のピーク位置の調節が難しく、さらに、高濃度ｎ型バッファ層２１のプロトン２２の濃度の半値幅が広がるため、粒子線照射２３は、炭化珪素半導体基体の第１主面側から行うのが好ましい。ここまでの状態が図８に記載される。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル１４を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次に、層間絶縁膜１１を選択的に除去して炭化珪素半導体基体１８の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ+型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体１８の表面側とｎ+型炭化珪素基板１の裏面の表面側にオーミック電極を形成する。
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜１１上にソース電極１２となる導電性の膜を設け、ｎ+型ソース領域７およびｐ+型コンタクト領域８とソース電極１２とを接触させる。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１３を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、炭化珪素半導体基体１８のおもて面のソース電極１２上および層間絶縁膜１１の開口部に、ソース電極パッド（不図示）となる電極パッドを堆積する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ソース電極パッドを選択的に除去する。
次に、裏面電極１３の表面に、ドレイン電極パッド（不図示）として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態によれば、高濃度ｎ型バッファ層にプロトンを導入している。プロトンが、ホールのライフタイムキラーとして働くため、高濃度ｎ型バッファ層を従来よりも低濃度にし、かつ、膜厚を薄くしても、従来の高濃度ｎ型バッファ層と同程度のホールを再結合させることができる。このため、高濃度ｎ型バッファ層の製造コストが減少し、濃度がばらつくことがなく、高濃度ｎ型バッファ層の２ＳＳＦの拡張を防ぐことができる。
また、高濃度ｎ型バッファ層内の不純物もホールのライフタイムキラーとして働くことができるため、高濃度ｎ型バッファ層を設けずプロトンをｎ-型炭化珪素エピタキシャル層に導入することに比べて、プロトンの濃度を低く抑えることができる。これにより、プロトンの照射量を少なくすることができるため、プロトン照射によるゲート絶縁膜へのダメージが少なく、閾値（Ｖｔｈ）の低下を抑えることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、トレンチゲート型の縦型ＭＯＳＦＥＴを例に説明したが、ＰｉＮダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-型炭化珪素エピタキシャル層
２ａ 下部ｎ-型炭化珪素エピタキシャル層
２ｂ 上部ｎ-型炭化珪素エピタキシャル層
３、１０３ 第１ｐ+型ベース領域
３ａ 下部第１ｐ+型ベース領域
３ｂ 上部第１ｐ+型ベース領域
４、１０４ 第２ｐ+型ベース領域
５、１０５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ+型ソース領域
８、１０８ ｐ+型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３、１１３ 裏面電極
１４、１１４ バリアメタル
１６、１１６ トレンチ
１７、１１７ ｎ+型領域
１８ 炭化珪素半導体基体
２０、１２０ ｎ型境界層
２１、１２１ 高濃度ｎ型バッファ層
２２ プロトン
２３ 粒子線照射
７０、１７０ トレンチ型ＭＯＳＦＥＴ

Claims (8)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第１導電型の第２半導体層と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第３半導体層と、
    前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第４半導体層と、
    前記第４半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域と前記第３半導体層とに挟まれた前記第４半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第４半導体層および前記第１半導体領域の表面に設けられた第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第２半導体層は、１．０×１０13／ｃｍ3以上１．０×１０14／ｃｍ3以下の濃度のプロトンが導入され、１．０×１０18／ｃｍ3以上５．０×１０18／ｃｍ3以下の不純物濃度であることを特徴とする炭化珪素半導体装置。
  2. 前記第２半導体層は、膜厚が１μｍ以上５μｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記プロトンの濃度のピークは、前記第１半導体層と前記第２半導体層との界面から前記第１電極側に５μｍ以下の位置にあることを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 前記プロトンの濃度の半値幅は、５μｍ以上１０μｍ以下であることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記プロトンの代わりにヘリウムが導入されていることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。
  6. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、１．０×１０18／ｃｍ3以上５．０×１０18／ｃｍ3以下の不純物濃度で第１導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第３半導体層を形成する第３工程と、
    前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第４半導体層を形成する第４工程と、
    前記第４半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第５工程と、
    前記第１半導体領域と前記第３半導体層とに挟まれた前記第４半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    プロトンを照射して、前記第２半導体層のプロトンの濃度を１．０×１０13／ｃｍ3以上１．０×１０14／ｃｍ3以下とする第７工程と、
    前記第４半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第９工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  7. 前記第７工程では、前記プロトンを前記第１電極側から照射することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 前記第５工程より後に、前記第１半導体領域に対して熱処理を行う工程をさらに含み、
    前記第７工程は、前記熱処理を行う工程より後に行われることを特徴とする請求項６または７に記載の炭化珪素半導体装置の製造方法。
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