JP2022038594A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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卓巳 藤本
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Abstract

【課題】高濃度n型バッファ層を低濃度化した場合でも、基板に到達するホール濃度を十分に減少させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。【解決手段】炭化珪素半導体装置70は、第1導電型の炭化珪素基板1と、第1導電型の第1半導体層20と、第1導電型の第2半導体層21と、第1導電型の第3半導体層2と、第2導電型の第4半導体層6と、第1導電型の第1半導体領域7と、トレンチ16と、ゲート絶縁膜9と、ゲート電極10と、層間絶縁膜11と、を備える。第2半導体層21は、1.0×1013/cm3以上1.0×1014/cm3以下の濃度のプロトン22が導入され、1.0×1018/cm3以上5.0×1018/cm3以下の不純物濃度である。【選択図】図1

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素(SiC)は、シリコン(Si)に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子(以下、炭化珪素半導体装置とする)は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の1に低減可能であることや、より高温(200℃以上)の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して3倍程度大きく、シリコンよりも絶縁破壊電界強度が1桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード(SBD:Schottky Barrier Diode)、プレーナゲート構造やトレンチゲート構造の縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)が製品化されている。
プレーナゲート構造は、半導体基板のおもて面上に平板状にMOSゲートを設けたMOSゲート構造である。トレンチゲート構造は、半導体基板(半導体チップ)のおもて面に形成したトレンチ内にMOSゲートを埋め込んだMOSゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル(反転層)が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル(素子の構成単位)密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
図9は、従来の炭化珪素半導体装置のトレンチゲート構造を示す断面図である。従来の炭化珪素半導体装置の構造について、トレンチ型MOSFET170を例に説明する。トレンチゲート構造は、n+型炭化珪素基板101のおもて面にn-型炭化珪素エピタキシャル層102が堆積される。n-型炭化珪素エピタキシャル層のn+型炭化珪素基板側に対して反対側の表面側は、n型高濃度領域105が設けられている。n型高濃度領域105内には、トレンチ116の底面全体を覆うように第1p+型ベース領域103が選択的に設けられている。第1p+型ベース領域103の下部にn+型領域117が設けられている。
トレンチゲート構造のMOSゲートは、p型ベース層106、n+型ソース領域107、p+型コンタクト領域108、トレンチ116、ゲート絶縁膜109およびゲート電極110で構成される。なお、p+型コンタクト領域108は設けられなくてもよい。
また、ゲート電極110上に層間絶縁膜111が設けられ、層間絶縁膜111の開口部に、n+型ソース領域107およびp+型コンタクト領域108と接するソース電極112が設けられる。n+型炭化珪素基板101の裏面にドレイン電極となる裏面電極113が設けられる。
このような構造の縦型MOSFETは、ソース-ドレイン間にボディーダイオードとしてp型ベース層106とn-型炭化珪素エピタキシャル層102とで形成される寄生pnダイオードを内蔵する。この寄生pnダイオードは、ソース電極112に高電位を印加することで動作させることができ、p+型コンタクト領域108からp型ベース層106とn-型炭化珪素エピタキシャル層102とを経由してn+型炭化珪素基板101への方向に電流が流れる。このように、MOSFETではIGBTと異なり、寄生pnダイオードを内蔵しているため、インバータに用いる還流ダイオード(FWD:Free Wheeling Diode)を省略することができ、低コスト化および小型化に貢献する。これ以降、MOSFETの寄生pnダイオードを内蔵ダイオードと称する。
ここで、p+型コンタクト領域108は少数キャリアであるホール(正孔)が存在し、n+型炭化珪素基板101とn-型炭化珪素エピタキシャル層102には電子が存在する。このため、内蔵ダイオードに電流が流れると、p+型コンタクト領域108からホールが注入され、n-型炭化珪素エピタキシャル層102またはn+型炭化珪素基板101中で電子およびホールの再結合が発生する。このとき、n+型炭化珪素基板101の結晶に欠陥があると、発生するバンドギャップ相当の再結合エネルギー(3eV)により、n+型炭化珪素基板101に存在する結晶欠陥の一種である基底面転位(BPD:Basal Plane Dislocation)が移動し、2つの基底面転位に挟まれるシングルショックレー型積層欠陥(1SSF:Shockley Stacking Faults)が拡張する。
積層欠陥が拡張すると、積層欠陥は電流を流しにくいため、MOSFETのオン抵抗および内蔵ダイオードの順方向電圧が上昇する。このような動作が継続すると積層欠陥は累積的に拡張するため、インバータ回路に発生する損失は経時的に増加し、発熱量も大きくなるため、装置故障の原因となる。
このため、図9のように、n-型炭化珪素エピタキシャル層102とn+型炭化珪素基板101との間にn型境界層120および高濃度n型バッファ層121を設けている。例えば窒素(N)が高濃度でドーピングされた高濃度n型バッファ層121のような高ドーピング層を形成することで、ライフタイムキラーを導入し、n-型炭化珪素エピタキシャル層102からのホールの再結合を促し、n+型炭化珪素基板101に到達するホール濃度を制御して、積層欠陥の発生およびその面積拡大を抑制している。また、n型境界層120は、n+型炭化珪素基板101よりも低い不純物濃度で、例えば窒素がドーピングされている。n型境界層120は、n+型炭化珪素基板101の結晶欠陥がn-型炭化珪素エピタキシャル層102に伝わらないようにするために設けられている。
また、第1導電型の半導体基板と第1導電型の第1半導体層との界面近傍にライフタイムキラーとして、プロトンを注入し、第1導電型の半導体基板と第1導電型の第1半導体層との界面のホール密度を低下させ、結晶欠陥の成長を抑制させることができる炭化珪素半導体装置が公知である(下記、特許文献1参照)。
また、1×1017/cm3以上1×1018/cm3以下の不純物濃度を有し、膜厚が1μm以上5μm以下の第1導電型の炭化珪素エピタキシャル層と、炭化珪素エピタキシャル層の不純物濃度の3倍以上の不純物濃度を有する第1導電型の炭化珪素バッファ層を備え、炭化珪素バッファ層の不純物濃度と厚さによって積層欠陥を抑制できる炭化珪素半導体装置が公知である(下記、特許文献2参照)。
特開2019-102493号公報 特許第6627938号公報
しかしながら、高濃度n型バッファ層121における窒素濃度の高濃度化はプロセスで濃度を制御することが難しく、窒素の不純物濃度や膜厚にばらつきが生じる。図10は、従来の炭化珪素半導体装置の高濃度n型バッファ層の濃度勾配を示すグラフである。図10において、横軸は、表面Sからの深さを示し、単位はμmである。縦軸は、窒素濃度を示し、単位はatoms/cm3である。また、グラフAは、半導体ウェハ外周部の例であり、グラフBは、半導体ウェハ中心部の例である。
図10に示すように、半導体ウェハ外周部および半導体ウェハ中心部で、深さ方向(ソース電極112から裏面電極113への方向)に窒素濃度が徐々に増加して、半導体ウェハ外周部は半導体ウェハ中心部より窒素濃度が高くなっている。このように、高濃度n型バッファ層121における窒素濃度を高濃度に形成すると、窒素濃度のばらつきが大きくなる。
また、高濃度n型バッファ層121の窒素濃度が1.2×1019/cm3以上になると、高濃度n型バッファ層121における窒素濃度の高濃度化によりダブルショックレー型積層欠陥(2SSF)が発生しやすく、通電により素子のVon(オン電圧)劣化が生じる場合がある。さらに、高濃度n型バッファ層121の膜厚を厚くすることは、エピタキシャル成長の時間が長くかかり製造コストが増加する。
このように、高濃度n型バッファ層121の窒素濃度を高くすると、製造コストがかかり、濃度がばらつき、2SSFが発生し、一方、窒素濃度が低いと、基板に到達するホール濃度を十分に減少させることができないという課題がある。
この発明は、上述した従来技術による課題を解消するため、高濃度n型バッファ層を低濃度化した場合でも、基板に到達するホール濃度を十分に減少させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第1導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第1導電型の第1半導体層が設けられる。前記第1半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第1導電型の第2半導体層が設けられる。前記第2半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、前記炭化珪素半導体基板より低不純物濃度の第1導電型の第3半導体層が設けられる。前記第3半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第2導電型の第4半導体層が設けられる。前記第4半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第1導電型の第1半導体領域が設けられる。前記第1半導体領域と前記第3半導体層とに挟まれた前記第4半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記第4半導体層および前記第1半導体領域の表面に第1電極が設けられる。前記炭化珪素半導体基板の裏面に第2電極が設けられる。前記第2半導体層は、1.0×1013/cm3以上1.0×1014/cm3以下の濃度のプロトンが導入され、1.0×1018/cm3以上5.0×1018/cm3以下の不純物濃度である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第2半導体層は、膜厚が1μm以上5μm以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記プロトンの濃度のピークは、前記第1半導体層と前記第2半導体層との界面から前記第1電極側に5μm以下の位置にあることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記プロトンの濃度の半値幅は、5μm以上10μm以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記プロトンの代わりにヘリウムが導入されていることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第1導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第1導電型の第1半導体層を形成する第1工程を行う。次に、前記第1半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、1.0×1018/cm3以上5.0×1018/cm3以下の不純物濃度で第1導電型の第2半導体層を形成する第2工程を行う。次に、前記第2半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、前記炭化珪素半導体基板より低不純物濃度の第1導電型の第3半導体層を形成する第3工程を行う。次に、前記第3半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第2導電型の第4半導体層を形成する第4工程を行う。次に、前記第4半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第1導電型の第1半導体領域を形成する第5工程を行う。次に、前記第1半導体領域と前記第3半導体層とに挟まれた前記第4半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第6工程を行う。次に、プロトンを照射して、前記第2半導体層のプロトンの濃度を1.0×1013/cm3以上1.0×1014/cm3以下とする第7工程を行う。次に、前記第4半導体層および前記第1半導体領域の表面に第1電極を形成する第8工程を行う。次に、前記炭化珪素半導体基板の裏面に第2電極を形成する第9工程を行う。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第7工程では、前記プロトンを前記第1電極側から照射することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第5工程より後に、前記第1半導体領域に対して熱処理を行う工程をさらに含み、前記第7工程は、前記熱処理を行う工程より後に行われることを特徴とする。
上述した発明によれば、高濃度n型バッファ層(第1導電型の第2半導体層)にプロトンを導入している。プロトンが、ホールのライフタイムキラーとして働くため、高濃度n型バッファ層を従来よりも低濃度にし、かつ、膜厚を薄くしても、従来の高濃度n型バッファ層と同程度のホールを再結合させることができる。このため、高濃度n型バッファ層の製造コストが減少し、濃度がばらつくことがなく、高濃度n型バッファ層の2SSFの拡張を防ぐことができる。
また、高濃度n型バッファ層内の不純物もホールのライフタイムキラーとして働くことができるため、高濃度n型バッファ層を設けずプロトンをn-型炭化珪素エピタキシャル層(第1導電型の第3半導体層)に導入することに比べて、プロトンの濃度を低く抑えることができる。これにより、プロトンの照射量を少なくすることができるため、プロトン照射によるゲート絶縁膜へのダメージが少なく、閾値(Vth)の低下を抑えることができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、高濃度n型バッファ層を低濃度化した場合でも、基板に到達するホール濃度を十分に減少させることができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置におけるプロトン照射量とVon変動量との関係を示すグラフである。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その1)。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その2)。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その3)。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その4)。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その5)。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その6)。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の高濃度n型バッファ層の濃度勾配を示すグラフである。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“-”はその直後の指数につくバーを意味しており、指数の前に“-”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して5%以内まで含むとするのがよい。
(実施の形態)
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製(製造)された炭化珪素半導体装置について、トレンチ型MOSFET70を例に説明する。図1は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図1では、トレンチ型MOSFET70の主電流が流れる活性領域のみを示している。
図1に示すように、実施の形態にかかる炭化珪素半導体装置は、n+型炭化珪素基板(第1導電型の炭化珪素半導体基板)1の第1主面(おもて面)、例えば(0001)面(Si面)に、n型境界層(第1導電型の第1半導体層)20と、高濃度n型バッファ層(第1導電型の第2半導体層)21と、n-型炭化珪素エピタキシャル層(第1導電型の第3半導体層)2、p型ベース層(第2導電型の第4半導体層)6と、を順に積層してなる炭化珪素半導体基体18を用いて構成される。
-型炭化珪素エピタキシャル層2の、n+型炭化珪素基板1側に対して反対側の表面には、n型高濃度領域5が設けられていてもよい。n型高濃度領域5は、n+型炭化珪素基板1よりも低くn-型炭化珪素エピタキシャル層2よりも高い不純物濃度の高濃度n型ドリフト層である。
n型境界層20は、n+型炭化珪素基板1よりも低い1.0×1017/cm3以上1.0×1018/cm3以下の不純物濃度で、膜厚が1μm以上5μm以下で、例えば窒素(N)がドーピングされている。n型境界層20は、積層欠陥の拡張の起点を固定して、n+型炭化珪素基板1の結晶欠陥がn-型炭化珪素エピタキシャル層2に伝わらないようにするために設けられている。
高濃度n型バッファ層21は、例えば窒素が高濃度でドーピングされた高ドーピング層である。高濃度n型バッファ層21は、プロトン(P)を照射することで形成されたプロトン22が導入されている。プロトン22は、ホールのライフタイムキラーとして働き、n-型炭化珪素エピタキシャル層2からのホールの再結合を促し、n+型炭化珪素基板1に到達するホール濃度を制御して、積層欠陥の発生およびその面積拡大を抑制できる。ここでは、プロトン22が導入されている形態を示したが、プロトン22の代わりにヘリウム(He)を導入することでも同様の効果を得ることができる。
このため、高濃度n型バッファ層21を従来よりも低不純物濃度にし、かつ、膜厚を薄くしても、従来の高濃度n型バッファ層121と同程度のホールを再結合させることができる。このため、高濃度n型バッファ層21の製造コストが減少し、不純物濃度がばらつくことがなく、高濃度n型バッファ層21の2SSFの拡張を防ぐことができる。
高濃度n型バッファ層21の不純物濃度は、1.0×1018/cm3以上5.0×1018/cm3以下であり、プロセスで濃度を制御することが容易な範囲となっている。また、ダブルショックレー型積層欠陥(2SSF)が発生しにくい濃度であり、高濃度n型バッファ層21により、基板からの1SSFおよび、高濃度n型バッファ層21における窒素濃度の高濃度化による2SSFのどちらの拡張も防ぐことができる。また、高濃度n型バッファ層21の不純物濃度を低くすることにより、窒素の不純物濃度や膜厚を均一にすることができる。例えば、高濃度n型バッファ層21の表面(n-型炭化珪素エピタキシャル層2と接する面)での不純物濃度と、裏面での不純物濃度の差は、2倍以内にすることができる。例えば、表面の不純物濃度が、1.0×1018/cm3である場合、裏面の不純物濃度は、2.0×1018/cm3以下である。
また、高濃度n型バッファ層21内の不純物もホールのライフタイムキラーとして働くことができるため、高濃度n型バッファ層21を設けずプロトン22をn-型炭化珪素エピタキシャル層2に導入することに比べて、プロトン22の濃度を低く抑えることができる。これにより、プロトンの照射量を少なくすることができるため、プロトン照射によるゲート絶縁膜9へのダメージが少なく、閾値(Vth)の低下を抑えることができる。
また、プロトン22は、1.0×1013/cm3以上1.0×1014/cm3以下の濃度である。図2は、実施の形態にかかる炭化珪素半導体装置におけるプロトン照射量とVon変動量との関係を示すグラフである。図2において、横軸はプロトン照射量(ドーズ量)を示し、単位は/cm2である。縦軸は、ゲートに電圧20Vを印加して、ソースドレイン間の電流が25Aの状態で試験を行った場合のVonの変動量ΔVonを示し、単位はVである。図2には、複数回の試験で取得したΔVonの最小値(min)、最大値(max)および平均値(average)を示す。
図2に示すように、プロトン照射量(ドーズ量)が1.0×1011/cm2を超えるとΔVonが増加する。1.0×1011/cm2のドーズ量は、プロトン22のピーク濃度1.0×1014/cm3に相当する。このため、実施の形態では、プロトン22のピーク濃度は、1.0×1013/cm3以上1.0×1014/cm3以下の濃度であることが好ましい。
また、積層欠陥の拡張の起点は、n型境界層20中に存在するため、n型境界層20とこの上の高濃度n型バッファ層21との界面でのホール濃度が、1.0×1015/cm3以下となるように、高濃度n型バッファ層21の膜厚を調整することが好ましく、例えば、高濃度n型バッファ層21の膜厚は1μm以上5μm以下である。
また、高濃度n型バッファ層21のプロトン22の濃度のピーク値は、n型境界層20と高濃度n型バッファ層21との界面から5μm程度n-型炭化珪素エピタキシャル層2側にあることが好ましい。プロトン22の濃度の半値幅(濃度がピーク値の半分以上である領域)は、5μm以上10μm以下であることが好ましい。これにより、高濃度n型バッファ層21を中心にプロトン22が導入されているため、ドリフト層であるn-型炭化珪素エピタキシャル層2の抵抗の上昇を抑えることができる。
例えば、電流密度1100A/cm3、温度175℃の条件で通電が行われた場合、プロトン22のピーク濃度が1.0×1014/cm3であり、プロトン22によりライフタイムが低下した層(例えば、プロトン22の濃度がピーク値の半分以上である領域)が9μm以上あれば、高濃度n型バッファ層21の窒素濃度が1.0×1018/cm3、膜厚が1μmであったとしても、n型境界層20とこの上の高濃度n型バッファ層21との界面でのホール濃度が、1.0×1015/cm3以下となるようにできる。このように、高濃度n型バッファ層21を従来よりも薄膜化することにより、エピタキシャル成長の時間を短くして、製造コストを低減することができる。
+型炭化珪素基板1の第2主面(裏面、すなわち炭化珪素半導体基体18の裏面)には、ドレイン電極となる裏面電極13が設けられている。裏面電極13の表面には、ドレイン電極パッド(不図示)が設けられている。
炭化珪素半導体基体18の第1主面側(p型ベース層6側)には、トレンチ構造が形成されている。具体的には、トレンチ16は、p型ベース層6のn+型炭化珪素基板1側に対して反対側(炭化珪素半導体基体18の第1主面側)の表面からp型ベース層6を貫通してn型高濃度領域5(n型高濃度領域5を設けない場合にはn-型炭化珪素エピタキシャル層2、以下単に(2)と記載する)に達する。トレンチ16の内壁に沿って、トレンチ16の底部および側壁にゲート絶縁膜9が形成されており、トレンチ16内のゲート絶縁膜9の内側にゲート電極10が形成されている。ゲート絶縁膜9によりゲート電極10が、n型高濃度領域5(2)およびp型ベース層6と絶縁されている。ゲート電極10の一部は、トレンチ16の上方(後述するソース電極12が設けられている側)からソース電極12側に突出していてもよい。また、ゲート絶縁膜9は、m面上に形成することが好ましい。例えばトレンチ構造が形成されている場合には、トレンチ16の側壁がm面であることが好ましい。
n型高濃度領域5(2)のn+型炭化珪素基板1側に対して反対側(炭化珪素半導体基体18の第1主面側)の表面層には、トレンチ16の間に、第1p+型ベース領域3が設けられている。また、n型高濃度領域5(2)内に、トレンチ16の底部と接する第2p+型ベース領域4が設けられている。第2p+型ベース領域4は、トレンチ16の底部と深さ方向(ソース電極12からドレイン電極13への方向)に対向する位置に設けられる。第2p+型ベース領域4の幅は、トレンチ16の幅と同じかそれよりも広い。トレンチ16の底部は、第2p+型ベース領域4に達してもよいし、p型ベース層6と第2p+型ベース領域4に挟まれたn型高濃度領域5(2)内に位置していてもよい。
また、n-型炭化珪素エピタキシャル層2内に、トレンチ16間の第1p+型ベース領域3よりも深い位置にn型高濃度領域5(2)よりピーク不純物濃度が高いn+型領域17が設けられる。なお、深い位置とは、第1p+型ベース領域3よりも裏面電極13に近い位置のことである。
p型ベース層6の内部には、炭化珪素半導体基体18の第1主面側にn+型ソース領域(第1導電型の第1半導体領域)7が選択的に設けられている。また、p+型コンタクト領域8が選択的に設けられていてもよい。また、n+型ソース領域7およびp+型コンタクト領域8は互いに接する。
層間絶縁膜11は、炭化珪素半導体基体18の第1主面側の全面に、トレンチ16に埋め込まれたゲート電極10を覆うように設けられている。ソース電極12は、層間絶縁膜11に開口されたコンタクトホールを介して、n+型ソース領域7およびp型ベース層6に接する。また、p+型コンタクト領域8が設けられる場合、ソース電極12は、n+型ソース領域7およびp+型コンタクト領域8に接する。ソース電極12は、層間絶縁膜11によって、ゲート電極10と電気的に絶縁されている。ソース電極12上には、ソース電極パッド(不図示)が設けられている。ソース電極12と層間絶縁膜11との間に、例えばソース電極12からゲート電極10側への金属原子の拡散を防止するバリアメタル14が設けられていてもよい。
(実施の形態にかかる炭化珪素半導体装置の製造方法)
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図3~図8は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、n型の炭化珪素でできたn+型炭化珪素基板1を用意する。n+型炭化珪素基板1は、例えば、5.0×1018/cm3程度である。そして、このn+型炭化珪素基板1の第1主面上に、n型の不純物、例えば窒素原子(N)をドーピングしながら炭化珪素でできたn型境界層20を、例えば5μm程度の厚さまでエピタキシャル成長させる。n型境界層20の不純物濃度は例えば1.0×1018/cm3程度となるように設定してもよい。
次に、n型境界層20の表面上に、n型の不純物、例えば窒素原子(N)をドーピングしながら炭化珪素でできた高濃度n型バッファ層21を、例えば1μm以上5μm以下の厚さまでエピタキシャル成長させる。高濃度n型バッファ層21の不純物濃度は例えば1.0×1018/cm3以上5.0×1018/cm3以下となるように設定してもよい。
次に、高濃度n型バッファ層21の表面上に、n型の不純物、例えば窒素原子(N)をドーピングしながら下部n-型炭化珪素エピタキシャル層2aを、例えば30μm程度の厚さまでエピタキシャル成長させる。ここまでの状態が図3に記載される。
次に、下部n-型炭化珪素エピタキシャル層2aの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってn型の不純物、例えば窒素原子をイオン注入してもよい。これによって、下部n-型炭化珪素エピタキシャル層2aの内部に、n+型領域17が形成される。
次に、n+型領域17を形成するためのイオン注入時に用いたマスクを除去する。次に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のp型の不純物を、酸化膜の開口部に注入し、深さ0.5μm程度の下部第1p+型ベース領域3aおよび第2p+型ベース領域4を形成する。n+型領域17を形成した場合の、n+型領域17のn+型炭化珪素基板1と反対側の表面上に、下部第1p+型ベース領域3aをn+型領域17に重なるように形成する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のn型の不純物をイオン注入し、下部n-型炭化珪素エピタキシャル層2aの表面領域の一部に、例えば深さ0.5μm程度の下部n型高濃度領域5aを形成してもよい。下部n型高濃度領域5aの不純物濃度を例えば1×1017/cm3程度に設定する。ここまでの状態が図4に記載される。
次に、下部n-型炭化珪素エピタキシャル層2aの表面上に、窒素等のn型の不純物をドーピングした上部n-型炭化珪素エピタキシャル層2bを、0.5μm程度の厚さで形成する。上部n-型炭化珪素エピタキシャル層2bの不純物濃度が3×1015/cm3程度となるように設定する。以降、下部n-型炭化珪素エピタキシャル層2aと上部n-型炭化珪素エピタキシャル層2bを合わせてn-型炭化珪素エピタキシャル層2となる。
次に、上部n-型炭化珪素エピタキシャル層2bの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のp型の不純物を、酸化膜の開口部に注入し、深さ0.5μm程度の上部第1p+型ベース領域3bを、下部第1p+型ベース領域3aに重なるように形成する。上部第1p+型ベース領域3bと下部第1p+型ベース領域3aは連続した領域を形成し、第1p+型ベース領域3となる。上部第1p+型ベース領域3bの不純物濃度を例えば5×1018/cm3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のn型の不純物をイオン注入し、第2炭化珪素エピタキシャル層2の表面領域の一部に、例えば深さ0.5μm程度の上部n型高濃度領域5bを形成してもよい。上部n型高濃度領域5bの不純物濃度を例えば1×1017/cm3程度に設定する。この上部n型高濃度領域5bと下部n型高濃度領域5aは少なくとも一部が接するように形成され、n型高濃度領域5を形成する。ただし、このn型高濃度領域5が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図5に記載される。
次に、n-型炭化珪素エピタキシャル層2の表面上に、エピタキシャル成長によりp型ベース層6を1.1μm程度の厚さで形成する。p型ベース層6の不純物濃度は4×1017/cm3程度に設定する。p型ベース層6をエピタキシャル成長により形成した後、p型ベース層6にさらにアルミニウム等のp型の不純物を、イオン注入してもよい。
次に、炭化珪素半導体基体18の第1主面層(p型ベース層6の表面層)に、MOSゲートを構成する所定領域を形成する。具体的には、p型ベース層6の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素(N)、リン(P)等のn型の不純物をイオン注入し、p型ベース層6の表面の一部にn+型ソース領域7を形成する。次に、n+型ソース領域7の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、p型ベース層6の表面の一部にホウ素等のp型の不純物をイオン注入し、p+型コンタクト領域8を形成してもよい。p+型コンタクト領域8の不純物濃度は、p型ベース層6の不純物濃度より高くなるように設定する。
次に、イオン注入で形成した全領域を活性化するための熱処理(活性化アニール)を行う。例えば、1700℃程度の不活性ガス雰囲気で熱処理(アニール)を行い、第1p+型ベース領域3、第2p+型ベース領域4、n+型ソース領域7、p+型コンタクト領域8およびn+型領域17の活性化処理を実施する。なお、上述したように1回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図6に記載される。
次に、p型ベース層6の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってp型ベース層6を貫通し、n型高濃度領域5(2)に達するトレンチ16を形成する。トレンチ16の底部はn型高濃度領域5(2)に形成された第2p+型ベース領域4に達してもよい。次に、トレンチ形成用マスクを除去する。
次に、n+型ソース領域7およびp+型コンタクト領域8の表面と、トレンチ16の底部および側壁と、に沿ってゲート絶縁膜9を形成する。このゲート絶縁膜9は、酸素雰囲気中において1000℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜9は高温酸化(High Temperature Oxide:HTO)等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜9上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ16内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ16内部に残すことによって、ゲート電極10を形成する。ここまでの状態が図7に記載される。
次に、炭化珪素半導体基体の第1主面側(p+型ベース領域6側)から粒子線照射23を行う。粒子線照射23は、プロトンを照射する。または、プロトンの代わりにヘリウムを照射してもよい。粒子線照射23は、高濃度n型バッファ層21にプロトン22が導入されるように行う。500℃以上の温度で、プロトン22は消滅するため、粒子線照射23は、活性化アニールを行った後に行う。ここでは、粒子線照射23は、ゲート電極10の形成後に行ったが、層間絶縁膜11のコンタクトホールの炭化珪素半導体基体表面に形成したニッケルをニッケルシリサイドとするアニールでも1000℃程度とするので、ニッケルシリサイドを形成するアニールを行った後であればよい。
また、粒子線照射23は、炭化珪素半導体基体の裏面側から行ってもよい。この場合、ゲート電極10への粒子線照射23による影響を少なくすることができる。ただし、裏面側からの粒子線照射23は、n+型炭化珪素基板1の膜厚が厚いため、プロトンの濃度のピーク位置の調節が難しく、さらに、高濃度n型バッファ層21のプロトン22の濃度の半値幅が広がるため、粒子線照射23は、炭化珪素半導体基体の第1主面側から行うのが好ましい。ここまでの状態が図8に記載される。
次に、ゲート絶縁膜9およびゲート電極10を覆うように、例えばリンガラスを1μm程度の厚さで成膜し、層間絶縁膜11を形成する。次に、層間絶縁膜11を覆うように、チタン(Ti)または窒化チタン(TiN)からなるバリアメタル14を形成してもよい。層間絶縁膜11およびゲート絶縁膜9をフォトリソグラフィによりパターニングしn+型ソース領域7およびp+型コンタクト領域8を露出させたコンタクトホールを形成する。その後、熱処理(リフロー)を行って層間絶縁膜11を平坦化する。
次に、層間絶縁膜11を選択的に除去して炭化珪素半導体基体18の表面に、ニッケル(Ni)かTiの膜を成膜する。次に、表面を保護してn+型炭化珪素基板1の裏面側にNiかTiの膜を成膜する。次に1000℃程度の熱処理を行い炭化珪素半導体基体18の表面側とn+型炭化珪素基板1の裏面の表面側にオーミック電極を形成する。
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜11上にソース電極12となる導電性の膜を設け、n+型ソース領域7およびp+型コンタクト領域8とソース電極12とを接触させる。
次いで、n+型炭化珪素基板1の第2主面上に、例えばニッケル(Ni)膜でできた裏面電極13を形成する。その後、例えば970℃程度の温度で熱処理を行って、n+型炭化珪素基板1と裏面電極13とをオーミック接合する。
次に、例えばスパッタ法によって、炭化珪素半導体基体18のおもて面のソース電極12上および層間絶縁膜11の開口部に、ソース電極パッド(不図示)となる電極パッドを堆積する。電極パッドの層間絶縁膜11上の部分の厚さは、例えば5μmであってもよい。電極パッドは、例えば、1%の割合でシリコンを含んだアルミニウム(Al-Si)で形成してもよい。次に、ソース電極パッドを選択的に除去する。
次に、裏面電極13の表面に、ドレイン電極パッド(不図示)として例えばチタン(Ti)、ニッケル(Ni)および金(Au)をこの順に成膜する。以上のようにして、図1に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態によれば、高濃度n型バッファ層にプロトンを導入している。プロトンが、ホールのライフタイムキラーとして働くため、高濃度n型バッファ層を従来よりも低濃度にし、かつ、膜厚を薄くしても、従来の高濃度n型バッファ層と同程度のホールを再結合させることができる。このため、高濃度n型バッファ層の製造コストが減少し、濃度がばらつくことがなく、高濃度n型バッファ層の2SSFの拡張を防ぐことができる。
また、高濃度n型バッファ層内の不純物もホールのライフタイムキラーとして働くことができるため、高濃度n型バッファ層を設けずプロトンをn-型炭化珪素エピタキシャル層に導入することに比べて、プロトンの濃度を低く抑えることができる。これにより、プロトンの照射量を少なくすることができるため、プロトン照射によるゲート絶縁膜へのダメージが少なく、閾値(Vth)の低下を抑えることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、トレンチゲート型の縦型MOSFETを例に説明したが、PiNダイオード、IGBT(Insulated Gate Bipolar Transistor)等にも適用可能である。また、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
1、101 n+型炭化珪素基板
2、102 n-型炭化珪素エピタキシャル層
2a 下部n-型炭化珪素エピタキシャル層
2b 上部n-型炭化珪素エピタキシャル層
3、103 第1p+型ベース領域
3a 下部第1p+型ベース領域
3b 上部第1p+型ベース領域
4、104 第2p+型ベース領域
5、105 n型高濃度領域
5a 下部n型高濃度領域
5b 上部n型高濃度領域
6、106 p型ベース層
7、107 n+型ソース領域
8、108 p+型コンタクト領域
9、109 ゲート絶縁膜
10、110 ゲート電極
11、111 層間絶縁膜
12、112 ソース電極
13、113 裏面電極
14、114 バリアメタル
16、116 トレンチ
17、117 n+型領域
18 炭化珪素半導体基体
20、120 n型境界層
21、121 高濃度n型バッファ層
22 プロトン
23 粒子線照射
70、170 トレンチ型MOSFET

Claims (8)

  1. 第1導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第1導電型の第1半導体層と、
    前記第1半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第1導電型の第2半導体層と、
    前記第2半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第1導電型の第3半導体層と、
    前記第3半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第2導電型の第4半導体層と、
    前記第4半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第1導電型の第1半導体領域と、
    前記第1半導体領域と前記第3半導体層とに挟まれた前記第4半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第4半導体層および前記第1半導体領域の表面に設けられた第1電極と、
    前記炭化珪素半導体基板の裏面に設けられた第2電極と、
    を備え、
    前記第2半導体層は、1.0×1013/cm3以上1.0×1014/cm3以下の濃度のプロトンが導入され、1.0×1018/cm3以上5.0×1018/cm3以下の不純物濃度であることを特徴とする炭化珪素半導体装置。
  2. 前記第2半導体層は、膜厚が1μm以上5μm以下であることを特徴とする請求項1に記載の炭化珪素半導体装置。
  3. 前記プロトンの濃度のピークは、前記第1半導体層と前記第2半導体層との界面から前記第1電極側に5μm以下の位置にあることを特徴とする請求項2に記載の炭化珪素半導体装置。
  4. 前記プロトンの濃度の半値幅は、5μm以上10μm以下であることを特徴とする請求項1~3のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記プロトンの代わりにヘリウムが導入されていることを特徴とする請求項1~4のいずれか一つに記載の炭化珪素半導体装置。
  6. 第1導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第1導電型の第1半導体層を形成する第1工程と、
    前記第1半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、1.0×1018/cm3以上5.0×1018/cm3以下の不純物濃度で第1導電型の第2半導体層を形成する第2工程と、
    前記第2半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、前記炭化珪素半導体基板より低不純物濃度の第1導電型の第3半導体層を形成する第3工程と、
    前記第3半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第2導電型の第4半導体層を形成する第4工程と、
    前記第4半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第1導電型の第1半導体領域を形成する第5工程と、
    前記第1半導体領域と前記第3半導体層とに挟まれた前記第4半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第6工程と、
    プロトンを照射して、前記第2半導体層のプロトンの濃度を1.0×1013/cm3以上1.0×1014/cm3以下とする第7工程と、
    前記第4半導体層および前記第1半導体領域の表面に第1電極を形成する第8工程と、
    前記炭化珪素半導体基板の裏面に第2電極を形成する第9工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  7. 前記第7工程では、前記プロトンを前記第1電極側から照射することを特徴とする請求項6に記載の炭化珪素半導体装置の製造方法。
  8. 前記第5工程より後に、前記第1半導体領域に対して熱処理を行う工程をさらに含み、
    前記第7工程は、前記熱処理を行う工程より後に行われることを特徴とする請求項6または7に記載の炭化珪素半導体装置の製造方法。
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